JPH06216333A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06216333A JPH06216333A JP5007697A JP769793A JPH06216333A JP H06216333 A JPH06216333 A JP H06216333A JP 5007697 A JP5007697 A JP 5007697A JP 769793 A JP769793 A JP 769793A JP H06216333 A JPH06216333 A JP H06216333A
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Abstract
え、ショートチャンネル効果を抑制して安定なトランジ
スタ動作が実現可能な半導体記憶装置の製造方法を提供
する。 【構成】 ゲート電極４のパターン形成後、低濃度のソ
ース／ドレイン５の注入をメモリセルおよび周辺回路領
域に行い、つづいてスタック型キャパシタ９，１０，１
１を先に形成する。その後、周辺回路領域に高濃度ソー
ス／ドレイン１３の注入を行いＬＤＤトランジスタを形
成する。 【効果】
Description
およびスタック型キャパシタからなるメモリセルと、Ｍ
ＯＳトランジスタを含む周辺回路とで構成された半導体
記憶装置の製造方法に関するものである。
ゲート寸法は微細化される。ゲート寸法が細くなること
により、ホットエレクトロンを主原因としたトランジス
タ特性の変動が問題となり、またソース／ドレイン間で
のパンチスルー現象が発生しやすくなるなど様々な問題
が発生する。これらゲート寸法の縮小に依存した現象を
一般にショートチャンネル効果と総称している。
の高電界でエレクトロンが加速されることにより発生す
るもので、信頼性を向上させるためにはドレイン領域端
の電界を緩和させる必要があり、ドレイン領域の不純物
分布をなだらかにするＬＤＤ(Lightly-Doped-Drain)構
造が提案され、現在一般に用いられている。また、パン
チスルー現象はドレイン領域の空乏層の広がりが、ソー
ス領域にまで入り込むことにより発生する現象であり、
ゲート寸法に大きく依存する。
るマスク寸法と、エッチング特性により決定される。し
かし厳密にはソース／ドレイン領域に注入された不純物
の熱拡散により、構造上のゲート寸法より短くなる。こ
のソース／ドレイン間の実質的なゲート寸法は一般に実
効チャンネル長と呼ばれており、ショートチャンネル効
果は、厳密にはこの実効チャンネル長に依存する。素子
の高集積化により構造上のゲート寸法を縮小せざるを得
ない現在、実効チャンネル長を大きくするためには、ソ
ース／ドレインの不純物の熱拡散をできるだけ抑えるこ
とが必要である。
セルを有する半導体記憶装置において、例えばＤＲＡＭ
ではキャパシタ構造にスタック型構造のキャパシタが広
く用いられている。これはキャパシタ部をトランジスタ
上部に積み上げた構造であるため、高集積化に有利であ
るからである。以下、従来の技術による半導体記憶装置
の製造方法について図１１〜図１８に示す工程順断面図
により説明する。なお、図１１〜図１８において（ａ）
はメモリセル領域、（ｂ）は周辺回路領域断面を示して
いる。
基板１表面にＬＯＣＯＳ法により分離酸化膜２を形成し
て素子間分離を行い、つづいて素子領域表面にゲート酸
化膜３を熱酸化法により形成する。その後、ＬＰＣＶＤ
法により多結晶シリコン膜および酸化膜を堆積して、ホ
トリソグラフィー法およびドライエッチング法によりゲ
ート電極４を形成する。
領域および周辺回路領域にリンイオンＰ+ を２×１０13
cm-2注入し、メモリセルトランジスタのソース／ドレイ
ン５を形成する。つづいて、ＬＰＣＶＤ法により酸化膜
を３００ｎｍ堆積し、一様に異方性エッチングを行うこ
とにより、ゲート電極側壁に図１３に示すようなサイド
ウォール１４を形成する。
領域を覆うホトレジスト１２を形成して、このホトレジ
ストをマスクにして周辺回路領域にのみ砒素イオンＡｓ
+ を５×１０15cm-2注入し、周辺回路トランジスタをＬ
ＤＤ構造にする。１３は高濃度ソース／ドレインを示
す。つぎに、ホトレジスト１２を除去した後、層間絶縁
膜として酸化膜６をＬＰＣＶＤ法により２００ｎｍ堆積
し、図１５に示すようなコンタクトホール用マスク７を
リソグラフィー法により形成する。
６に示すようなコンタクトホール８を形成し、その後ホ
トレジスト７を除去する。つづいて、蓄積電極となる多
結晶シリコン膜をＬＰＣＶＤ法により３００ｎｍ堆積
し、ＰＯＣｌ3 を用いたリン拡散を９００℃３０分行い
低抵抗化する。その後、ホトリソグラフィー法およびド
ライエッチング法により図１７に示すような蓄積電極９
を形成する。
膜として、ＳｉＮ膜をＬＰＣＶＤ法により１０ｎｍ堆積
し、ＳｉＮ膜表面を酸化するため酸素雰囲気中で９００
℃１２０分の熱処理を行う。その後、セルプレート電極
となる多結晶シリコン膜を１５０ｎｍＬＰＣＶＤ法によ
り堆積し、同じく低抵抗化するためのリン拡散を９００
℃で２０分間行う。その後、ホトリソグラフィー法およ
びドライエッチング法によりセルプレートとＳｉＮ膜を
パターニングし、図１８に示すようなＳｉＮ膜１０を蓄
積電極９とセルプレート１１で挟んだ構造のスタック型
キャパシタを形成する。
来の技術による半導体記憶装置の製造方法には、つぎの
ような問題がある。周辺回路トランジスタの高濃度ソー
ス／ドレイン形成後、キャパシタ形成を行うため、高温
での熱処理時間が長くなり、高濃度ソース／ドレインの
不純物が熱拡散することにより実効チャンネル長を短く
する。例えば前記従来の技術による製造方法では、高濃
度ソース／ドレイン注入後、９００℃での熱処理が１７
０分間行われ、周辺回路トランジスタにおいては図１８
（ｂ）に示すようにＬＤＤの効果が減少し、ショートチ
ャンネル効果が発生する。
ない安定したトランジスタ動作が実現できる半導体記憶
装置の製造方法を提供することである。
置の製造方法は、ゲート電極パターン形成後、低濃度の
ソース／ドレイン注入を行い、つづいてスタック型キャ
パシタを先に形成する。その後、周辺回路領域に高濃度
ソース／ドレイン注入を行いＬＤＤトランジスタを形成
させる。
トランジスタをＬＤＤ構造とするため、ゲート電極側壁
にメモリセルトランジスタとスタック型キャパシタとの
層間絶縁膜を残して用いる。この層間絶縁膜は異方性エ
ッチングせず用いることも可能であるし、従来と同様に
異方性エッチングによりサイドウォールとしてもよい。
ば、高濃度ソース／ドレイン注入後は高温熱処理がな
い。したがって、高濃度ソース／ドレインの不純物の熱
拡散が抑えられ、ショートチャンネル効果の少ない安定
したトランジスタ動作が実現できる。
いて説明する。図１〜図８はこの発明の一実施例を示す
工程順断面図である。なお、図１〜図８において、図１
１〜図１８と同一部分には同一符号を付している。ま
た、（ａ）はメモリセル領域、（ｂ）は周辺回路領域断
面を示している。
の方法を用いて、ｐ型シリコン基板１表面にＬＯＣＯＳ
法により分離酸化膜２を形成して素子間分離を行い、つ
づいて素子領域表面にゲート酸化膜３を熱酸化法により
形成する。その後、ＬＰＣＶＤ法により多結晶シリコン
膜および酸化膜を堆積して、ホトリソグラフィー法およ
びドライエッチング法によりゲート電極４を形成する。
および周辺回路領域にリンイオンＰ + を２×１０13cm-2
注入し、メモリセルトランジスタのソース／ドレイン５
を形成する。つづいて、図３に示すように層間絶縁膜と
して酸化膜６をＬＰＣＶＤ法により３００ｎｍ堆積し、
コンタクトホール用マスク７をリソグラフィー法により
形成する。
に示すようなコンタクトホール８を形成し、その後ホト
レジスト７を除去する。つぎに、蓄積電極となる多結晶
シリコン膜をＬＰＣＶＤ法により３００ｎｍ堆積し、Ｐ
ＯＣｌ3 を用いたリン拡散を９００℃３０分行い低抵抗
化する。その後、ホトリソグラフィー法およびドライエ
ッチング法により図５に示すような蓄積電極９を形成す
る。
膜として、ＳｉＮ膜をＬＰＣＶＤ法により１０ｎｍ堆積
し、ＳｉＮ膜表面を酸化するため酸素雰囲気中で９００
℃１２０分の熱処理を行う。その後、セルプレート電極
となる多結晶シリコン膜を１５０ｎｍＬＰＣＶＤ法によ
り堆積し、同じく低抵抗化するためのリン拡散を９００
℃で２０分間行う。その後、ホトリソグラフィー法およ
びドライエッチング法によりセルプレートとＳｉＮ膜を
パターニングし、図６に示すようなＳｉＮ膜１０を蓄積
電極９とセルプレート１１で挟んだ構造のスタック型キ
ャパシタを形成する。
を覆うホトレジスト１２を形成して、このホトレジスト
をマスクにして周辺回路領域にのみ砒素イオンＡｓ+ を
５×１０15cm-2注入し、周辺回路トランジスタをＬＤＤ
構造にする。１３は高濃度ソース／ドレインを示す。そ
の後ホトレジスト１２を除去する（図８）。この発明の
他の実施例について説明する。図９に示すように、メモ
リセル領域を覆うホトレジスト１２を形成して、このホ
トレジスト１２をマスクにして異方性エッチングを行
い、周辺回路トランジスタのゲート電極側壁にサイドウ
ォール１４を形成し、その後、同一マスクで周辺回路領
域にのみ砒素イオンＡｓ+ を５×１０15cm-2注入して周
辺回路トランジスタをＬＤＤ構造にする。その後ホトレ
ジスト１２を除去する（図１０）。
よれば、高濃度ソース／ドレイン注入後において９００
℃の熱処理はなくなる。その結果不純物の熱拡散が抑え
られ、ショートチャンネル効果の少ない安定したトラン
ジスタ動作が実現できる。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
例を示す工程順断面図である。
施例を示す工程順断面図である。
実施例を示す工程順断面図である。
順断面図である。
順断面図である。
順断面図である。
順断面図である。
順断面図である。
順断面図である。
順断面図である。
順断面図である。
Claims (3)
- 【請求項１】 ＭＯＳトランジスタおよびスタック型構
造のキャパシタからなるメモリセルと、ＭＯＳトランジ
スタを含む周辺回路とで構成された半導体記憶装置の製
造方法であって、 メモリセルおよび周辺回路トランジスタのゲート電極を
形成後、第１のソース／ドレイン注入をメモリセル領域
および周辺回路領域に行い、通常構造のメモリセルトラ
ンジスタを形成する工程と、 つづいて前記スタック型構造のキャパシタを形成する工
程と、 その後前記メモリセル領域をホトレジストで覆い、前記
周辺回路領域のみに第２のソース／ドレイン注入を前記
第１のソース／ドレイン注入より高濃度で行い、ＬＤＤ
構造の周辺回路トランジスタを形成する工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 メモリセルにおけるトランジスタゲート
電極とスタック型キャパシタとの層間絶縁膜を、周辺回
路トランジスタゲート電極側壁およびソース／ドレイン
領域表面に残して、第２のソース／ドレイン注入を行う
請求項１記載の半導体記憶装置の製造方法。 - 【請求項３】 メモリセルにおけるトランジスタゲート
電極とスタック型キャパシタとの層間絶縁膜を、スタッ
ク型キャパシタ形成後、異方性エッチングにより周辺回
路トランジスタゲート電極側壁にのみ残して、第２のソ
ース／ドレイン注入を行う請求項１記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007697A JPH06216333A (ja) | 1993-01-20 | 1993-01-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5007697A JPH06216333A (ja) | 1993-01-20 | 1993-01-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216333A true JPH06216333A (ja) | 1994-08-05 |
Family
ID=11672966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5007697A Pending JPH06216333A (ja) | 1993-01-20 | 1993-01-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216333A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766393A (ja) * | 1993-08-23 | 1995-03-10 | Nec Kansai Ltd | 半導体装置の製造方法 |
| US6864546B2 (en) | 2003-04-22 | 2005-03-08 | Renesas Technology Corp. | Semiconductor device having memory cell portion and manufacturing method thereof |
| US7666763B2 (en) | 2007-05-29 | 2010-02-23 | Canon Anelva Corporation | Nanosilicon semiconductor substrate manufacturing method and semiconductor circuit device using nanosilicon semiconductor substrate manufactured by the method |
| US7807553B2 (en) | 2006-12-08 | 2010-10-05 | Canon Anelva Corporation | Substrate heating apparatus and semiconductor fabrication method |
-
1993
- 1993-01-20 JP JP5007697A patent/JPH06216333A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766393A (ja) * | 1993-08-23 | 1995-03-10 | Nec Kansai Ltd | 半導体装置の製造方法 |
| US6864546B2 (en) | 2003-04-22 | 2005-03-08 | Renesas Technology Corp. | Semiconductor device having memory cell portion and manufacturing method thereof |
| US7807553B2 (en) | 2006-12-08 | 2010-10-05 | Canon Anelva Corporation | Substrate heating apparatus and semiconductor fabrication method |
| US7666763B2 (en) | 2007-05-29 | 2010-02-23 | Canon Anelva Corporation | Nanosilicon semiconductor substrate manufacturing method and semiconductor circuit device using nanosilicon semiconductor substrate manufactured by the method |
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