JP3544535B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ソース・ドレイン領域にシリサイド層を有する半導体装置およびその製造方法に係り、特に、接合リークの低減対策に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ中のＭＩＳＦＥＴの超微細化、高速動作化に伴って、ＭＩＳＦＥＴのスケーリングに応じた寸法の縮小が要求されており、特にゲート電極の側面上のサイドウォールの幅の縮小や、ゲート電極とソースドレイン領域とのコンタクトマージンの縮小がますます必要となってきている。また、ソース・ドレイン領域の低抵抗化のために、ソース・ドレイン領域の表面部とゲート電極の表面部とをシリサイド化するいわゆるサリサイド工程が採用されることも多い。
【０００３】
このようなサリサイドプロセスを採用する場合、一般的に、サイドウォールの材質として、サリサイド形成用金属膜の堆積前のフッ酸系溶液によるウェットエッチング工程での膜減りを防止するために、ウェットエッチング耐性の高いシリコン窒化膜が用いられている。また、ソース・ドレインコンタクトがゲート電極やサイドウォールにオーバーラップして形成されても、コンタクトとゲート電極あるいはコンタクトとサイドウォール下方の半導体基板内の領域（例えばエクステンション領域（又はＬＤＤ領域））との短絡を防止できるように、ゲート電極の上方の絶縁膜とサイドウォールとをドライエッチ耐性の高いシリコン窒化膜により構成している。しかしながら、ゲート電極の側面上に直接シリコン窒化膜を形成すると、シリコン窒化膜から半導体基板のチャネル領域にストレスが作用したり、含有水素の影響によりホットキャリア耐性が劣化することや、シリコン窒化膜が高誘電率であることからシリコン窒化膜単層のサイドウォール構造では、ゲートオーバーラップ容量が増大し、回路の速度が低下することが知られており、通常は、窒化膜とゲート電極および半導体基板の間にシリコン酸化膜を介在させた２層構造をとっている。
【０００４】
また、半導体基板上には、Ｉ／Ｏ部に配置されるＭＩＳＦＥＴも設けられており、Ｉ／Ｏ部に用いるＭＩＳＦＥＴにおいては、ゲート酸化膜耐性、ＥＳＤ耐性を確保するために、ソース、ドレイン領域にシリサイド層を設けない構造が採用されている。つまり、１つの半導体基板に、シリサイド形成領域と非シリサイド形成領域とがあることになる。
【０００５】
図６（ａ）〜（ｅ）は、従来のポリメタルゲート構造を有する半導体装置の製造工程を有する断面図を示す図である。図６（ａ）〜（ｅ）においては、ｎ型ＭＩＳＦＥＴ形成領域のみ図示されているが、基板上の別の部位にはｐ型ＭＩＳＦＥＴが形成される。
【０００６】
まず、図６（ａ）に示す工程において、半導体基板１０１の上に、酸窒化膜と、ｎ型ポリシリコン膜と、金属膜と、シリコン窒化膜とを順に堆積する。その後、フォトリソグラフィー工程により、シリコン窒化膜上にエッチングマスクとなるフォトレジスト膜を形成し、フォトレジスト膜をマスクとするエッチングにより、シリコン窒化膜，金属膜，ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート上シリコン窒化膜１０５と、金属膜からなる上部ゲート電極１０４と、ポリシリコン膜からなる下部ゲート電極１０３と、ゲート絶縁膜１０２とを形成する。さらに、ｐ型ＭＩＳＦＥＴ形成領域（図示せず）を覆うフォトレジスト膜（図示せず）を形成した上で、ｎ型ＭＩＳＦＥＴ形成領域において、ゲート上シリコン窒化膜１０５，各ゲート電極１０４，１０３をマスクとして、例えば砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件で、半導体基板１０１内に導入して、ｎ型エクステンション領域（又はＬＤＤ領域）１０６を形成する。
【０００７】
次に、図６（ｂ）に示す工程で、例えばＬＰ−ＣＶＤ法により、厚みが約２０ｎｍのシリコン酸化膜１０７と、厚みが約８０ｎｍのシリコン窒化膜１０８とを順次形成する。
【０００８】
次に、図６（ｃ）に示す工程で、異方性エッチングにより、シリコン窒化膜１０８とシリコン酸化膜１０７とをエッチバックして、窒化物サイドウォール１０８ａと、断面がＬ字状のＬ字状サイドウォール１０７ａとを形成する。その後、ゲート上シリコン窒化膜１０５，各ゲート電極１０４，１０３及び各サイドウォール１０８ａ，１０７ａをマスクとして、例えば砒素イオンを、加速エネルギーが約５０ｋｅＶ，ドーズ量が５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、半導体基板１０１内に注入し、さらに、１０００℃，１０秒間の高速加熱処理を行なって、ｎ型の高濃度ソース・ドレイン領域１０９を形成する。
【０００９】
次に、図６（ｄ）に示す工程で、高濃度ソース・ドレイン領域１０９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）にシリサイド化を防止するためために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図６（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、このウェットエッチングのオーバーエッチングにより、Ｌ字状サイドウォール１０７ａの下端部で窒化物サイドウォール１０８ａと半導体基板１０１とに挟まれた部分がエッチングされて、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅが形成される。
【００１０】
次に、図６（ｅ）に示す工程で、アッシング，ＲＣＡ洗浄などを行なってフォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域１０９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、Ｌ字状サイドウォール１０７ａがエッチングされる。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域１０９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００１１】
以上の工程により、いわゆるサリサイド構造を有する，微細化に適したＭＩＳＦＥＴが得られる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法においては、以下のような不具合がある。図６（ｄ）に示す状態で、酸化膜除去部Ｒｄｅにおいて、半導体基板１０１の一部（高濃度ソース・ドレイン領域１０９及びｎ型エクステンション領域（又はＬＤＤ領域）１０６の各一部）が露出しているので、窒化物サイドウォール１０８の下方においてコバルトシリサイド層１１１が酸化膜除去部Ｒｄｅ内を横方向に成長する。つまり、ｐｎ接合部が浅く形成されているｎ型エクステンション領域（又はＬＤＤ領域）１０６の一部がシリサイド化されることで、コバルトシリサイド層１１１の一部と半導体基板１０１の基板領域（ここではｐ型ウェル領域）とが直接接するか、あるいはｎ型エクステンション領域（又はＬＤＤ領域）１０６のごく薄い層を挟んで両者が対向することになるので、コバルトシリサイド層１１１とｐ型ウェルである半導体基板１０１の基板領域との間でリーク電流が発生する。また、ｎ型エクステンション領域（又はＬＤＤ領域）がなく高濃度ソース・ドレイン領域のみがある場合には、シリサイド層がチャネル領域に接触するので、リーク電流がより生じやすくなると考えられる。
【００１３】
そこで、このような酸化膜除去部Ｒｄｅが形成されることを防ぐ手段として、例えば特開平１１−３４５９６３に記載されているように、酸化膜からなるＬ字状サイドウォールと窒化物サイドウォールとの２層構造からなるサイドウォールにおいて、酸化物サイドウォールが除去された端部，つまり、上述の酸化膜除去部Ｒｄｅを別の窒化膜で塞ぐ構造も提案されている。しかし、この場合、この別の窒化膜と半導体基板のチャネル領域に近い部分とが直接接することによる半導体基板の界面準位の発生や、ストレスによるホットキャリア耐性の劣化や、ゲート絶縁膜の信頼性の劣化という不具合がある。また、厚みが１０〜２０ｎｍ程度の狭い空間である酸化膜除去部が、窒化膜によっては完全に塞がらないという不具合も懸念される。
【００１４】
本発明の目的は、シリコン窒化膜とシリコン酸化膜とを積層したサイドウォールを備えた半導体装置において、窒化膜に対してゲート電極や半導体基板が直接接することに起因する特性不良を回避しつつ、ソース・ドレイン領域をシリサイド化したときのリーク電流の発生を抑制することにある。
【００１５】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体層を有する基板と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ゲート電極の側面上に設けられたシリコン窒化膜からなる窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用サイドウォールと、上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、上記ストレス緩和用サイドウォールは、Ｌ字状の酸化膜サイドウォールの下端部に酸窒化部が形成されている。
【００１６】
これにより、ストレス緩和用サイドウォールの存在により窒化物サイドウォールがゲート電極及び半導体層に接触することに起因するホットキャリア耐性やゲート絶縁膜の信頼性などの特性の悪化を回避しつつ、ストレス緩和用サイドウォールの下端部が酸窒化膜により構成されていることで、ストレス緩和用サイドウォールの下方までシリサイド層が形成されるのを防止することができる。したがって、ホットキャリア耐性などの特性を良好に維持しつつ、リーク電流が抑制された半導体装置の提供を図ることができる。
【００１７】
上記ストレス緩和用サイドウォールの下端部だけでなく、その全体を酸窒化膜により構成することもできる。
【００１８】
本発明の第２の半導体装置は、半導体層を有する基板と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ゲート電極の側面上に上記半導体層と下端部が接するように設けられたシリコン窒化膜からなる窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間に介在するストレス緩和機能を有する絶縁体サイドウォールと、上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、上記窒化膜サイドウォールは、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜により構成されている。
【００１９】
これによっても、ストレス緩和機能を有する絶縁体サイドウォールの存在により窒化物サイドウォールがゲート電極に接触することに起因するホットキャリア耐性やゲート絶縁膜の信頼性などの特性の悪化を回避しつつ、窒化物サイドウォールの存在により絶縁体サイドウォールの下方までシリサイド層が形成されるのを防止することができる。したがって、電気的特性のよい，リーク電流が抑制された半導体装置の提供を図ることができる。
【００２０】
上記窒化物サイドウォールが、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜により構成されていることにより、窒化物サイドウォールが半導体層に接触していても、半導体層へのストレスの印加を抑制することができる。
【００２１】
上記ストレス緩和機能を有する絶縁体サイドウォールが、上記ゲート電極の側面と上記窒化物サイドウォールとの間に設けられたシリコン窒化膜からなるもう１つの窒化物サイドウォールと、上記ゲート電極と上記もう１つの窒化物サイドウォールとの間から上記半導体層と上記もう１つの窒化物サイドウォールとの間に亘って介在する断面がＬ字状の酸化物サイドウォールとにより構成されていてもよい。
【００２２】
本発明の第１の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、エクステンション領域又はＬＤＤ領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、基板上に、酸化膜のウエットエッチに対する耐性を有する絶縁膜及びシリコン窒化膜を堆積した後、上記絶縁膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用絶縁膜とを形成する工程（ｃ）と、上記工程（ｃ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に不純物をイオン注入し、熱処理を行なうことによりソース・ドレイン領域を形成する工程（ｄ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含み、上記工程（ｃ）では、ＣＶＤによりシリコン酸化膜を堆積した後、上記シリコン窒化膜を堆積する前に、上記シリコン酸化膜の焼き締めのための熱処理を行なうことにより、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜を形成する。
【００２３】
この方法により、ソース・ドレイン領域にシリサイド層を形成するための前処理において、ストレス緩和用絶縁膜の下端部がエッチングされることがないので、工程（ｄ）においてシリサイド層がストレス緩和用絶縁膜の下方に延びてチャネル領域やエクステンション領域（又はＬＤＤ領域）に到達することはない。したがって、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００２４】
上記工程（ｂ）では、ＣＶＤによりシリコン酸化膜を堆積した後、シリコン酸化膜の焼き締めのための熱処理を行なうことにより、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜を形成することができる。
【００２５】
また、上記工程（ｂ）では、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜として、シリコン酸窒化膜を形成することもできる。
【００２６】
本発明の第２の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化膜サイドウォールと、上記ゲート電極と上記窒化膜サイドウォールとの間から上記半導体層と上記窒化膜サイドウォールとの間に亘って介在する断面がＬ字状の酸化膜サイドウォールとを形成する工程（ｂ）と、上記酸化膜サイドウォールの下端部のうち露出している表面部の窒化処理を行なって、上記酸化膜サイドウォールの下端部に酸窒化部を形成する工程（ｃ）と、上記工程（ｂ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｄ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含んでいる。
【００２７】
この方法によっても、第２の半導体装置の製造方法と同様に、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００２８】
本発明の第３の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、上記ゲート電極の側面上に、ストレス緩和機能を有する絶縁体サイドウォールを形成する工程（ｂ）と、基板上にシリコン窒化膜を堆積する工程（ｃ）と、上記シリコン窒化膜の上に、反応防止用酸化膜を形成する工程（ｄ）と、上記反応防止用酸化膜のうち非シリサイド形成領域に位置する部分を残して、シリサイド形成領域に位置する部分を選択的に除去する工程（ｅ）と、上記シリコン窒化膜のうちシリサイド形成領域に位置する部分の異方性エッチングを行なって、上記絶縁体サイドウォールの上に上記半導体層に接する窒化物サイドウォールを形成する工程（ｆ）と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｇ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｈ）とを含み、上記工程（ｃ）では、上記シリコン窒化膜として、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜を形成する。
【００２９】
この方法により、工程（ｅ）においてシリサイド形成領域の反応防止用酸化膜を除去する際に、シリサイド形成領域がシリコン窒化膜によって覆われているので、絶縁体サイドウォールの下端部はほとんどエッチングされない。したがって、その後の工程（ｇ）においてシリサイド層が絶縁体サイドウォールの下方に延びてチャネル領域やエクステンション領域（又はＬＤＤ領域）に到達することはない。よって、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００３０】
上記工程（ｂ）では、基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用酸化膜とを形成することができる。
【００３１】
上記工程（ｃ）では、上記シリコン窒化膜として、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜を形成することにより、半導体層へのストレスの印加などの悪影響をできるだけ低減することができる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。図１（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００３３】
まず、図１（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００３４】
次に、図１（ｂ）に示す工程で、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸窒化膜１７と、厚みが約８０ｎｍのシリコン窒化膜８とを順次形成する。
【００３５】
さらに、図１（ｃ）に示す工程で、シリコン酸窒化膜１７とシリコン窒化膜８との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸窒化物サイドウォール１７ａと、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ａを形成する。その後、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ａをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００３６】
次に、図１（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図１（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａとＬ字状の酸窒化物サイドウォール１７ａとは、フッ酸溶液に対するエッチング耐性が高いためほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００３７】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状の酸窒化物サイドウォール１７ａとはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００３８】
本実施形態の半導体装置又はその製造方法によると、図１（ｄ）に示す工程で、Ｓｉ基板１上のＬ字状の酸窒化物サイドウォール１７ａがフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ａの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ａの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００３９】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００４０】
なお、本実施形態の製造方法では、図１（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、シリコン酸窒化膜１７を形成したが、本発明の半導体装置の製造方法は、斯かる実施形態に限定されるものではなく、例えば、プラズマＣＶＤ法や、シリコン酸化膜を形成した後にアンモニア（ＮＨ３ ）やＮ２ Ｏガス中でシリコン酸化膜の窒化を行なうことにより、シリコン酸窒化膜を形成してもよい。
【００４１】
（第２の実施形態）
図２（ａ）〜（ｃ）は、本発明の第２の実施形態の製造工程を示す断面図である。図２（ａ）〜（ｃ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００４２】
まず、図２（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００４３】
次に、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成した後、シリコン酸化膜とシリコン窒化膜との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸化物サイドウォール７と、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｂを形成する。
【００４４】
その後、図２（ｂ）に示す工程で、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｂをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに窒素を含む雰囲気（例えば、ＮＨ３ ガス，Ｎ２ Ｏガスなど）で１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成するとともに、酸化物サイドウォール７の下端部のうち露出している表面部を窒化して、酸窒化部２１を形成する。このとき、高濃度ソース・ドレイン領域９に注入された不純物の活性化のための熱処理と、酸窒化部２１の形成のための熱処理（活性化のための熱処理よりも低めの温度，例えば９００℃程度が好ましい）とを分けて行なってもよい。また、酸窒化部２１の形成を窒素分以下によるプラズマ処理によって行なってもよい。
【００４５】
次に、図２（ｃ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するためにために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図２（ｃ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａとＬ字状の酸化物サイドウォール７の下端部の酸窒化部２１とはフッ酸溶液に対するエッチング耐性が高いためほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００４６】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状の酸化物サイドウォール７の酸窒化部２１とはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００４７】
本実施形態の半導体装置又はその製造方法によると、図２（ｃ）に示す工程で、Ｓｉ基板１上のＬ字状の酸化物サイドウォール７の酸窒化部２１がフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｂの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｂの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００４８】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００４９】
（第３の実施形態）
図３（ａ）〜（ｄ）は、本発明の第３の実施形態の製造工程を示す断面図である。上記第１，第２の実施形態においては、シリサイド形成領域の処理のみを図示したが、本実施形態において、図３（ａ）〜（ｄ）には、シリサイド形成領域Ｒｓｃと非シリサイド形成領域Ｒｎｓとが図示されている。ただし、図３（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００５０】
まず、図３（ａ）に示す工程において、Ｓｉ基板１上に、シリサイド形成領域Ｒｓｃと非シリサイド形成領域Ｒｎｓとを区画する溝型の素子分離１２を形成した後、シリサイド形成領域Ｒｓｃ及び非シリサイド形成領域Ｒｎｓにおいて、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００５１】
次に、ＬＰ−ＣＶＤ法により、シリサイド形成領域Ｒｓｃ及ぶ非シリサイド形成領域Ｒｎｓの双方において、基板上に、厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成した後、シリコン酸化膜とシリコン窒化膜との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸化物サイドウォール７と、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｃを形成する。
【００５２】
その後、図３（ｂ）に示す工程で、シリサイド形成領域Ｒｓｃ及び非シリサイド形成領域Ｒｎｓの双方において、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｃをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００５３】
次に、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域Ｒｎｓにおけるシリサイド化反応を防止するために、以下の処理を行なう。まず、基板上に、例えばＬＰ−ＣＶＤ法により、厚みが約５ｎｍのシリコン窒化膜２３と、厚み約５０ｎｍのシリコン酸化膜２４（反応防止用シリコン酸化膜）とを順次堆積した後、シリコン酸化膜２４の上に、非シリサイド形成領域Ｒｎｓを覆い、シリサイド形成領域Ｒｓｃを開口したフォトレジスト膜３０を形成する。
【００５４】
次に、図３（ｃ）に示す工程で、フォトレジスト膜３０をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、シリコン酸化膜２４のウェットエッチングを行い、シリコン酸化膜２４のうちシリサイド形成領域Ｒｓｃに位置する部分を除去する。このとき、シリコン酸化膜２４をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、シリサイド形成領域Ｒｓｃがシリコン窒化膜２３によって覆われているために、Ｌ字状の酸化物サイドウォール７の下端部はほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００５５】
その後、ドライエッチング（異方性エッチングにより、シリコン窒化膜２３をエッチバックして、酸化物サイドウォール７及び窒化物サイドウォール８ａからなる積層サイドウォール２０Ｃの側面を覆う窒化物サイドウォール２３ａを形成する。このとき、シリコン窒化膜２３の厚みは５ｎｍと薄いため、シリコン窒化膜からなるゲート上保護膜５をほとんど除去することなく、シリコン窒化膜２３のエッチバックを行なうことが可能である。
【００５６】
次に、図３（ｄ）に示す工程で、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜３０を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、Ｌ字状の酸化物サイドウォール７の下端部の側面は、窒化物サイドウォール２３ａによって覆われているために、ほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００５７】
本実施形態の半導体装置又はその製造方法によると、図３（ｃ）に示す工程で、Ｌ字状の酸化物サイドウォール７の下端部がシリコン窒化膜２３又は窒化物サイドウォール２３ａによって覆われていることから、酸化物サイドウォール７の下端部がフッ酸溶液にほとんどエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｃの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｃの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００５８】
また、窒化物サイドウォール８は、ゲート電極１５に接触していないので、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。なお、窒化物サイドウォール２３ａはＳｉ基板１のごく一部には接しているが、チャネル領域とは酸化物サイドウォール７を挟んで離間していることから、ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。
【００５９】
なお、本実施形態においても、後述する第４の実施形態と同様に、窒化物サイドウォール２３ａを化学量論的組成（Ｓｉ３ Ｎ４ ）よりもシリコンリッチな組成を有するシリコン窒化膜により構成してもよい、その場合には、ＭＩＳＦＥＴの動作への悪影響をより効果的に抑制することができる。
【００６０】
（第４の実施形態）
図４（ａ）〜（ｄ）は、本発明の第４の実施形態の製造工程を示す断面図である。図４（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００６１】
まず、図４（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する。その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００６２】
次に、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜の異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、酸化物サイドウォール２５を形成する。
【００６３】
次に、図４（ｂ）に示す工程で、基板上に、化学量論的組成よりもシリコンリッチな組成を有する厚みが約８０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜をドライエッチング（異方性エッチング）によりエッチバックして、酸化物サイドウォール２５を覆うように窒化物サイドウォール２６を形成する。本実施形態においては、酸化物サイドウォール２５及び窒化物サイドウォール２６により、積層サイドウォール２０Ｄが構成されている。ここで、窒化物サイドウォール２６は、窒化シリコンの組成をＳｉ１−ｘ Ｎｘ で表したときに、２／７＜ｘ＜４／７の範囲にあるように構成されている。つまり、Ｓｉ３ Ｎ４ （ｘ＝４／７）よりもシリコンの含有率が高い材料により構成されている。
【００６４】
その後、図４（ｃ）に示す工程で、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｄをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００６５】
次に、図４（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、上記第３の実施形態と同様に、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図４（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、積層サイドウォール２０Ｄのうち酸化物サイドウォール２５の下端部の側面は、フッ酸溶液に対するエッチング耐性が高い窒化物サイドウォール２６により覆われているので、ほとんどエッチングされない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００６６】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、酸化物サイドウォール２５の下端部は窒化物サイドウォール２６によって覆われているので、ほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００６７】
本実施形態の半導体装置又はその製造方法によると、図４（ｄ）に示す工程で、Ｓｉ基板１上の酸化物サイドウォール２５の下端部がフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｄの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｄの下端部のほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００６８】
また、窒化物サイドウォール２６は、ゲート電極１５に接触していないので、窒化物サイドウォール２６からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。なお、窒化物サイドウォール２６はＳｉ基板１のごく一部には接しているが、チャネル領域とは酸化物サイドウォール２５を挟んで離間していることから、ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。特に、本実施形態においては、窒化物サイドウォール２６の組成が化学量論的組成（Ｓｉ３ Ｎ４ ）よりもシリコンリッチな組成であることにより、ＭＩＳＦＥＴの動作への悪影響をより効果的に抑制することができる。ただし、本実施形態において、必ずしも窒化物サイドウォール２６をシリコンリッチな組成を有するシリコン窒化膜により構成する必要はない。
【００６９】
（第５の実施形態）
図５（ａ）〜（ｄ）は、本発明の第５の実施形態の半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００７０】
まず、図５（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００７１】
次に、図５（ｂ）に示す工程で、約４００℃のＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのノンドープのＬＴＯ膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ ）２７を形成した後、ＬＴＯ膜２７を焼き締めるための熱処理を兼ねて、ｎ型エクステンション領域（又はＬＤＤ領域）６の不純物活性化のための熱処理として、Ｎ２ 雰囲気下，約８５０℃，１０ｓｅｃの条件でＲＴＡを行なう。これにより、比較的多くの内部空隙を有するＬＴＯ膜２７の密度が大幅に高くなり、その厚みは減少する。
【００７２】
ただし、焼き締めのための温度は、８００℃〜１０００℃の範囲で任意に選択することができる。
【００７３】
さらに、図５（ｃ）に示す工程で、ＬＰ−ＣＶＤ法により、ＬＴＯ膜２７の上に、図１（ｂ）に示すような厚みが約８０ｎｍのシリコン窒化膜８（図示せず）を形成した後、ＬＴＯ膜２７とシリコン窒化膜８との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状のＬＴＯサイドウォール２７ａと、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｅを形成する。その後、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｅをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００７４】
次に、図５（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図５（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａは、フッ酸溶液に対するエッチング耐性が高いため除去されてない。また、焼き締めによって密度が高くなったＬ字状のＬＴＯサイドウォール２７ａは、反応防止用シリコン酸化膜よりもフッ酸溶液に対するエッチング耐性が高いため、オーバーエッチング条件を適宜調整すれば、ほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００７５】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状のＬＴＯサイドウォール２７ａとはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００７６】
本実施形態の半導体装置又はその製造方法によると、図５（ｄ）に示す工程で、Ｓｉ基板１上のＬ字状のＬＴＯサイドウォール２７ａがフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｅの下方にはほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｅの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００７７】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００７８】
また、シリコン窒化膜８の堆積前にＬＴＯ膜２７の焼き締めを行なっておくことで、ＬＴＯ膜２７内におけるｎ型エクステンション領域（又はＬＤＤ領域）内の不純物の拡散を抑制することができる。
【００７９】
なお、本実施形態の製造方法では、図５（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、ＬＴＯ膜２７を形成したが、ＬＴＯ膜の代わりに、堆積温度が８００℃程度であるＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を用いてもよい。
【００８０】
また、本実施形態においては、第１の実施形態におけるＬ字状サイドウォール１７ａを形成するためのシリコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜（又はＨＴＯ膜）を用いたが、第３の実施形態におけるＬ字状サイドウォール１７ａを形成するためのシリコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜（又はＨＴＯ膜）を用いてもよい。
【００８１】
（その他の実施形態）
なお、上記各実施形態では、ソース・ドレイン領域のみにシリサイド層を設けたが、上部ゲート電極を金属膜ではなくシリサイド膜により構成してもよい。その場合、ゲート上保護膜は設けずに、下部ゲート電極を構成するポリシリコン膜の上部をソース・ドレイン領域のシリサイド化工程と同時にシリサイド化してもよいし、ソース・ドレイン領域のシリサイド化工程とは別の時点でポリシリコン膜の上部をシリサイド化する工程を行なってから、このポリサイド膜をパターニングして上部ゲート電極と下部ゲート電極とからなるゲート電極を形成してもよい。
【００８２】
また、上記各実施形態においては、配線層を形成するための工程については説明及び図示を省略したが、層間絶縁膜を形成した後に、コンタクトをゲート電極に対してセルフアラインに形成するいわゆるＳＡＣ構造を採ることができる。いずれの実施形態においても、シリコン窒化膜からなるゲート上保護膜と、窒化物サイドウォールとが設けられているからである。
【００８３】
なお、上記各実施形態においては、いずれもエクステンション領域（又はＬＤＤ領域）と高濃度ソース・ドレイン領域とを有するいわゆるＬＤＤ構造のＭＩＳＦＥＴについて説明したが、本発明は斯かる実施形態に限定されるものではなく、単一のソース・ドレイン領域を有する半導体装置についても適用しうる。その場合にも、本発明により、シリサイド層がサイドウォールの端部よりもゲート電極の内方に延びることはないので、シリサイド層がチャネル領域に接することなくソース・ドレイン領域によって囲まれるからである。
【００８４】
【発明の効果】
以上のように、本発明の半導体装置及びその製造方法により、ホットキャリヤ耐性と回路性能を維持できるサイドウォールの構造を採りながら、サイドウォール形成後の絶縁膜除去のウェットエッチング工程を経てもサイドウォール下端部のサイドエッチを防止でき、リーク電流の少ない半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態の半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第３の実施形態の半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第４の実施形態の半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第５の実施形態の半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｅ）は、従来のポリメタルゲート構造を有する半導体装置の製造工程を有する断面図を示す図である。
【符号の説明】
１ Ｓｉ基板
２ ゲート絶縁膜
３ 下部ゲート電極
４ 上部ゲート電極
５ ゲート上保護膜
６ ｎ型エクステンション領域
７ 酸化物サイドウォール
８ シリコン窒化膜
８ａ 窒化物サイドウォール
９ 高濃度ソース・ドレイン領域
１１ コバルトシリサイド層
１２ 素子分離
１５ ゲート電極
１７ シリコン酸窒化膜
１７ａ 酸窒化物サイドウォール
２０ サイドウォール
２３ シリコン窒化膜
２３ａ 窒化物サイドウォール
２４ シリコン酸化膜
２５ 酸化物サイドウォール
２６ 窒化物サイドウォール
２７ ＬＴＯ膜
２７ａ ＬＴＯサイドウォール
【発明の属する技術分野】
本発明は、ソース・ドレイン領域にシリサイド層を有する半導体装置およびその製造方法に係り、特に、接合リークの低減対策に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ中のＭＩＳＦＥＴの超微細化、高速動作化に伴って、ＭＩＳＦＥＴのスケーリングに応じた寸法の縮小が要求されており、特にゲート電極の側面上のサイドウォールの幅の縮小や、ゲート電極とソースドレイン領域とのコンタクトマージンの縮小がますます必要となってきている。また、ソース・ドレイン領域の低抵抗化のために、ソース・ドレイン領域の表面部とゲート電極の表面部とをシリサイド化するいわゆるサリサイド工程が採用されることも多い。
【０００３】
このようなサリサイドプロセスを採用する場合、一般的に、サイドウォールの材質として、サリサイド形成用金属膜の堆積前のフッ酸系溶液によるウェットエッチング工程での膜減りを防止するために、ウェットエッチング耐性の高いシリコン窒化膜が用いられている。また、ソース・ドレインコンタクトがゲート電極やサイドウォールにオーバーラップして形成されても、コンタクトとゲート電極あるいはコンタクトとサイドウォール下方の半導体基板内の領域（例えばエクステンション領域（又はＬＤＤ領域））との短絡を防止できるように、ゲート電極の上方の絶縁膜とサイドウォールとをドライエッチ耐性の高いシリコン窒化膜により構成している。しかしながら、ゲート電極の側面上に直接シリコン窒化膜を形成すると、シリコン窒化膜から半導体基板のチャネル領域にストレスが作用したり、含有水素の影響によりホットキャリア耐性が劣化することや、シリコン窒化膜が高誘電率であることからシリコン窒化膜単層のサイドウォール構造では、ゲートオーバーラップ容量が増大し、回路の速度が低下することが知られており、通常は、窒化膜とゲート電極および半導体基板の間にシリコン酸化膜を介在させた２層構造をとっている。
【０００４】
また、半導体基板上には、Ｉ／Ｏ部に配置されるＭＩＳＦＥＴも設けられており、Ｉ／Ｏ部に用いるＭＩＳＦＥＴにおいては、ゲート酸化膜耐性、ＥＳＤ耐性を確保するために、ソース、ドレイン領域にシリサイド層を設けない構造が採用されている。つまり、１つの半導体基板に、シリサイド形成領域と非シリサイド形成領域とがあることになる。
【０００５】
図６（ａ）〜（ｅ）は、従来のポリメタルゲート構造を有する半導体装置の製造工程を有する断面図を示す図である。図６（ａ）〜（ｅ）においては、ｎ型ＭＩＳＦＥＴ形成領域のみ図示されているが、基板上の別の部位にはｐ型ＭＩＳＦＥＴが形成される。
【０００６】
まず、図６（ａ）に示す工程において、半導体基板１０１の上に、酸窒化膜と、ｎ型ポリシリコン膜と、金属膜と、シリコン窒化膜とを順に堆積する。その後、フォトリソグラフィー工程により、シリコン窒化膜上にエッチングマスクとなるフォトレジスト膜を形成し、フォトレジスト膜をマスクとするエッチングにより、シリコン窒化膜，金属膜，ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート上シリコン窒化膜１０５と、金属膜からなる上部ゲート電極１０４と、ポリシリコン膜からなる下部ゲート電極１０３と、ゲート絶縁膜１０２とを形成する。さらに、ｐ型ＭＩＳＦＥＴ形成領域（図示せず）を覆うフォトレジスト膜（図示せず）を形成した上で、ｎ型ＭＩＳＦＥＴ形成領域において、ゲート上シリコン窒化膜１０５，各ゲート電極１０４，１０３をマスクとして、例えば砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件で、半導体基板１０１内に導入して、ｎ型エクステンション領域（又はＬＤＤ領域）１０６を形成する。
【０００７】
次に、図６（ｂ）に示す工程で、例えばＬＰ−ＣＶＤ法により、厚みが約２０ｎｍのシリコン酸化膜１０７と、厚みが約８０ｎｍのシリコン窒化膜１０８とを順次形成する。
【０００８】
次に、図６（ｃ）に示す工程で、異方性エッチングにより、シリコン窒化膜１０８とシリコン酸化膜１０７とをエッチバックして、窒化物サイドウォール１０８ａと、断面がＬ字状のＬ字状サイドウォール１０７ａとを形成する。その後、ゲート上シリコン窒化膜１０５，各ゲート電極１０４，１０３及び各サイドウォール１０８ａ，１０７ａをマスクとして、例えば砒素イオンを、加速エネルギーが約５０ｋｅＶ，ドーズ量が５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、半導体基板１０１内に注入し、さらに、１０００℃，１０秒間の高速加熱処理を行なって、ｎ型の高濃度ソース・ドレイン領域１０９を形成する。
【０００９】
次に、図６（ｄ）に示す工程で、高濃度ソース・ドレイン領域１０９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）にシリサイド化を防止するためために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図６（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、このウェットエッチングのオーバーエッチングにより、Ｌ字状サイドウォール１０７ａの下端部で窒化物サイドウォール１０８ａと半導体基板１０１とに挟まれた部分がエッチングされて、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅが形成される。
【００１０】
次に、図６（ｅ）に示す工程で、アッシング，ＲＣＡ洗浄などを行なってフォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域１０９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、Ｌ字状サイドウォール１０７ａがエッチングされる。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域１０９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００１１】
以上の工程により、いわゆるサリサイド構造を有する，微細化に適したＭＩＳＦＥＴが得られる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法においては、以下のような不具合がある。図６（ｄ）に示す状態で、酸化膜除去部Ｒｄｅにおいて、半導体基板１０１の一部（高濃度ソース・ドレイン領域１０９及びｎ型エクステンション領域（又はＬＤＤ領域）１０６の各一部）が露出しているので、窒化物サイドウォール１０８の下方においてコバルトシリサイド層１１１が酸化膜除去部Ｒｄｅ内を横方向に成長する。つまり、ｐｎ接合部が浅く形成されているｎ型エクステンション領域（又はＬＤＤ領域）１０６の一部がシリサイド化されることで、コバルトシリサイド層１１１の一部と半導体基板１０１の基板領域（ここではｐ型ウェル領域）とが直接接するか、あるいはｎ型エクステンション領域（又はＬＤＤ領域）１０６のごく薄い層を挟んで両者が対向することになるので、コバルトシリサイド層１１１とｐ型ウェルである半導体基板１０１の基板領域との間でリーク電流が発生する。また、ｎ型エクステンション領域（又はＬＤＤ領域）がなく高濃度ソース・ドレイン領域のみがある場合には、シリサイド層がチャネル領域に接触するので、リーク電流がより生じやすくなると考えられる。
【００１３】
そこで、このような酸化膜除去部Ｒｄｅが形成されることを防ぐ手段として、例えば特開平１１−３４５９６３に記載されているように、酸化膜からなるＬ字状サイドウォールと窒化物サイドウォールとの２層構造からなるサイドウォールにおいて、酸化物サイドウォールが除去された端部，つまり、上述の酸化膜除去部Ｒｄｅを別の窒化膜で塞ぐ構造も提案されている。しかし、この場合、この別の窒化膜と半導体基板のチャネル領域に近い部分とが直接接することによる半導体基板の界面準位の発生や、ストレスによるホットキャリア耐性の劣化や、ゲート絶縁膜の信頼性の劣化という不具合がある。また、厚みが１０〜２０ｎｍ程度の狭い空間である酸化膜除去部が、窒化膜によっては完全に塞がらないという不具合も懸念される。
【００１４】
本発明の目的は、シリコン窒化膜とシリコン酸化膜とを積層したサイドウォールを備えた半導体装置において、窒化膜に対してゲート電極や半導体基板が直接接することに起因する特性不良を回避しつつ、ソース・ドレイン領域をシリサイド化したときのリーク電流の発生を抑制することにある。
【００１５】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体層を有する基板と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ゲート電極の側面上に設けられたシリコン窒化膜からなる窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用サイドウォールと、上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、上記ストレス緩和用サイドウォールは、Ｌ字状の酸化膜サイドウォールの下端部に酸窒化部が形成されている。
【００１６】
これにより、ストレス緩和用サイドウォールの存在により窒化物サイドウォールがゲート電極及び半導体層に接触することに起因するホットキャリア耐性やゲート絶縁膜の信頼性などの特性の悪化を回避しつつ、ストレス緩和用サイドウォールの下端部が酸窒化膜により構成されていることで、ストレス緩和用サイドウォールの下方までシリサイド層が形成されるのを防止することができる。したがって、ホットキャリア耐性などの特性を良好に維持しつつ、リーク電流が抑制された半導体装置の提供を図ることができる。
【００１７】
上記ストレス緩和用サイドウォールの下端部だけでなく、その全体を酸窒化膜により構成することもできる。
【００１８】
本発明の第２の半導体装置は、半導体層を有する基板と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ゲート電極の側面上に上記半導体層と下端部が接するように設けられたシリコン窒化膜からなる窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間に介在するストレス緩和機能を有する絶縁体サイドウォールと、上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、上記窒化膜サイドウォールは、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜により構成されている。
【００１９】
これによっても、ストレス緩和機能を有する絶縁体サイドウォールの存在により窒化物サイドウォールがゲート電極に接触することに起因するホットキャリア耐性やゲート絶縁膜の信頼性などの特性の悪化を回避しつつ、窒化物サイドウォールの存在により絶縁体サイドウォールの下方までシリサイド層が形成されるのを防止することができる。したがって、電気的特性のよい，リーク電流が抑制された半導体装置の提供を図ることができる。
【００２０】
上記窒化物サイドウォールが、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜により構成されていることにより、窒化物サイドウォールが半導体層に接触していても、半導体層へのストレスの印加を抑制することができる。
【００２１】
上記ストレス緩和機能を有する絶縁体サイドウォールが、上記ゲート電極の側面と上記窒化物サイドウォールとの間に設けられたシリコン窒化膜からなるもう１つの窒化物サイドウォールと、上記ゲート電極と上記もう１つの窒化物サイドウォールとの間から上記半導体層と上記もう１つの窒化物サイドウォールとの間に亘って介在する断面がＬ字状の酸化物サイドウォールとにより構成されていてもよい。
【００２２】
本発明の第１の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、エクステンション領域又はＬＤＤ領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、基板上に、酸化膜のウエットエッチに対する耐性を有する絶縁膜及びシリコン窒化膜を堆積した後、上記絶縁膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用絶縁膜とを形成する工程（ｃ）と、上記工程（ｃ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に不純物をイオン注入し、熱処理を行なうことによりソース・ドレイン領域を形成する工程（ｄ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含み、上記工程（ｃ）では、ＣＶＤによりシリコン酸化膜を堆積した後、上記シリコン窒化膜を堆積する前に、上記シリコン酸化膜の焼き締めのための熱処理を行なうことにより、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜を形成する。
【００２３】
この方法により、ソース・ドレイン領域にシリサイド層を形成するための前処理において、ストレス緩和用絶縁膜の下端部がエッチングされることがないので、工程（ｄ）においてシリサイド層がストレス緩和用絶縁膜の下方に延びてチャネル領域やエクステンション領域（又はＬＤＤ領域）に到達することはない。したがって、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００２４】
上記工程（ｂ）では、ＣＶＤによりシリコン酸化膜を堆積した後、シリコン酸化膜の焼き締めのための熱処理を行なうことにより、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜を形成することができる。
【００２５】
また、上記工程（ｂ）では、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜として、シリコン酸窒化膜を形成することもできる。
【００２６】
本発明の第２の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化膜サイドウォールと、上記ゲート電極と上記窒化膜サイドウォールとの間から上記半導体層と上記窒化膜サイドウォールとの間に亘って介在する断面がＬ字状の酸化膜サイドウォールとを形成する工程（ｂ）と、上記酸化膜サイドウォールの下端部のうち露出している表面部の窒化処理を行なって、上記酸化膜サイドウォールの下端部に酸窒化部を形成する工程（ｃ）と、上記工程（ｂ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｄ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含んでいる。
【００２７】
この方法によっても、第２の半導体装置の製造方法と同様に、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００２８】
本発明の第３の半導体装置の製造方法は、基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、上記ゲート電極の側面上に、ストレス緩和機能を有する絶縁体サイドウォールを形成する工程（ｂ）と、基板上にシリコン窒化膜を堆積する工程（ｃ）と、上記シリコン窒化膜の上に、反応防止用酸化膜を形成する工程（ｄ）と、上記反応防止用酸化膜のうち非シリサイド形成領域に位置する部分を残して、シリサイド形成領域に位置する部分を選択的に除去する工程（ｅ）と、上記シリコン窒化膜のうちシリサイド形成領域に位置する部分の異方性エッチングを行なって、上記絶縁体サイドウォールの上に上記半導体層に接する窒化物サイドウォールを形成する工程（ｆ）と、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｇ）と、上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｈ）とを含み、上記工程（ｃ）では、上記シリコン窒化膜として、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜を形成する。
【００２９】
この方法により、工程（ｅ）においてシリサイド形成領域の反応防止用酸化膜を除去する際に、シリサイド形成領域がシリコン窒化膜によって覆われているので、絶縁体サイドウォールの下端部はほとんどエッチングされない。したがって、その後の工程（ｇ）においてシリサイド層が絶縁体サイドウォールの下方に延びてチャネル領域やエクステンション領域（又はＬＤＤ領域）に到達することはない。よって、シリサイド層から基板領域へのリーク電流の少ない半導体装置を形成することができる。
【００３０】
上記工程（ｂ）では、基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用酸化膜とを形成することができる。
【００３１】
上記工程（ｃ）では、上記シリコン窒化膜として、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜を形成することにより、半導体層へのストレスの印加などの悪影響をできるだけ低減することができる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。図１（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００３３】
まず、図１（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００３４】
次に、図１（ｂ）に示す工程で、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸窒化膜１７と、厚みが約８０ｎｍのシリコン窒化膜８とを順次形成する。
【００３５】
さらに、図１（ｃ）に示す工程で、シリコン酸窒化膜１７とシリコン窒化膜８との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸窒化物サイドウォール１７ａと、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ａを形成する。その後、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ａをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００３６】
次に、図１（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図１（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａとＬ字状の酸窒化物サイドウォール１７ａとは、フッ酸溶液に対するエッチング耐性が高いためほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００３７】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状の酸窒化物サイドウォール１７ａとはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００３８】
本実施形態の半導体装置又はその製造方法によると、図１（ｄ）に示す工程で、Ｓｉ基板１上のＬ字状の酸窒化物サイドウォール１７ａがフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ａの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ａの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００３９】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００４０】
なお、本実施形態の製造方法では、図１（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、シリコン酸窒化膜１７を形成したが、本発明の半導体装置の製造方法は、斯かる実施形態に限定されるものではなく、例えば、プラズマＣＶＤ法や、シリコン酸化膜を形成した後にアンモニア（ＮＨ３ ）やＮ２ Ｏガス中でシリコン酸化膜の窒化を行なうことにより、シリコン酸窒化膜を形成してもよい。
【００４１】
（第２の実施形態）
図２（ａ）〜（ｃ）は、本発明の第２の実施形態の製造工程を示す断面図である。図２（ａ）〜（ｃ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００４２】
まず、図２（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００４３】
次に、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成した後、シリコン酸化膜とシリコン窒化膜との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸化物サイドウォール７と、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｂを形成する。
【００４４】
その後、図２（ｂ）に示す工程で、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｂをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに窒素を含む雰囲気（例えば、ＮＨ３ ガス，Ｎ２ Ｏガスなど）で１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成するとともに、酸化物サイドウォール７の下端部のうち露出している表面部を窒化して、酸窒化部２１を形成する。このとき、高濃度ソース・ドレイン領域９に注入された不純物の活性化のための熱処理と、酸窒化部２１の形成のための熱処理（活性化のための熱処理よりも低めの温度，例えば９００℃程度が好ましい）とを分けて行なってもよい。また、酸窒化部２１の形成を窒素分以下によるプラズマ処理によって行なってもよい。
【００４５】
次に、図２（ｃ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するためにために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図２（ｃ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａとＬ字状の酸化物サイドウォール７の下端部の酸窒化部２１とはフッ酸溶液に対するエッチング耐性が高いためほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００４６】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状の酸化物サイドウォール７の酸窒化部２１とはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００４７】
本実施形態の半導体装置又はその製造方法によると、図２（ｃ）に示す工程で、Ｓｉ基板１上のＬ字状の酸化物サイドウォール７の酸窒化部２１がフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｂの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｂの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００４８】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００４９】
（第３の実施形態）
図３（ａ）〜（ｄ）は、本発明の第３の実施形態の製造工程を示す断面図である。上記第１，第２の実施形態においては、シリサイド形成領域の処理のみを図示したが、本実施形態において、図３（ａ）〜（ｄ）には、シリサイド形成領域Ｒｓｃと非シリサイド形成領域Ｒｎｓとが図示されている。ただし、図３（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００５０】
まず、図３（ａ）に示す工程において、Ｓｉ基板１上に、シリサイド形成領域Ｒｓｃと非シリサイド形成領域Ｒｎｓとを区画する溝型の素子分離１２を形成した後、シリサイド形成領域Ｒｓｃ及び非シリサイド形成領域Ｒｎｓにおいて、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００５１】
次に、ＬＰ−ＣＶＤ法により、シリサイド形成領域Ｒｓｃ及ぶ非シリサイド形成領域Ｒｎｓの双方において、基板上に、厚みが約２０ｎｍのシリコン酸化膜と、厚みが約８０ｎｍのシリコン窒化膜とを順次形成した後、シリコン酸化膜とシリコン窒化膜との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状の酸化物サイドウォール７と、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｃを形成する。
【００５２】
その後、図３（ｂ）に示す工程で、シリサイド形成領域Ｒｓｃ及び非シリサイド形成領域Ｒｎｓの双方において、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｃをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００５３】
次に、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域Ｒｎｓにおけるシリサイド化反応を防止するために、以下の処理を行なう。まず、基板上に、例えばＬＰ−ＣＶＤ法により、厚みが約５ｎｍのシリコン窒化膜２３と、厚み約５０ｎｍのシリコン酸化膜２４（反応防止用シリコン酸化膜）とを順次堆積した後、シリコン酸化膜２４の上に、非シリサイド形成領域Ｒｎｓを覆い、シリサイド形成領域Ｒｓｃを開口したフォトレジスト膜３０を形成する。
【００５４】
次に、図３（ｃ）に示す工程で、フォトレジスト膜３０をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、シリコン酸化膜２４のウェットエッチングを行い、シリコン酸化膜２４のうちシリサイド形成領域Ｒｓｃに位置する部分を除去する。このとき、シリコン酸化膜２４をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、シリサイド形成領域Ｒｓｃがシリコン窒化膜２３によって覆われているために、Ｌ字状の酸化物サイドウォール７の下端部はほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００５５】
その後、ドライエッチング（異方性エッチングにより、シリコン窒化膜２３をエッチバックして、酸化物サイドウォール７及び窒化物サイドウォール８ａからなる積層サイドウォール２０Ｃの側面を覆う窒化物サイドウォール２３ａを形成する。このとき、シリコン窒化膜２３の厚みは５ｎｍと薄いため、シリコン窒化膜からなるゲート上保護膜５をほとんど除去することなく、シリコン窒化膜２３のエッチバックを行なうことが可能である。
【００５６】
次に、図３（ｄ）に示す工程で、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜３０を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、Ｌ字状の酸化物サイドウォール７の下端部の側面は、窒化物サイドウォール２３ａによって覆われているために、ほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００５７】
本実施形態の半導体装置又はその製造方法によると、図３（ｃ）に示す工程で、Ｌ字状の酸化物サイドウォール７の下端部がシリコン窒化膜２３又は窒化物サイドウォール２３ａによって覆われていることから、酸化物サイドウォール７の下端部がフッ酸溶液にほとんどエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｃの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｃの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００５８】
また、窒化物サイドウォール８は、ゲート電極１５に接触していないので、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。なお、窒化物サイドウォール２３ａはＳｉ基板１のごく一部には接しているが、チャネル領域とは酸化物サイドウォール７を挟んで離間していることから、ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。
【００５９】
なお、本実施形態においても、後述する第４の実施形態と同様に、窒化物サイドウォール２３ａを化学量論的組成（Ｓｉ３ Ｎ４ ）よりもシリコンリッチな組成を有するシリコン窒化膜により構成してもよい、その場合には、ＭＩＳＦＥＴの動作への悪影響をより効果的に抑制することができる。
【００６０】
（第４の実施形態）
図４（ａ）〜（ｄ）は、本発明の第４の実施形態の製造工程を示す断面図である。図４（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００６１】
まず、図４（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する。その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００６２】
次に、ＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜の異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、酸化物サイドウォール２５を形成する。
【００６３】
次に、図４（ｂ）に示す工程で、基板上に、化学量論的組成よりもシリコンリッチな組成を有する厚みが約８０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜をドライエッチング（異方性エッチング）によりエッチバックして、酸化物サイドウォール２５を覆うように窒化物サイドウォール２６を形成する。本実施形態においては、酸化物サイドウォール２５及び窒化物サイドウォール２６により、積層サイドウォール２０Ｄが構成されている。ここで、窒化物サイドウォール２６は、窒化シリコンの組成をＳｉ１−ｘ Ｎｘ で表したときに、２／７＜ｘ＜４／７の範囲にあるように構成されている。つまり、Ｓｉ３ Ｎ４ （ｘ＝４／７）よりもシリコンの含有率が高い材料により構成されている。
【００６４】
その後、図４（ｃ）に示す工程で、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｄをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００６５】
次に、図４（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、上記第３の実施形態と同様に、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、反応防止用シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図４（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、積層サイドウォール２０Ｄのうち酸化物サイドウォール２５の下端部の側面は、フッ酸溶液に対するエッチング耐性が高い窒化物サイドウォール２６により覆われているので、ほとんどエッチングされない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００６６】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、酸化物サイドウォール２５の下端部は窒化物サイドウォール２６によって覆われているので、ほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００６７】
本実施形態の半導体装置又はその製造方法によると、図４（ｄ）に示す工程で、Ｓｉ基板１上の酸化物サイドウォール２５の下端部がフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｄの下方には、ほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｄの下端部のほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００６８】
また、窒化物サイドウォール２６は、ゲート電極１５に接触していないので、窒化物サイドウォール２６からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。なお、窒化物サイドウォール２６はＳｉ基板１のごく一部には接しているが、チャネル領域とは酸化物サイドウォール２５を挟んで離間していることから、ＭＩＳＦＥＴの動作にはほとんど悪影響を与えない。特に、本実施形態においては、窒化物サイドウォール２６の組成が化学量論的組成（Ｓｉ３ Ｎ４ ）よりもシリコンリッチな組成であることにより、ＭＩＳＦＥＴの動作への悪影響をより効果的に抑制することができる。ただし、本実施形態において、必ずしも窒化物サイドウォール２６をシリコンリッチな組成を有するシリコン窒化膜により構成する必要はない。
【００６９】
（第５の実施形態）
図５（ａ）〜（ｄ）は、本発明の第５の実施形態の半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｄ）には、ｎＭＩＳＦＥＴ領域のみが図示されているが、基板にはｐＭＩＳＦＥＴ領域も存在することが前提である。ｐＭＩＳＦＥＴ領域においては、基板領域やエクステンション領域（又はＬＤＤ領域），高濃度ソース・ドレイン領域の導電型がｎＭＩＳＦＥＴ領域とはすべて逆になっている。
【００７０】
まず、図５（ａ）に示す工程において、Ｓｉ基板１上に、厚みが約３．０のシリコン酸窒化膜と、下部ゲート電極となる厚みが約１００ｎｍのポリシリコン膜と、上部ゲート電極となるメタル膜と、ゲート上保護膜となるシリコン窒化膜とを順に形成する、その後、フォトリソグラフィーにより、上記シリコン窒化膜の上に、所望ゲート電極パターンを形成するためのレジストマスク（図示せず）を形成した後、このレジストマスクを用いたドライエッチングにより、シリコン窒化膜、メタル膜，ポリシリコン膜及びシリコン酸窒化膜をパターニングして、ゲート絶縁膜２と、下部ゲート電極３及び上部ゲート電極４からなるゲート電極１５と、ゲート上保護膜５とを形成する。さらに、ｐＭＩＳＦＥＴ領域を覆うレジストマスク（図示せず）を形成した後、ｎＭＩＳＦＥＴ領域において、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１０１４ａｔｏｍｓ ・ｃｍ−２の条件でＳｉ基板１内に注入して、ｎ型エクステンション領域（又はＬＤＤ領域）６を形成する。
【００７１】
次に、図５（ｂ）に示す工程で、約４００℃のＬＰ−ＣＶＤ法により、基板上に、厚みが約２０ｎｍのノンドープのＬＴＯ膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ ）２７を形成した後、ＬＴＯ膜２７を焼き締めるための熱処理を兼ねて、ｎ型エクステンション領域（又はＬＤＤ領域）６の不純物活性化のための熱処理として、Ｎ２ 雰囲気下，約８５０℃，１０ｓｅｃの条件でＲＴＡを行なう。これにより、比較的多くの内部空隙を有するＬＴＯ膜２７の密度が大幅に高くなり、その厚みは減少する。
【００７２】
ただし、焼き締めのための温度は、８００℃〜１０００℃の範囲で任意に選択することができる。
【００７３】
さらに、図５（ｃ）に示す工程で、ＬＰ−ＣＶＤ法により、ＬＴＯ膜２７の上に、図１（ｂ）に示すような厚みが約８０ｎｍのシリコン窒化膜８（図示せず）を形成した後、ＬＴＯ膜２７とシリコン窒化膜８との異方性エッチングを行なって、ゲート電極１５及びゲート上保護膜５の側面上に、断面がＬ字状のＬＴＯサイドウォール２７ａと、窒化物サイドウォール８ａとの積層膜からなる積層サイドウォール２０Ｅを形成する。その後、ゲート上保護膜５，ゲート電極１５及び積層サイドウォール２０Ｅをマスクとして、砒素イオン（Ａｓ＋ ）を、加速エネルギーが約５０ｋｅＶ，ドーズ量が約５．０×１０１５ａｔｏｍｓ ・ｃｍ−２の条件で、Ｓｉ基板１内に注入し、さらに１０００℃，１０秒間の高速加熱処理により、ｎ型の高濃度ソース・ドレイン領域９を形成する。
【００７４】
次に、図５（ｄ）に示す工程で、高濃度ソース・ドレイン領域９上にシリサイド層を形成するに先立って、非シリサイド形成領域（図示せず）におけるシリサイド化反応を防止するために、以下の処理を行なう。まず、例えばＬＰ−ＣＶＤ法により、基板上に厚み約５０ｎｍの反応防止用シリコン酸化膜を堆積した後、シリコン酸化膜の上に、非シリサイド形成領域を覆い、シリサイド形成領域（例えば図５（ｄ）に示す領域）を開口したフォトレジスト膜を形成し、フォトレジスト膜をエッチングマスクとして、例えば２０：１に希釈されたバッファードフッ酸溶液により、３０秒程度の間、反応防止用シリコン酸化膜のウェットエッチングを行い、反応防止用シリコン酸化膜のうちシリサイド形成領域に位置する部分を除去する。このとき、反応防止用シリコン酸化膜をできるだけ完全に除去するために、オーバーエッチングが行なわれるが、窒化物サイドウォール８ａは、フッ酸溶液に対するエッチング耐性が高いため除去されてない。また、焼き締めによって密度が高くなったＬ字状のＬＴＯサイドウォール２７ａは、反応防止用シリコン酸化膜よりもフッ酸溶液に対するエッチング耐性が高いため、オーバーエッチング条件を適宜調整すれば、ほとんど除去されない。つまり、図６（ｄ）に示すような，酸化膜除去部Ｒｄｅは形成されない。
【００７５】
その後、アッシング，ＲＣＡ洗浄などを行なって、フォトレジスト膜を除去した後、その処理の際にシリコン層（高濃度ソース・ドレイン領域９など）の表面に形成されるシリコン酸化膜を除去するために、例えば１００：１のフッ酸溶液でウェットエッチングを行なう。その際にも、窒化物サイドウォール８ａとＬ字状のＬＴＯサイドウォール２７ａとはほとんどエッチングされない。その後、基板上に、厚みが約８ｎｍのＣｏ膜を堆積し、例えば５５０℃，６０秒間の熱処理を加えて、シリコン層とＣｏ膜とが互いに接している部分でＣｏとＳｉとを反応させる。その結果、高濃度ソース・ドレイン領域９の上に、ＣｏＳｉ２ からなるコバルトシリサイド層１１が形成される。その後、選択ウェットエッチングにより、Ｃｏ膜のうちＳｉと反応していない部分を除去する。
【００７６】
本実施形態の半導体装置又はその製造方法によると、図５（ｄ）に示す工程で、Ｓｉ基板１上のＬ字状のＬＴＯサイドウォール２７ａがフッ酸溶液にエッチングされずに残るので、図６（ｄ）に示すような酸化膜除去部Ｒｄｅが形成されることはなく、積層サイドウォール２０Ｅの下方にはほとんどコバルトシリサイド層１１が形成されない。つまり、コバルトシリサイド層１１は積層サイドウォール２０Ｅの下端部よりもほぼ外方にのみ形成され、コバルトシリサイド層１１が横方向に成長して接合深さの浅いｎ型エクステンション領域（又はＬＤＤ領域）６に達することはない。したがって、コバルトシリサイド層１１の底部は高濃度ソース・ドレイン領域９によって囲まれ、コバルトシリサイド層１１とＳｉ基板１の基板領域（ここではｐ型ウェル領域）との間におけるリーク電流の発生が抑制されることになる。
【００７７】
また、窒化物サイドウォール８は、ゲート電極１５及びＳｉ基板１に接触していないので、Ｓｉ基板１の界面準位の発生や、窒化物サイドウォール８からのストレスに起因するホットキャリア耐性の劣化，ゲート絶縁膜２の信頼性の低下をも抑制することができる。
【００７８】
また、シリコン窒化膜８の堆積前にＬＴＯ膜２７の焼き締めを行なっておくことで、ＬＴＯ膜２７内におけるｎ型エクステンション領域（又はＬＤＤ領域）内の不純物の拡散を抑制することができる。
【００７９】
なお、本実施形態の製造方法では、図５（ｂ）に示す工程において、ＬＰ−ＣＶＤ法により、ＬＴＯ膜２７を形成したが、ＬＴＯ膜の代わりに、堆積温度が８００℃程度であるＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を用いてもよい。
【００８０】
また、本実施形態においては、第１の実施形態におけるＬ字状サイドウォール１７ａを形成するためのシリコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜（又はＨＴＯ膜）を用いたが、第３の実施形態におけるＬ字状サイドウォール１７ａを形成するためのシリコン酸窒化膜１７に代えて、焼き締められたＬＴＯ膜（又はＨＴＯ膜）を用いてもよい。
【００８１】
（その他の実施形態）
なお、上記各実施形態では、ソース・ドレイン領域のみにシリサイド層を設けたが、上部ゲート電極を金属膜ではなくシリサイド膜により構成してもよい。その場合、ゲート上保護膜は設けずに、下部ゲート電極を構成するポリシリコン膜の上部をソース・ドレイン領域のシリサイド化工程と同時にシリサイド化してもよいし、ソース・ドレイン領域のシリサイド化工程とは別の時点でポリシリコン膜の上部をシリサイド化する工程を行なってから、このポリサイド膜をパターニングして上部ゲート電極と下部ゲート電極とからなるゲート電極を形成してもよい。
【００８２】
また、上記各実施形態においては、配線層を形成するための工程については説明及び図示を省略したが、層間絶縁膜を形成した後に、コンタクトをゲート電極に対してセルフアラインに形成するいわゆるＳＡＣ構造を採ることができる。いずれの実施形態においても、シリコン窒化膜からなるゲート上保護膜と、窒化物サイドウォールとが設けられているからである。
【００８３】
なお、上記各実施形態においては、いずれもエクステンション領域（又はＬＤＤ領域）と高濃度ソース・ドレイン領域とを有するいわゆるＬＤＤ構造のＭＩＳＦＥＴについて説明したが、本発明は斯かる実施形態に限定されるものではなく、単一のソース・ドレイン領域を有する半導体装置についても適用しうる。その場合にも、本発明により、シリサイド層がサイドウォールの端部よりもゲート電極の内方に延びることはないので、シリサイド層がチャネル領域に接することなくソース・ドレイン領域によって囲まれるからである。
【００８４】
【発明の効果】
以上のように、本発明の半導体装置及びその製造方法により、ホットキャリヤ耐性と回路性能を維持できるサイドウォールの構造を採りながら、サイドウォール形成後の絶縁膜除去のウェットエッチング工程を経てもサイドウォール下端部のサイドエッチを防止でき、リーク電流の少ない半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態の半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第３の実施形態の半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第４の実施形態の半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第５の実施形態の半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｅ）は、従来のポリメタルゲート構造を有する半導体装置の製造工程を有する断面図を示す図である。
【符号の説明】
１ Ｓｉ基板
２ ゲート絶縁膜
３ 下部ゲート電極
４ 上部ゲート電極
５ ゲート上保護膜
６ ｎ型エクステンション領域
７ 酸化物サイドウォール
８ シリコン窒化膜
８ａ 窒化物サイドウォール
９ 高濃度ソース・ドレイン領域
１１ コバルトシリサイド層
１２ 素子分離
１５ ゲート電極
１７ シリコン酸窒化膜
１７ａ 酸窒化物サイドウォール
２０ サイドウォール
２３ シリコン窒化膜
２３ａ 窒化物サイドウォール
２４ シリコン酸化膜
２５ 酸化物サイドウォール
２６ 窒化物サイドウォール
２７ ＬＴＯ膜
２７ａ ＬＴＯサイドウォール
Claims (11)
- 半導体層を有する基板と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記ゲート電極の側面上に設けられたシリコン窒化膜からなる窒化膜サイドウォールと、
上記ゲート電極と窒化膜サイドウォールとの間から上記半導体層と窒化膜サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用サイドウォールと、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、
上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、
上記ストレス緩和用サイドウォールは、Ｌ字状の酸化膜サイドウォールの下端部に酸窒化部が形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記ゲート電極は、ポリシリコン膜からなる下部ゲート電極と、金属膜又はシリサイド膜からなる上部ゲート電極で構成されていることを特徴とする半導体装置。 - 半導体層を有する基板と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記ゲート電極の側面上に上記半導体層と下端部が接するように設けられたシリコン窒化膜からなる窒化膜サイドウォールと、
上記ゲート電極と窒化膜サイドウォールとの間に介在するストレス緩和機能を有する絶縁体サイドウォールと、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域と、
上記ソース・ドレイン領域の上部に設けられたシリサイド層とを備え、
上記窒化膜サイドウォールは、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜により構成されていることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
上記ストレス緩和機能を有する絶縁体サイドウォールは、上記ゲート電極の側面と上記窒化膜サイドウォールとの間に設けられたシリコン窒化膜からなるもう１つの窒化膜サイドウォールと、上記ゲート電極と上記もう１つの窒化膜サイドウォールとの間から上記半導体層と上記もう１つの窒化膜サイドウォールとの間に亘って介在する断面がＬ字状の酸化物サイドウォールとにより構成されていることを特徴とする半導体装置。 - 基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に、エクステンション領域又はＬＤＤ領域を形成する工程（ｂ）と、
上記工程（ｂ）の後に、基板上に、酸化膜のウエットエッチに対する耐性を有する絶縁膜及びシリコン窒化膜を堆積した後、上記絶縁膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用絶縁膜とを形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に不純物をイオン注入し、熱処理を行なうことによりソース・ドレイン領域を形成する工程（ｄ）と、
上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含み、
上記工程（ｃ）では、ＣＶＤによりシリコン酸化膜を堆積した後、上記シリコン窒化膜を堆積する前に、上記シリコン酸化膜の焼き締めのための熱処理を行なうことにより、上記酸化膜のウエットエッチに対する耐性を有する絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
上記焼き締めのための熱処理の温度は、８００℃〜１０００℃の範囲であることを特徴とする半導体装置の製造方法。 - 基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、
基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化膜サイドウォールと、上記ゲート電極と上記窒化膜サイドウォールとの間から上記半導体層と上記窒化膜サイドウォールとの間に亘って介在する断面がＬ字状の酸化膜サイドウォールとを形成する工程（ｂ）と、
上記酸化膜サイドウォールの下端部のうち露出している表面部の窒化処理を行なって、上記酸化膜サイドウォールの下端部に酸窒化部を形成する工程（ｃ）と、
上記工程（ｂ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｄ）と、
上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｅ）とを含む半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
上記工程（ｃ）の窒化処理は、窒素を含むガス雰囲気で熱処理することによって行なうことを特徴とする半導体装置の製造方法。 - 基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、
上記ゲート電極の側面上に、ストレス緩和機能を有する絶縁体サイドウォールを形成する工程（ｂ）と、
基板上にシリコン窒化膜を堆積する工程（ｃ）と、
上記シリコン窒化膜の上に、反応防止用酸化膜を形成する工程（ｄ）と、
上記反応防止用酸化膜のうち非シリサイド形成領域に位置する部分を残して、シリサイド形成領域に位置する部分を選択的に除去する工程（ｅ）と、
上記シリコン窒化膜のうちシリサイド形成領域に位置する部分の異方性エッチングを行なって、上記絶縁体サイドウォールの上に上記半導体層に接する窒化物サイドウォールを形成する工程（ｆ）と、
上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｇ）と、
上記ソース・ドレイン領域の上部をシリサイド層にする工程（ｈ）とを含み、
上記工程（ｃ）では、上記シリコン窒化膜として、化学量論的組成よりもシリコンリッチな組成を有するシリコン窒化膜を形成することを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
上記工程（ｂ）では、基板上にシリコン酸化膜及びシリコン窒化膜を堆積した後、上記シリコン酸化膜及びシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、窒化物サイドウォールと、上記ゲート電極と窒化物サイドウォールとの間から上記半導体層と窒化物サイドウォールとの間に亘って介在する断面がＬ字状のストレス緩和用酸化膜とを形成することを特徴とする半導体装置の製造方法。 - 基板の半導体層の上にゲート絶縁膜及びゲート電極を形成する工程（ａ）と、
上記工程（ａ）の後に、基板上にシリコン酸化膜及び第１のシリコン窒化膜を順次堆積した後、上記シリコン酸化膜及び第１のシリコン窒化膜を異方性エッチングによりエッチバックして、上記ゲート電極の側面上に、第１の窒化膜サイドウォールと、上記ゲート電極と上記第１の窒化膜サイドウォールとの間から上記半導体層と上記第１の窒化膜サイドウォールとの間に亘って介在する断面がＬ字状の酸化膜サイドウォールとからなる積層サイドウォールを形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記半導体層のうち上記ゲート電極の両側方に位置する領域に、ソース・ドレイン領域を形成する工程（ｃ）と、
上記工程（ｃ）の後に、基板上に第２のシリコン窒化膜を堆積する工程（ｄ）と、
上記第２のシリコン窒化膜の上に、反応防止用酸化膜を形成する工程（ｅ）と、
上記反応防止用酸化膜のうち非シリサイド形成領域に位置する部分を残して、シリサイド形成領域に位置する部分を選択的に除去する工程（ｆ）と、
上記工程（ｆ）の後に、上記第２のシリコン窒化膜のうちシリサイド形成領域に位置する部分の異方性エッチングを行なって、シリサイド形成領域の上記積層サイドウォールの上に上記半導体層に接する第２の窒化膜サイドウォールを形成する工程（ｇ）と、
上記工程（ｇ）の後に、シリサイド形成領域に位置する上記ソース・ドレイン領域の上部にシリサイド層をする工程（ｈ）とを含み、
上記工程（ｄ）では、上記酸化膜サイドウォールの下端部で上記第１の窒化膜サイドウォールと上記半導体層とに挟まれた部分に酸化膜除去部が形成されていない状態で、上記第２のシリコン窒化膜を堆積し、
上記工程（ｈ）では、非シリサイド形成領域上は上記第２のシリコン窒化膜で覆われており、シリサイド形成領域に位置する上記酸化膜サイドウォールの下端部の側面は上記第２の窒化膜サイドウォールによって覆われていることを特徴とする半導体装置の製造方法。
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