JP2002366250A - Circuit for adjusting clock signal - Google Patents
Circuit for adjusting clock signalInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック信号によ
り同期して動作する回路を有する半導体集積回路装置に
おけるクロック信号調整回路に関する。The present invention relates to a clock signal adjusting circuit in a semiconductor integrated circuit device having a circuit that operates in synchronization with a clock signal.
【０００２】[0002]
【従来の技術】従来の半導体集積回路装置におけるクロ
ック信号について図を用いて説明する。2. Description of the Related Art A clock signal in a conventional semiconductor integrated circuit device will be described with reference to the drawings.
【０００３】図４は従来の半導体集積回路装置における
クロック信号の供給を示す図である。図４に示す構成を
とりクロック生成部３６で生成されたクロック信号はＣ
ＰＵ３７、タイマー３８そしてシリアルインターフェー
ス３９へと同期したタイミングで供給される。このとき
供給されるそれぞれのクロック信号４０，クロック信号
４１，クロック信号４２のタイミングは同期されている
ため図４のタイミングチャートのように位相は完全に一
致している。そのため、クロック信号の立ち上がり時お
よび立ち下り時においてＣＰＵ３７、タイマー３８、シ
リアル３９それぞれの回路が同時に動作するため、回路
規模に比例した大きな瞬時電力消費による不要輻射ノイ
ズにより回路に不具合が発生するという問題があった。FIG. 4 is a diagram showing supply of a clock signal in a conventional semiconductor integrated circuit device. The clock signal generated by the clock generation unit 36 having the configuration shown in FIG.
It is supplied to the PU 37, the timer 38 and the serial interface 39 at a synchronized timing. At this time, the timings of the supplied clock signal 40, clock signal 41, and clock signal 42 are synchronized, so that the phases are completely matched as shown in the timing chart of FIG. Therefore, since the respective circuits of the CPU 37, the timer 38, and the serial 39 operate at the same time when the clock signal rises and falls, a problem occurs in the circuit due to unnecessary radiation noise due to large instantaneous power consumption proportional to the circuit scale. was there.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、クロック信
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to suppress instantaneous power consumption due to a simultaneous change of a clock signal and to suppress a malfunction of a circuit operation due to unnecessary radiation noise.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のクロック信号調整回路は、半導体集
積回路装置を任意に分割した特定のクロックに同期して
動作する各回路ブロックにそれぞれ位相をずらしたクロ
ック信号を入力するクロック信号調整回路であって、ク
ロック信号を生成するクロック生成部と、前記クロック
信号を遅延させる１または２以上の遅延素子と、前記ク
ロック信号または前記遅延素子により遅延された種々の
クロック信号の内から制御信号によって任意のクロック
信号を選択して前期回路ブロックに入力するセレクタと
を有する。According to a first aspect of the present invention, there is provided a clock signal adjusting circuit comprising: a semiconductor integrated circuit device which is divided into a plurality of circuit blocks operating in synchronization with a specific clock; What is claimed is: 1. A clock signal adjustment circuit for receiving clock signals each having a phase shifted therefrom, comprising: a clock generation unit for generating a clock signal; one or more delay elements for delaying the clock signal; and the clock signal or the delay element And a selector for selecting an arbitrary clock signal from the various clock signals delayed by the control signal and inputting the selected clock signal to the circuit block.
【０００６】請求項２記載のクロック信号調整回路は、
半導体集積回路装置を任意に分割した特定のクロックに
同期して動作する各回路ブロックにそれぞれ位相をずら
したクロック信号を入力するクロック信号調整回路であ
って、クロック信号を生成するクロック生成部と、前記
クロック信号を遅延させる１または２以上の遅延素子
と、外部からソフトウェアにより設定可能なレジスタ
と、前記クロック信号または前記遅延素子により遅延さ
れた種々のクロック信号の内から前記レジスタによって
任意のクロック信号を選択して前期回路ブロックに入力
するセレクタとを有する。According to a second aspect of the present invention, there is provided a clock signal adjusting circuit.
A clock signal adjustment circuit that inputs a clock signal having a phase shifted to each circuit block that operates in synchronization with a specific clock obtained by dividing a semiconductor integrated circuit device arbitrarily, and a clock generation unit that generates a clock signal; One or more delay elements for delaying the clock signal, a register that can be externally set by software, and an arbitrary clock signal from the clock signal or various clock signals delayed by the delay element by the register And a selector for selecting and inputting to the circuit block.
【０００７】請求項３記載のクロック信号調整回路は、
請求項１または請求項２記載のクロック信号調整回路に
おいて、前記クロック生成部が生成したクロック信号と
前記セレクタによって選択されたクロック信号との論理
和信号を前記回路ブロックの動作クロック信号とするこ
とを特徴とする。According to a third aspect of the present invention, there is provided a clock signal adjusting circuit.
3. The clock signal adjustment circuit according to claim 1, wherein an OR signal of a clock signal generated by the clock generation unit and a clock signal selected by the selector is set as an operation clock signal of the circuit block. Features.
【０００８】以上により、クロック信号の同時変化によ
る瞬時電力消費を抑え、不要輻射ノイズによる回路動作
の不具合を抑制することができる。As described above, the instantaneous power consumption due to the simultaneous change of the clock signal can be suppressed, and the malfunction of the circuit due to the unnecessary radiation noise can be suppressed.
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施の形態１につ
いて図を用いて説明する。図１は本発明の実施の形態１
におけるクロック信号調整回路の構成図である。The first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows Embodiment 1 of the present invention.
3 is a configuration diagram of a clock signal adjustment circuit in FIG.
【００１０】図１において、１はクロック生成部であ
る。２はＣＰＵであり、３はタイマーであり、４はシリ
アルインターフェースである。５、６はクロック生成部
１で生成されたクロックを遅延させる遅延素子である。
７はクロック生成部１の出力クロック信号であ、８は遅
延素子５によってクロック信号７を遅延したクロック信
号であり、９は遅延素子６によってクロック信号８を遅
延したクロック信号である。４３は制御信号であり、１
０は遅延素子によって遅延した複数のクロック信号のう
ち制御信号４３により１つを選択するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。In FIG. 1, reference numeral 1 denotes a clock generator. 2 is a CPU, 3 is a timer, and 4 is a serial interface. Reference numerals 5 and 6 denote delay elements for delaying the clock generated by the clock generator 1.
Reference numeral 7 denotes an output clock signal of the clock generator 1, 8 denotes a clock signal obtained by delaying the clock signal 7 by the delay element 5, and 9 denotes a clock signal obtained by delaying the clock signal 8 by the delay element 6. 43 is a control signal, and 1
A selector 0 selects one of the plurality of clock signals delayed by the delay element by the control signal 43.
Reference numeral 11 denotes a clock signal input to the CPU 2 selected by the selector 10. Reference numeral 12 denotes a clock signal input to the timer 3 selected by the selector 10.
Reference numeral 13 denotes a clock signal input to the serial interface 4 selected by the selector 10.
【００１１】以上のように構成された本発明の実施の形
態１について、以下に動作を説明する。図１において、
まず、クロック生成部１にて生成されたクロック信号は
遅延素子５によって遅延しクロック信号８となる。さら
に、クロック信号８は遅延素子６によって遅延しクロッ
ク信号９となる。同様に、遅延素子を複数個挿入してク
ロックを遅延されることにより複数の遅延したクロック
信号を生成することが可能であり、この複数のクロック
信号から制御信号４３によって任意のクロック信号を選
択して各回路ブロックに入力することができる。また、
遅延素子として一定の遅延量の遅延素子を用いるのでは
なく、さまざまな遅延量の遅延素子を用いてクロック信
号を遅延することによって、より多くの異なるタイミン
グのクロック信号を用意可能となる。次に、ＣＰＵ２、
タイマー３、シリアルインターファイス４は、セレクタ
１０に入力された遅延したクロック信号７，遅延したク
ロック信号８および遅延したクロック信号９等の遅延し
たクロック信号の中から制御信号４３により任意に選択
してそれぞれの機能ブロックに供給される。それぞれの
クロック信号のタイミングチャートを図１に示す。The operation of the first embodiment of the present invention configured as described above will be described below. In FIG.
First, the clock signal generated by the clock generator 1 is delayed by the delay element 5 to become the clock signal 8. Further, the clock signal 8 is delayed by the delay element 6 to become the clock signal 9. Similarly, it is possible to generate a plurality of delayed clock signals by inserting a plurality of delay elements and delaying the clock. An arbitrary clock signal is selected from the plurality of clock signals by the control signal 43. Can be input to each circuit block. Also,
By delaying the clock signal using delay elements with various delay amounts instead of using delay elements with a fixed delay amount as the delay elements, it becomes possible to prepare clock signals with more different timings. Next, CPU2,
The timer 3 and the serial interface 4 arbitrarily select a delayed clock signal such as the delayed clock signal 7, the delayed clock signal 8 and the delayed clock signal 9 input to the selector 10 by the control signal 43. It is supplied to each functional block. FIG. 1 shows a timing chart of each clock signal.
【００１２】以上のような構成により、各機能ブロック
に供給されるクロック信号を、遅延素子の組み合わせに
より生成した複数のタイミングのクロック信号の中から
セレクタにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。With the above configuration, the clock signal supplied to each functional block can be arbitrarily selected by the selector from the clock signals of a plurality of timings generated by the combination of the delay elements. , It is possible to suppress the instantaneous power consumption and to suppress the malfunction of the circuit operation due to the unnecessary radiation noise.
【００１３】ここでは、タイミングをずらしたクロック
信号を供給する範囲として、各機能ブロック毎に異なる
タイミングのクロック信号を供給していたが、機能ブロ
ック内をさらに細分化した回路範囲に対して、それぞれ
異なるタイミングのクロック信号を供給することによ
り、より大きな効果を得ることができる。In this case, the clock signal with different timing is supplied for each functional block as a range for supplying the clock signal with shifted timing. However, for the circuit range further subdivided in the functional block, By supplying clock signals with different timings, a greater effect can be obtained.
【００１４】次に、本発明の実施の形態２について図を
用いて説明する。図２は本発明の実施の形態２における
クロック信号調整回路の構成図である。図２において、
１はクロック生成部である。２はＣＰＵであり、３はタ
イマーであり、４はシリアルインターフェースである。
５、６はクロック生成部１で生成されたクロックを遅延
させる遅延素子である。７はクロック生成部１の出力ク
ロック信号であり、８は遅延素子５によってクロック信
号７を遅延したクロック信号であり、９は遅延素子６に
よってクロック信号８を遅延したクロック信号である。
１４、１５、１６はレジスタであり、１０は遅延素子に
よって遅延した複数のクロック信号のうちレジスタ１
４、レジスタ１５またはレジスタ１６の設定により任意
に選択して各回路ブロックに入力するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a configuration diagram of the clock signal adjustment circuit according to the second embodiment of the present invention. In FIG.
1 is a clock generation unit. 2 is a CPU, 3 is a timer, and 4 is a serial interface.
Reference numerals 5 and 6 denote delay elements for delaying the clock generated by the clock generator 1. Reference numeral 7 denotes an output clock signal of the clock generation unit 1, reference numeral 8 denotes a clock signal obtained by delaying the clock signal 7 by the delay element 5, and reference numeral 9 denotes a clock signal obtained by delaying the clock signal 8 by the delay element 6.
Reference numerals 14, 15, and 16 denote registers, and reference numeral 10 denotes a register 1 of a plurality of clock signals delayed by the delay element.
4. A selector which is arbitrarily selected by setting the register 15 or the register 16 and input to each circuit block.
Reference numeral 11 denotes a clock signal input to the CPU 2 selected by the selector 10. Reference numeral 12 denotes a clock signal input to the timer 3 selected by the selector 10.
Reference numeral 13 denotes a clock signal input to the serial interface 4 selected by the selector 10.
【００１５】上記構成において、ＣＰＵ２にクロック信
号７を選択したい場合は、ＣＰＵ２のクロック信号を選
択するレジスタ１４のクロック信号７を選択するビット
を”１”にすることによってクロック信号１１としてク
ロック信号７が選択される。同様に、タイマー３のクロ
ック信号を選択するレジスタ１５のクロック信号８を有
効にするビットを”１”にすることでクロック信号１２
としてクロック信号８が選択され、シリアルインターフ
ェース４のクロック信号を選択するレジスタ１６のクロ
ック信号９を有効にするビットを”１”にすることでク
ロック信号１３としてクロック信号９が選択される。つ
まり、実施の形態１において、制御信号によって任意に
選択されていたクロック信号を、レジスタにより、各機
能ブロックに入力されるクロック信号を任意に選択して
いる。それぞれのクロック信号のタイミングチャートを
図２に示す。In the above configuration, when it is desired to select the clock signal 7 for the CPU 2, the bit for selecting the clock signal 7 of the register 14 for selecting the clock signal of the CPU 2 is set to "1" so that the clock signal 11 is set as the clock signal 11. Is selected. Similarly, by setting the bit for enabling the clock signal 8 of the register 15 for selecting the clock signal of the timer 3 to “1”, the clock signal 12
The clock signal 9 is selected as the clock signal 13 by setting the bit for enabling the clock signal 9 of the register 16 for selecting the clock signal of the serial interface 4 to “1”. That is, the clock signal arbitrarily selected by the control signal in the first embodiment is arbitrarily selected by the register from the clock signal input to each functional block. FIG. 2 shows a timing chart of each clock signal.
【００１６】以上の構成により、各機能ブロックに入力
されるクロック信号をレジスタの設定によりセレクタを
用いて、複数のタイミングのクロック信号の中からソフ
トウェアにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。With the above configuration, the clock signal input to each functional block can be arbitrarily selected from a plurality of timing clock signals by software using a selector by setting a register. Instantaneous power consumption can be suppressed, and malfunction of the circuit operation due to unnecessary radiation noise can be suppressed.
【００１７】次に、本発明の実施の形態３について図を
用いて説明する。図３は本発明の実施の形態３のクロッ
ク信号調整回路におけるクロック信号のデューティ変調
回路の構成図である。Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a configuration diagram of a clock signal duty modulation circuit in the clock signal adjustment circuit according to the third embodiment of the present invention.
【００１８】図３において、１７はクロック生成部であ
る。１８はＣＰＵであり、１９はタイマーであり、２０
はシリアルインターフェースである。２１，２２はクロ
ック生成部１７で生成されたクロックを遅延させる遅延
素子である。２３はクロック生成部１７の出力クロック
信号である。２４は遅延素子２１によって遅延したクロ
ック信号である。２５は遅延素子２２によって遅延した
クロック信号である。４３は制御信号であり、２６は遅
延素子によって遅延した複数のクロック信号のうち制御
信号４３によって任意に選択するセレクタである。２７
はセレクタ２６によって選択されたＣＰＵ１８に対する
デューティ変調用クロック信号である。２８はセレクタ
２６によって選択されたタイマー１９に対するデューテ
ィ変調用クロック信号である。２９はセレクタ２６によ
って選択されたシリアルインターフェース２０に対する
デューティ変調用クロック信号である。３０はクロック
信号２３とクロック信号２７の論理和をとることによっ
てＣＰＵ１８のクロック信号に対してデューティ変調を
行うＯＲ回路である。３１はクロック信号２３とクロッ
ク信号２８の論理和をとることによってタイマー１９の
クロック信号に対してデューティ変調を行うＯＲ回路で
ある。３２はクロック信号２３と遅延クロック信号２９
の論理和をとることによってシリアルインターフェース
２０のクロック信号に対してデューティ変調を行うＯＲ
回路である。３３はＯＲ回路３０によってデューティ変
調されたクロック信号である。３４はＯＲ回路３１によ
ってデューティ変調されたクロック信号である。３５は
ＯＲ回路３２によってデューティ変調されたクロック信
号である。In FIG. 3, reference numeral 17 denotes a clock generator. 18 is a CPU, 19 is a timer, 20
Is a serial interface. Reference numerals 21 and 22 denote delay elements for delaying the clock generated by the clock generator 17. 23 is an output clock signal of the clock generation unit 17. 24 is a clock signal delayed by the delay element 21. 25 is a clock signal delayed by the delay element 22. Reference numeral 43 denotes a control signal, and reference numeral 26 denotes a selector arbitrarily selected by the control signal 43 among a plurality of clock signals delayed by the delay element. 27
Is a duty modulation clock signal for the CPU 18 selected by the selector 26. Reference numeral 28 denotes a duty modulation clock signal for the timer 19 selected by the selector 26. Reference numeral 29 denotes a duty modulation clock signal for the serial interface 20 selected by the selector 26. Reference numeral 30 denotes an OR circuit that performs duty modulation on the clock signal of the CPU 18 by calculating the logical sum of the clock signal 23 and the clock signal 27. Reference numeral 31 denotes an OR circuit that performs duty modulation on the clock signal of the timer 19 by calculating the logical sum of the clock signal 23 and the clock signal 28. 32 is a clock signal 23 and a delayed clock signal 29
OR that performs duty modulation on the clock signal of the serial interface 20 by taking the logical sum of
Circuit. A clock signal 33 is duty-modulated by the OR circuit 30. A clock signal 34 is duty-modulated by the OR circuit 31. A clock signal 35 is duty-modulated by the OR circuit 32.
【００１９】以上のように構成された本発明の実施の形
態３について、以下に動作を説明する。まず、クロック
生成部１７によって生成されたクロック信号２３は遅延
素子２１によって遅延し、遅延クロック信号２４とな
る。さらに遅延クロック信号２４は遅延素子２２によっ
て遅延し、遅延クロック信号２５となる。同様に遅延素
子を複数個挿入してクロックを遅延されることにより複
数のタイミングの遅延クロック信号を生成することが可
能である。また、遅延素子として一定の遅延量の遅延素
子を用いるのではなく、さまざまな遅延量の遅延素子を
用いてクロック信号を遅延することによって、より多く
のタイミングの種類のクロック信号を用意可能となる。The operation of the third embodiment of the present invention configured as described above will be described below. First, the clock signal 23 generated by the clock generator 17 is delayed by the delay element 21 to become a delayed clock signal 24. Further, the delayed clock signal 24 is delayed by the delay element 22 to become a delayed clock signal 25. Similarly, by inserting a plurality of delay elements and delaying the clock, it is possible to generate a delayed clock signal having a plurality of timings. Also, instead of using a delay element with a fixed delay amount as a delay element, the clock signal is delayed using delay elements with various delay amounts, so that clock signals of more timing types can be prepared. .
【００２０】次に、クロック信号２４、２５等のさまざ
まな遅延クロック信号をセレクタ２６に入力する。セレ
クタ２６によって制御信号４３の値に応じて、ＣＰＵ１
８、タイマー１９、シリアルインターフェース２０に対
してそれぞれ異なった遅延信号を選択する。ここでは、
ＣＰＵ１８に対するクロック信号２７としてクロック信
号２３が選択され、タイマー１９に対するクロック信号
２８としてクロック信号２４が選択され、シリアルイン
ターフェース２０に対してはクロック信号２５が選択さ
れクロック信号２９とする。ＯＲ回路３０に入力される
クロック信号２７とクロック信号２３の論理和はクロッ
ク信号３３としてＣＰＵ１８に入力される。この場合
は、クロック信号２７もクロック信号２３が選択されて
いるので、クロック信号２３がそのままＣＰＵ１８に入
力される。ＯＲ回路３１についてはクロック信号２３と
クロック信号２８による論理和がクロック信号３４とし
てタイマー１９に入力され、クロック信号３４は、図３
の波形に見られるようにクロック信号２３に対して立り
下りを遅延させたデューティ変調波形となる。同様に、
遅延したクロック信号２９とクロック信号２３の論理和
をとることにより、さらに立ち下がりを遅延させたデュ
ーティ変調波形がクロック信号３５としてシリアルイン
ターフェース２０に入力される。Next, various delayed clock signals such as clock signals 24 and 25 are input to a selector 26. In accordance with the value of the control signal 43 by the selector 26, the CPU 1
8, different delay signals are selected for the timer 19 and the serial interface 20, respectively. here,
The clock signal 23 is selected as the clock signal 27 for the CPU 18, the clock signal 24 is selected as the clock signal 28 for the timer 19, and the clock signal 25 is selected as the clock signal 29 for the serial interface 20. The logical sum of the clock signal 27 and the clock signal 23 input to the OR circuit 30 is input to the CPU 18 as a clock signal 33. In this case, since the clock signal 23 is also selected as the clock signal 27, the clock signal 23 is directly input to the CPU 18. For the OR circuit 31, the logical sum of the clock signal 23 and the clock signal 28 is input to the timer 19 as the clock signal 34, and the clock signal 34 is
As shown in the waveform of FIG. 5, the duty modulation waveform is obtained by delaying the falling edge of the clock signal 23. Similarly,
By taking the logical sum of the delayed clock signal 29 and the clock signal 23, the duty modulation waveform whose falling is further delayed is input to the serial interface 20 as the clock signal 35.
【００２１】以上の構成により、任意の遅延したクロッ
ク信号と原発のクロック信号の論理和をとって各機能ブ
ロックに入力することにより、任意の遅延したクロック
信号に応じて、特にクロックの立ち下りのタイミングが
遅延したさまざまなタイミングのクロック信号に同期し
て各機能ブロックが動作するため、回路動作の同期を保
ちながらクロック信号の同時変化による瞬時電力消費を
抑え、不要輻射ノイズによる回路動作の不具合を抑制す
ることができる。With the above configuration, the logical OR of an arbitrary delayed clock signal and the primary clock signal is obtained and input to each functional block. Since each functional block operates in synchronization with clock signals of various timings with delayed timing, instantaneous power consumption due to simultaneous changes in clock signals is suppressed while maintaining circuit operation synchronization, and circuit operation failure due to unnecessary radiation noise is suppressed. Can be suppressed.
【００２２】本実施の形態３では、セレクタの動作を制
御信号によって制御していたが、実施の形態２に示すよ
うに、レジスタの値をソフトウェアにより設定してセレ
クタの動作を制御することもできる。In the third embodiment, the operation of the selector is controlled by the control signal. However, as shown in the second embodiment, the operation of the selector can be controlled by setting the register value by software. .
【００２３】また、以上の実施の形態では、原発のクロ
ック信号が１種類の場合について説明したが、複数の原
発のクロック信号それぞれについてタイミングをずらし
て同時変化を抑制することも可能である。Further, in the above-described embodiment, a case has been described in which one type of primary clock signal is used. However, simultaneous changes can be suppressed by shifting the timing of each of a plurality of primary clock signals.
【００２４】[0024]
【発明の効果】以上のように本発明のクロック信号調整
回路を用いると、各機能ブロックが、セレクタで制御信
号やレジスタの設定により任意に選択したさまざまな遅
延のクロック信号に同期して動作するため、クロック信
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することができる。ま
た、任意の遅延したクロック信号と原発のクロック信号
の論理和をとることによりクロックの立ち下りのタイミ
ングが遅延するため、回路動作の同期を保ちながらクロ
ック信号の同時変化による瞬時電力消費を抑え、不要輻
射ノイズによる回路動作の不具合を抑制することができ
る。As described above, when the clock signal adjusting circuit according to the present invention is used, each functional block operates in synchronization with clock signals of various delays arbitrarily selected by setting a control signal or a register by a selector. Therefore, the instantaneous power consumption due to the simultaneous change of the clock signal can be suppressed, and the malfunction of the circuit operation due to the unnecessary radiation noise can be suppressed. In addition, since the fall timing of the clock is delayed by taking the logical sum of the arbitrary delayed clock signal and the primary clock signal, the instantaneous power consumption due to the simultaneous change of the clock signal is suppressed while maintaining the synchronization of the circuit operation, Failure of the circuit operation due to unnecessary radiation noise can be suppressed.
【図１】本発明の実施の形態１におけるクロック信号調
整回路の構成図FIG. 1 is a configuration diagram of a clock signal adjustment circuit according to a first embodiment of the present invention.
【図２】本発明の実施の形態２におけるクロック信号調
整回路の構成図FIG. 2 is a configuration diagram of a clock signal adjustment circuit according to a second embodiment of the present invention.
【図３】本発明の実施の形態３のクロック信号調整回路
におけるクロック信号のデューティ変調回路の構成図FIG. 3 is a configuration diagram of a clock signal duty modulation circuit in the clock signal adjustment circuit according to the third embodiment of the present invention;
【図４】従来の半導体集積回路装置におけるクロック信
号の供給を示す図FIG. 4 is a diagram showing supply of a clock signal in a conventional semiconductor integrated circuit device.
１ クロック生成部 ２ ＣＰＵ ３ タイマー ４ シリアルインターフェース ５ 遅延素子 ６ 遅延素子 ７ クロック信号 ８ クロック信号 ９ クロック信号 １０ セレクタ １１ クロック信号 １２ クロック信号 １３ クロック信号 １４ レジスタ １５ レジスタ １６ レジスタ １７ クロック生成部 １８ ＣＰＵ １９ タイマー ２０ シリアルインターフェース ２１ 遅延素子 ２２ 遅延素子 ２３ クロック信号 ２４ クロック信号 ２５ クロック信号 ２６ セレクタ ２７ クロック信号 ２８ クロック信号 ２９ クロック信号 ３０ ＯＲ回路 ３１ ＯＲ回路 ３２ ＯＲ回路 ３３ クロック信号 ３４ クロック信号 ３５ クロック信号 ３６ クロック生成部 ３７ ＣＰＵ ３８ タイマー ３９ シリアルインターフェース ４０ クロック信号 ４１ クロック信号 ４２ クロック信号 ４３ 制御信号 Reference Signs List 1 clock generation unit 2 CPU 3 timer 4 serial interface 5 delay element 6 delay element 7 clock signal 8 clock signal 9 clock signal 10 selector 11 clock signal 12 clock signal 13 clock signal 14 register 15 register 16 register 17 clock generation unit 18 CPU 19 Timer 20 Serial interface 21 Delay element 22 Delay element 23 Clock signal 24 Clock signal 25 Clock signal 26 Selector 27 Clock signal 28 Clock signal 29 Clock signal 30 OR circuit 31 OR circuit 32 OR circuit 33 Clock signal 34 Clock signal 35 Clock signal 36 Clock Generator 37 CPU 38 timer 39 serial interface 40 clock signal 41 clock signal 42 clock Click signal 43 control signal
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Claims (3)
のクロックに同期して動作する各回路ブロックにそれぞ
れ位相をずらしたクロック信号を入力するクロック信号
調整回路であって、 クロック信号を生成するクロック生成部と、 前記クロック信号を遅延させる１または２以上の遅延素
子と、 前記クロック信号または前記遅延素子により遅延された
種々のクロック信号の内から制御信号によって任意のク
ロック信号を選択して前期回路ブロックに入力するセレ
クタとを有するクロック信号調整回路。1. A clock signal adjusting circuit for inputting a clock signal having a phase shifted to each circuit block operating in synchronization with a specific clock obtained by arbitrarily dividing a semiconductor integrated circuit device, wherein the clock signal is generated. A clock generation unit; one or more delay elements for delaying the clock signal; and an arbitrary clock signal selected by a control signal from the clock signal or various clock signals delayed by the delay element. A clock signal adjustment circuit having a selector for input to a circuit block.
のクロックに同期して動作する各回路ブロックにそれぞ
れ位相をずらしたクロック信号を入力するクロック信号
調整回路であって、 クロック信号を生成するクロック生成部と、 前記クロック信号を遅延させる１または２以上の遅延素
子と、 外部からソフトウェアにより設定可能なレジスタと、 前記クロック信号または前記遅延素子により遅延された
種々のクロック信号の内から前記レジスタによって任意
のクロック信号を選択して前期回路ブロックに入力する
セレクタとを有するクロック信号調整回路。2. A clock signal adjusting circuit for inputting a clock signal having a phase shifted to each circuit block operating in synchronization with a specific clock arbitrarily divided from a semiconductor integrated circuit device, wherein the clock signal is generated. A clock generation unit; one or more delay elements for delaying the clock signal; a register which can be externally set by software; and the register from the clock signal or various clock signals delayed by the delay element. And a selector for selecting an arbitrary clock signal and inputting it to the circuit block.
号と前記セレクタによって選択されたクロック信号との
論理和信号を前記回路ブロックの動作クロック信号とす
ることを特徴とする請求項１または請求項２記載のクロ
ック信号調整回路。3. An operation clock signal of the circuit block, wherein an OR signal of a clock signal generated by the clock generation unit and a clock signal selected by the selector is used as an operation clock signal of the circuit block. A clock signal adjustment circuit according to any one of the preceding claims.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173297A JP2002366250A (en) | 2001-06-08 | 2001-06-08 | Circuit for adjusting clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001173297A JP2002366250A (en) | 2001-06-08 | 2001-06-08 | Circuit for adjusting clock signal |
Publications (1)
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173297A Pending JP2002366250A (en) | 2001-06-08 | 2001-06-08 | Circuit for adjusting clock signal |
Country Status (1)
| Country | Link |
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| JP (1) | JP2002366250A (en) |
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