JP5805052B2

JP5805052B2 - Clock circuit

Info

Publication number: JP5805052B2
Application number: JP2012249412A
Authority: JP
Inventors: 嘉浩長田
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2015-11-04
Anticipated expiration: 2032-11-13
Also published as: JP2014099704A

Description

本発明は、クロック回路に関するものである。 The present invention relates to a clock circuit.

遅延なくクロック信号を複数の論理回路に供給するための回路としてクロックツリー回路がある（例えば特許文献１参照）。 There is a clock tree circuit as a circuit for supplying a clock signal to a plurality of logic circuits without delay (see, for example, Patent Document 1).

クロックツリー回路では、各クロックドライバーの出力に、次段の複数のクロックドライバーの入力を接続することで、クロック信号を分岐していき、複数のクロック信号を生成する。 In the clock tree circuit, by connecting the inputs of a plurality of clock drivers at the next stage to the output of each clock driver, the clock signal is branched to generate a plurality of clock signals.

特開２００７−３３６００３号公報JP 2007-336003 A

近年、電子機器内の回路は複雑になっており、複数のクロックドメインが設けられ、各クロックドメインにおいて論理回路が設計されている。この場合においても、クロックドメイン間で遅延がないようにクロック信号を各クロックドメインの論理回路に供給することが要求される。 In recent years, circuits in electronic devices have become complicated, and a plurality of clock domains are provided, and a logic circuit is designed in each clock domain. Even in this case, it is required to supply the clock signal to the logic circuit of each clock domain so that there is no delay between the clock domains.

図３は、複数のクロックドメインにクロック信号を供給するクロック回路の一例を示すブロック図である。 FIG. 3 is a block diagram illustrating an example of a clock circuit that supplies a clock signal to a plurality of clock domains.

通常、クロックドメインの論理回路の規模に応じたクロックツリー回路がそのクロックドメインに設けられるため、クロックドメインごとに論理回路の規模が異なる場合、クロックツリー回路の段数が異なる。例えば、図３に示す例では、第１クロックドメイン１０１におけるクロックツリー回路１１１より第２クロックドメイン１０２におけるクロックツリー回路１２１のほうが段数が多く、クロックツリー回路１１１が論理回路１１２に供給するクロック信号の数より、クロックツリー回路１２１が論理回路１２２に供給するクロック信号の数のほうが多い。 Normally, a clock tree circuit corresponding to the scale of the logic circuit in the clock domain is provided in the clock domain. Therefore, when the scale of the logic circuit is different for each clock domain, the number of stages of the clock tree circuit is different. For example, in the example illustrated in FIG. 3, the clock tree circuit 121 in the second clock domain 102 has more stages than the clock tree circuit 111 in the first clock domain 101, and the clock signal supplied to the logic circuit 112 by the clock tree circuit 111. The number of clock signals that the clock tree circuit 121 supplies to the logic circuit 122 is larger than the number.

このような場合、段数の違いに起因して、クロックツリー回路１１１でのクロック信号の遅延とクロックツリー回路１２１でのクロック信号の遅延とが異なる。このため、遅延を少ないクロックツリー回路１１１の前段にバッファー回路１１３を挿入することで、第１クロックドメイン１０１の論理回路１１２に供給されるクロック信号と第２クロックドメイン１０２の論理回路１２２に供給されるクロック信号との間の遅延を解消している。 In such a case, the delay of the clock signal in the clock tree circuit 111 is different from the delay of the clock signal in the clock tree circuit 121 due to the difference in the number of stages. Therefore, by inserting the buffer circuit 113 before the clock tree circuit 111 with less delay, the clock signal supplied to the logic circuit 112 of the first clock domain 101 and the logic circuit 122 of the second clock domain 102 are supplied. This eliminates the delay between the clock signal.

また、近年、電子機器の省エネ化が求められており、動作の必要のない回路については、電源電力の供給を停止することが設計において求められている。 In recent years, there has been a demand for energy saving of electronic devices, and it is required in design to stop supplying power for circuits that do not require operation.

例えば、上述のように、第１クロックドメイン１０１と第２クロックドメイン１０２のうち、省電力モードでは、第２クロックドメイン１０２への電源電力の供給を停止して、論理回路１２２の動作を停止させることが考えられる。その場合、第１クロックドメイン１０１内の回路は動作を継続する。 For example, as described above, in the power saving mode of the first clock domain 101 and the second clock domain 102, the supply of power to the second clock domain 102 is stopped and the operation of the logic circuit 122 is stopped. It is possible. In that case, the circuit in the first clock domain 101 continues to operate.

しかしながら、回路規模の大きい第２クロックドメイン１０２への電源電力の供給を停止した場合においても、バッファー１１３による遅延量の調整は不要であるにも拘わらずバッファー１１３は動作を継続するため、バッファー１１３による電力消費が継続してしまう。なお、このようなバッファー１１３を使用せずに、ＰＬＬ（Phase Locked Loop）でクロックドメイン間のクロックを同期させることも可能であるが、そのような場合、ＰＬＬの回路によって回路規模が大きくなってしまい、回路のコストが大きくなってしまう。 However, even when the supply of power to the second clock domain 102 having a large circuit scale is stopped, the buffer 113 continues to operate even though the adjustment of the delay amount by the buffer 113 is unnecessary. Power consumption due to will continue. It is possible to synchronize clocks between clock domains by using a PLL (Phase Locked Loop) without using such a buffer 113. In such a case, however, the circuit scale becomes large due to the PLL circuit. As a result, the cost of the circuit increases.

本発明は、上記の問題を鑑みてなされたものであり、段数の異なるクロックツリー回路をそれぞれ有するクロックドメインの１つへの電源電力供給を停止した場合における、電力消費をより少なくするクロック回路を得ることを目的とする。 The present invention has been made in view of the above problems, and provides a clock circuit that reduces power consumption when power supply to one of the clock domains having clock tree circuits having different numbers of stages is stopped. The purpose is to obtain.

上記の課題を解決するために、本発明では以下のようにした。 In order to solve the above problems, the present invention is configured as follows.

本発明に係るクロック回路は、第１クロックツリー回路を有する第１クロックドメインと、前記第１クロックツリー回路より段数の多い第２クロックツリー回路を有する第２クロックドメインと、前記第２クロックドメインに設けられた遅延回路と、前記第１クロックドメインに設けられた選択回路とを備える。そして、前記第２クロックツリー回路および前記遅延回路には、オリジナルクロック信号が入力され、前記選択回路は、前記第２クロックドメインへ電源電力が供給されているときには、前記遅延回路から出力されるクロック信号を選択して前記第１クロックツリー回路に入力し、前記第２クロックドメインへ電源電力が供給されていないときには、前記オリジナルクロック信号を選択して前記第１クロックツリー回路に入力する。 The clock circuit according to the present invention includes a first clock domain having a first clock tree circuit, a second clock domain having a second clock tree circuit having a higher number of stages than the first clock tree circuit, and the second clock domain. A delay circuit provided; and a selection circuit provided in the first clock domain. An original clock signal is input to the second clock tree circuit and the delay circuit, and the selection circuit outputs a clock output from the delay circuit when power is supplied to the second clock domain. A signal is selected and input to the first clock tree circuit. When power is not supplied to the second clock domain, the original clock signal is selected and input to the first clock tree circuit.

これにより、第２クロックドメインへの電源電力供給を停止した場合、遅延回路の動作が停止するので、段数の異なるクロックツリー回路をそれぞれ有するクロックドメインの１つへの電源電力供給を停止した場合における電力消費がより少なくなる。 As a result, when the power supply to the second clock domain is stopped, the operation of the delay circuit stops, so that the power supply to one of the clock domains each having a clock tree circuit having a different number of stages is stopped. Less power consumption.

また、本発明に係るクロック回路は、上記のクロック回路に加え、次のようにしてもよい。この場合、このクロック回路は、前記第１クロックドメインに設けられ前記第２クロックドメインへの電源電力の供給を制御する制御回路をさらに備える。そして、前記制御回路は、前記第２クロックドメインへの電源電力の供給の制御に対応して前記選択回路を制御し、前記遅延回路から出力されるクロック信号および前記オリジナルクロック信号の一方を選択させて前記第１クロックツリー回路に供給させる。 In addition to the clock circuit described above, the clock circuit according to the present invention may be configured as follows. In this case, the clock circuit further includes a control circuit that is provided in the first clock domain and controls supply of power supply power to the second clock domain. The control circuit controls the selection circuit in response to the control of the supply of power to the second clock domain, and selects one of the clock signal output from the delay circuit and the original clock signal. To the first clock tree circuit.

また、本発明に係るクロック回路は、上記のクロック回路に加え、次のようにしてもよい。この場合、前記制御回路は、前記第２クロックドメインへの電源電力の供給を停止するとき、前記選択回路に、前記第１クロックツリー回路に入力するクロック信号を、前記遅延回路からのクロック信号から、前記オリジナルクロック信号へ切り替えさせた後、前記第２クロックドメインへの電源電力の供給を停止する。 In addition to the clock circuit described above, the clock circuit according to the present invention may be configured as follows. In this case, when the control circuit stops the supply of power to the second clock domain, the control circuit receives the clock signal input to the first clock tree circuit from the clock signal from the delay circuit. Then, after switching to the original clock signal, the supply of power to the second clock domain is stopped.

また、本発明に係るクロック回路は、上記のクロック回路に加え、次のようにしてもよい。この場合、前記選択回路は、グリッチレスセレクターである。 In addition to the clock circuit described above, the clock circuit according to the present invention may be configured as follows. In this case, the selection circuit is a glitchless selector.

また、本発明に係るクロック回路は、上記のクロック回路に加え、次のようにしてもよい。この場合、前記第１クロックドメインおよび前記第２クロックドメインは、１つの集積回路内に存在する。 In addition to the clock circuit described above, the clock circuit according to the present invention may be configured as follows. In this case, the first clock domain and the second clock domain exist in one integrated circuit.

本発明によれば、段数の異なるクロックツリー回路をそれぞれ有するクロックドメインの１つへの電源電力供給を停止した場合における、電力消費をより少なくするクロック回路が得られる。 According to the present invention, it is possible to obtain a clock circuit that consumes less power when the supply of power to one of the clock domains having clock tree circuits having different numbers of stages is stopped.

図１は、本発明の実施の形態に係るクロック回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a clock circuit according to an embodiment of the present invention. 図２は、図１におけるクロックツリー回路の例を説明する回路図である。FIG. 2 is a circuit diagram illustrating an example of the clock tree circuit in FIG. 図３は、複数のクロックドメインにクロック信号を供給するクロック回路の一例を示すブロック図である。FIG. 3 is a block diagram illustrating an example of a clock circuit that supplies a clock signal to a plurality of clock domains.

以下、図に基づいて本発明の実施の形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態に係るクロック回路の構成を示すブロック図である。 FIG. 1 is a block diagram showing a configuration of a clock circuit according to an embodiment of the present invention.

図１に示すクロック回路は、第１クロックドメイン１へ供給されるオリジナルクロック信号に基づいて、第１クロックドメイン１および第２クロックドメイン２にクロック信号を供給する。この実施の形態では、第１クロックドメイン１および第２クロックドメイン２は、１つの集積回路内に存在する。 The clock circuit shown in FIG. 1 supplies a clock signal to the first clock domain 1 and the second clock domain 2 based on the original clock signal supplied to the first clock domain 1. In this embodiment, the first clock domain 1 and the second clock domain 2 exist in one integrated circuit.

第１クロックドメイン１にはクロックツリー回路１１が設けられており、クロックツリー回路１１により互いに遅延のない複数のクロック信号が論理回路１２に供給される。 A clock tree circuit 11 is provided in the first clock domain 1, and a plurality of clock signals without delay are supplied to the logic circuit 12 by the clock tree circuit 11.

また、第２クロックドメイン２にはクロックツリー回路２１が設けられており、クロックツリー回路２１により互いに遅延のない複数のクロック信号が論理回路２２に供給される。 The clock tree circuit 21 is provided in the second clock domain 2, and a plurality of clock signals without delay are supplied to the logic circuit 22 by the clock tree circuit 21.

図２は、図１におけるクロックツリー回路の例を説明する回路図である。このクロック回路では、クロックツリー回路２１の出力するクロック信号の数が、クロックツリー回路１１の出力するクロック信号の数より多いため、図２に示すように、第１クロックドメイン１のクロックツリー回路１１におけるドライバー段数Ｍより、第２クロックドメイン２のクロックツリー回路２１におけるドライバー段数Ｎが大きく、クロックツリー回路１１でのクロック信号の遅延よりクロックツリー回路２１でのクロック信号の遅延のほうが大きい。 FIG. 2 is a circuit diagram illustrating an example of the clock tree circuit in FIG. In this clock circuit, since the number of clock signals output from the clock tree circuit 21 is larger than the number of clock signals output from the clock tree circuit 11, the clock tree circuit 11 in the first clock domain 1 is shown in FIG. The driver stage number N in the clock tree circuit 21 of the second clock domain 2 is larger than the driver stage number M in FIG. 2, and the delay of the clock signal in the clock tree circuit 21 is larger than the delay of the clock signal in the clock tree circuit 11.

図１に戻り、第２クロックドメイン２には、遅延回路２３が設けられている。遅延回路２３は、クロックツリー回路２１でのクロック信号の遅延とクロックツリー回路１１でのクロック信号の遅延との差だけ、オリジナルクロック信号を遅延させる回路である。 Returning to FIG. 1, a delay circuit 23 is provided in the second clock domain 2. The delay circuit 23 is a circuit that delays the original clock signal by the difference between the delay of the clock signal in the clock tree circuit 21 and the delay of the clock signal in the clock tree circuit 11.

他方、第１クロックドメイン１には、選択回路１３および制御回路１４が設けられている。例えば、選択回路１３には、グリッチレスセレクターが使用される。 On the other hand, the first clock domain 1 is provided with a selection circuit 13 and a control circuit 14. For example, a glitchless selector is used for the selection circuit 13.

選択回路１３は、第２クロックドメイン２へ電源電力が供給されているときには、遅延回路２３から出力されるクロック信号を選択して第１クロックツリー回路１１に入力し、第２クロックドメイン２へ電源電力が供給されていないときには、オリジナルクロック信号を選択して第１クロックツリー回路１１に入力する。 When power is supplied to the second clock domain 2, the selection circuit 13 selects the clock signal output from the delay circuit 23 and inputs it to the first clock tree circuit 11, and supplies power to the second clock domain 2. When power is not supplied, the original clock signal is selected and input to the first clock tree circuit 11.

制御回路１４は、第２クロックドメイン２への電源電力の供給を制御する。また、制御回路１４は、第２クロックドメイン２への電源電力の供給の制御に対応して選択回路１３を制御し、遅延回路２３から出力されるクロック信号およびオリジナルクロック信号の一方を選択させて第１クロックツリー回路１１に供給させる。 The control circuit 14 controls the supply of power to the second clock domain 2. In addition, the control circuit 14 controls the selection circuit 13 in response to the control of the supply of power to the second clock domain 2 to select one of the clock signal output from the delay circuit 23 and the original clock signal. The first clock tree circuit 11 is supplied.

この実施の形態では、制御回路１４は、例えば当該クロック回路が内蔵されている電子機器の動作モードが通常モードから省電力モードへ移行する場合において、第２クロックドメイン２への電源電力の供給を停止するとき、選択回路１３に、第１クロックツリー回路１１に入力するクロック信号を、遅延回路２３からのクロック信号から、オリジナルクロック信号へ切り替えさせた後、第２クロックドメイン２への電源電力の供給を停止する。 In this embodiment, the control circuit 14 supplies power to the second clock domain 2 when, for example, the operation mode of the electronic device incorporating the clock circuit shifts from the normal mode to the power saving mode. When stopping, the selection circuit 13 switches the clock signal input to the first clock tree circuit 11 from the clock signal from the delay circuit 23 to the original clock signal, and then the power supply power to the second clock domain 2 is changed. Stop supplying.

次に、上記クロック回路の動作について説明する。 Next, the operation of the clock circuit will be described.

制御回路１４は、第２クロックドメイン２内の回路を動作させる場合、第２クロックドメイン２に電源電力を供給し、選択回路１３に、遅延回路２３から出力されるクロック信号（つまり、遅延されたオリジナルクロック信号）を、第１クロックツリー回路１１に供給させる。これにより、第１クロックツリー回路１１から出力されるクロック信号と、第２クロックツリー回路２１から出力されるクロック信号との間の遅延が解消される。 When the circuit in the second clock domain 2 is operated, the control circuit 14 supplies power to the second clock domain 2 and supplies a clock signal output from the delay circuit 23 to the selection circuit 13 (that is, delayed). The original clock signal) is supplied to the first clock tree circuit 11. As a result, the delay between the clock signal output from the first clock tree circuit 11 and the clock signal output from the second clock tree circuit 21 is eliminated.

一方、制御回路１４は、第２クロックドメイン２内の回路を動作させない場合、第２クロックドメイン２への電源電力の供給を停止し、選択回路１３に、オリジナルクロック信号を、第１クロックツリー回路１１に供給させる。これにより、第１クロックドメイン１が単独で動作する場合には、遅延回路２３での電力消費が発生せずに済む。 On the other hand, if the circuit in the second clock domain 2 is not operated, the control circuit 14 stops the supply of power to the second clock domain 2 and sends the original clock signal to the selection circuit 13 and the first clock tree circuit. 11 is supplied. Thus, when the first clock domain 1 operates alone, power consumption in the delay circuit 23 does not occur.

以上のように、上記実施の形態によれば、第２クロックドメイン２の第２クロックツリー回路２１が、第１クロックドメイン１の第１クロックツリー回路１１より段数が多い場合、選択回路１３は、第２クロックドメイン２へ電源電力が供給されているときには、遅延回路２３から出力されるクロック信号を選択して第１クロックツリー回路１１に入力し、第２クロックドメイン２へ電源電力が供給されていないときには、オリジナルクロック信号を選択して第１クロックツリー回路１１に入力する。 As described above, according to the above embodiment, when the second clock tree circuit 21 in the second clock domain 2 has more stages than the first clock tree circuit 11 in the first clock domain 1, the selection circuit 13 When the power supply power is supplied to the second clock domain 2, the clock signal output from the delay circuit 23 is selected and input to the first clock tree circuit 11, and the power supply power is supplied to the second clock domain 2. If not, the original clock signal is selected and input to the first clock tree circuit 11.

これにより、第２クロックドメイン２への電源電力供給を停止した場合、遅延回路２３の動作が停止するので、段数の異なるクロックツリー回路１１，２１をそれぞれ有するクロックドメイン１，２の１つへの電源電力供給を停止した場合における電力消費がより少なくなる。 As a result, when the supply of power to the second clock domain 2 is stopped, the operation of the delay circuit 23 stops, so that the clock tree circuits 11 and 21 having different numbers of stages are respectively supplied to one of the clock domains 1 and 2 When the power supply is stopped, power consumption is reduced.

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。 The above-described embodiments are preferred examples of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. is there.

例えば、上記実施の形態において、第２クロックドメイン２と同様のクロックドメインを複数設けるようにしてもよい。 For example, in the above embodiment, a plurality of clock domains similar to the second clock domain 2 may be provided.

本発明は、例えば、複数のクロックドメインを有する電子機器に適用可能である。 The present invention is applicable to an electronic device having a plurality of clock domains, for example.

１第１クロックドメイン
２第２クロックドメイン
１１第１クロックツリー回路
１３選択回路
１４制御回路
２１第２クロックツリー回路
２３遅延回路 DESCRIPTION OF SYMBOLS 1 1st clock domain 2 2nd clock domain 11 1st clock tree circuit 13 Selection circuit 14 Control circuit 21 2nd clock tree circuit 23 Delay circuit

Claims

第１クロックツリー回路を有する第１クロックドメインと、
前記第１クロックツリー回路より段数の多い第２クロックツリー回路を有する第２クロックドメインと、
前記第２クロックドメインに設けられた遅延回路と、
前記第１クロックドメインに設けられた選択回路とを備え、
前記第２クロックツリー回路および前記遅延回路には、オリジナルクロック信号が入力され、
前記選択回路は、前記第２クロックドメインへ電源電力が供給されているときには、前記遅延回路から出力されるクロック信号を選択して前記第１クロックツリー回路に入力し、前記第２クロックドメインへ電源電力が供給されていないときには、前記オリジナルクロック信号を選択して前記第１クロックツリー回路に入力すること、
を特徴とするクロック回路。 A first clock domain having a first clock tree circuit;
A second clock domain having a second clock tree circuit having more stages than the first clock tree circuit;
A delay circuit provided in the second clock domain;
A selection circuit provided in the first clock domain,
An original clock signal is input to the second clock tree circuit and the delay circuit,
When the power is supplied to the second clock domain, the selection circuit selects a clock signal output from the delay circuit and inputs it to the first clock tree circuit, and supplies power to the second clock domain. Selecting and inputting the original clock signal to the first clock tree circuit when power is not supplied;
A clock circuit characterized by the above.

前記第１クロックドメインに設けられ前記第２クロックドメインへの電源電力の供給を制御する制御回路をさらに備え、
前記制御回路は、前記第２クロックドメインへの電源電力の供給の制御に対応して前記選択回路を制御し、前記遅延回路から出力されるクロック信号および前記オリジナルクロック信号の一方を選択させて前記第１クロックツリー回路に供給させること、
を特徴とする請求項１記載のクロック回路。 A control circuit provided in the first clock domain for controlling supply of power to the second clock domain;
The control circuit controls the selection circuit in response to the control of the supply of power to the second clock domain, and selects one of the clock signal output from the delay circuit and the original clock signal. Feeding the first clock tree circuit;
The clock circuit according to claim 1.

前記制御回路は、前記第２クロックドメインへの電源電力の供給を停止するとき、前記選択回路に、前記第１クロックツリー回路に入力するクロック信号を、前記遅延回路からのクロック信号から、前記オリジナルクロック信号へ切り替えさせた後、前記第２クロックドメインへの電源電力の供給を停止することを特徴とする請求項２記載のクロック回路。 When the control circuit stops supplying power to the second clock domain, the control circuit receives a clock signal to be input to the first clock tree circuit from the clock signal from the delay circuit to the original circuit. 3. The clock circuit according to claim 2, wherein the supply of power to the second clock domain is stopped after switching to the clock signal.

前記選択回路は、グリッチレスセレクターであることを特徴とする請求項１から請求項３のうちのいずれか１項記載のクロック回路。 The clock circuit according to any one of claims 1 to 3 , wherein the selection circuit is a glitchless selector.

前記第１クロックドメインおよび前記第２クロックドメインは、１つの集積回路内に存在することを特徴とする請求項１から請求項４のうちのいずれか１項記載のクロック回路。 Wherein the first clock domain and the second clock domain, one clock circuit according to any one of claims 4 to be present in the integrated circuit claim 1, wherein the.