JP2004088434A

JP2004088434A - Clock generating circuit

Info

Publication number: JP2004088434A
Application number: JP2002246985A
Authority: JP
Inventors: Masaya Kitao; 北尾　雅哉
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2004-03-18
Anticipated expiration: 2022-08-27
Also published as: JP3989798B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock generating circuit capable of improving a yield by automatically readjusting the duty of an internal clock to improve an operational speed with respect to an LSI whose operational speed drops because of manufacturing irregularities. <P>SOLUTION: Internal clocks P1. CLK and P2. CLK which respond to the rise and fall of a clock ICLK are inputted to evaluation circuits 13 and 14. The evaluation circuits 13 and 14 compare an expected value with a logical value obtained when a pseudo internal circuit comprising a latch circuit and a logic circuit is synthesized with an internal clock to operate, and output evaluation results. A determination circuit 15 determines a duty at which a target LSI has a maximum operational speed on the basis of the evaluation results. A duty adjustment delay circuit 12 outputs a clock ICLK with which the duty of a reference clock REF. CLK is adjusted on the basis of determination results to a clock driver 2. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、クロック発生回路に関し、特に、基準クロックの立上りおよび立下りに同期して動作する内部回路に内部クロックを供給するクロック発生回路に関する。
【０００２】
【従来の技術】
外部クロックに同期して動作する半導体集積回路（ＬＳＩ）においては、一般に、ＬＳＩ内部にクロック発生回路を有し、外部クロックに同期した内部クロックをクロック発生回路にて生成し、ＬＳＩの内部回路は、この内部クロックを用いて制御される。
【０００３】
図６は、従来のクロック発生回路の一例の詳細を示す回路図である。
図６を参照して、クロック発生回路１００は、外部クロックを基準クロックＲＥＦ．ＣＬＫとして受け、そのデューティを調整したクロックＩＣＬＫを出力するクロックデューティ調整回路１と、クロックＩＣＬＫの立上りエッジと立下りエッジとのそれぞれに対応した第１の内部クロックＰ１．ＣＬＫおよび第２の内部クロックＰ２．ＣＬＫを出力するクロックドライバ２とを含む。
【０００４】
さらに、クロックドライバ２の出力する第１の内部クロックＰ１．ＣＬＫおよび第２の内部クロックＰ２．ＣＬＫは、内部回路５０に入力される。
【０００５】
なお、内部回路５０は、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して動作する複数個のラッチ回路３，４，５．．．（図示は省略）と、一のラッチ回路のＱ端子と他方のラッチ回路のＤ端子との間に接続されたロジック回路６，７，８．．．（図示は省略）とで構成される。
【０００６】
図６を参照して、クロックデューティ調整回路１は、２入力ＡＮＤ回路１０と複数のインバータで構成された遅延素子９とからなる。
【０００７】
２入力ＡＮＤ回路１０の第１の入力ノードには、ＬＳＩの動作タイミングを決める内部クロックの基準となる基準クロックＲＥＦ．ＣＬＫが入力される。一方、２入力ＡＮＤ回路１０の第２の入力ノードには、遅延素子９を介することによって一定時間遅延した基準クロックＲＥＦ．ＣＬＫが入力される。
【０００８】
ここで、基準クロックＲＥＦ．ＣＬＫは、図示しないＣＲ発振器等において発生されたパルス波形であり、一定の発振周期にて「Ｈ」（論理ハイ）レベルと「Ｌ」（論理ロー）レベルとの２つの電位の間での状態遷移を繰り返す信号である。なお、発振周期のうちパルスの電位が「Ｈ」レベルとなる期間の割合を示すデューティについては、基準クロックＲＥＦ．ＣＬＫは、通常５０％程度とされる。
【０００９】
この構成において、２入力ＡＮＤ回路１０の出力ノードからは、基準クロックＲＥＦ．ＣＬＫと遅延した基準クロックＲＥＦ．ＣＬＫとの論理積の演算結果がクロックＩＣＬＫとして出力される。
【００１０】
したがって、クロックＩＣＬＫは、基準クロックＲＥＦ．ＣＬＫとは発振周期が同じであるが、電位が「Ｈ」レベルとなる期間が短縮された信号に変換されることから、デューティは、基準クロックＲＥＦ．ＣＬＫに対して減少することとなる。
【００１１】
さらに、クロックドライバ２は、クロックデューティ調整回路１からデューティが調整されたクロックＩＣＬＫを受けると、クロックＩＣＬＫの立上りエッジに対応した第１の内部クロックＰ１．ＣＬＫを出力するとともに、第１の内部クロックＰ１．ＣＬＫをインバータを介して反転することにより、クロックＩＣＬＫの立下りエッジに対応した第２の内部クロックＰ２．ＣＬＫを出力する。
【００１２】
最後に、内部回路５０は、互いに相補の第１および第２の内部クロックのいずれか一方がそれぞれのラッチ回路に入力されると、このクロックに同期して所定の動作を実行する。
【００１３】
例えば、図６に示すように、ラッチ回路３および５のＴ端子には第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路４のＴ端子には第２の内部クロックＰ２．ＣＬＫが入力されると、ロジック回路６の出力データは、第１の内部クロックＰ１．ＣＬＫのタイミングでラッチ回路３にて保持されてロジック回路７に送出される。さらに、ロジック回路７の出力データは、第２の内部クロックＰ２．ＣＬＫのタイミングでラッチ回路４にて保持されてロジック回路８に送出されると、ロジック回路８の出力データは、第１の内部クロックＰ１．ＣＬＫのタイミングにてラッチ回路５に保持されることとなる。
【００１４】
これは、内部回路５０において、第１の内部クロックＰ１．ＣＬＫの立上りエッジと立下りエッジとに同期して一連のデータの授受が行なわれていることに等しい。
【００１５】
ここで、図６に示すようなラッチ回路とロジック回路とで構成される内部回路５０においては、一つのラッチ回路の出力信号は、該ラッチ回路の出口から別のラッチ回路の入力までの論理ゲートの数が最も大きいクリティカルパスを通ることによりディレイ時間が最大となる。
【００１６】
したがって、ディレイ時間は、内部クロックの立上りと立下りとのタイミングに上限を与えることとなり、このタイミングをクリティカルパスを通る信号のディレイ時間よりも短くすることはできない。
【００１７】
つまり、クリティカルパスがＬＳＩの最大動作速度を決めてしまうことから、内部クロックの立上りと立下りのタイミングを決めるデューティは、内部回路５０におけるクリティカルパスを考慮した設計が必要となる。
【００１８】
このため、図６の従来のクロックデューティ調整回路１においては、クロックの立上りと立下りとのタイミングを決めるデューティを、設計段階において遅延素子９を構成するインバータの数を最適化することによって予め調整しておき、調整された内部クロックにより対象となるＬＳＩにおける最大動作速度の実現を図ってきた。
【００１９】
【発明が解決しようとする課題】
しかしながら、ＬＳＩの製造上のばらつきにより、設計段階で調整したクロックデューティにて内部回路５０が必ずしも最高のスピードで動作することにはならない。
【００２０】
また、クリティカルパスによるディレイ時間がラッチ回路の動作タイミングに対して大幅にずれることによりＬＳＩの誤動作を引き起こす可能性も生じうる。
【００２１】
したがって、従来において、製造上のばらつきにより動作速度の低下したＬＳＩについては、”ＮＧ”（不良品）と判定して除外する以外に手段はなく、歩留まりの向上に歯止めをかけていた。
【００２２】
そこで、この発明の目的は、製造上のばらつきによって動作速度が低下したＬＳＩに対しては、内部クロックのデューティを自動的に調整して動作速度を向上させることによって、従来であれば不良品と判断されていたＬＳＩを救済し、歩留まりを改善することができるクロック発生回路を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の局面によれば、所定動作を実行する内部回路に対して、基準クロックの立上りと立下りとのそれぞれに対応した第１および第２の内部クロックを供給するクロック発生回路であって、基準クロックおよび第１および第２の内部クロックを受けて、基準クロックのデューティを、対象となる内部回路における動作速度が最大となるデューティに自動的に調整して出力するクロックデューティ自動調整回路と、クロックデューティ自動調整回路から出力されるクロックの立上りおよび立下りのそれぞれに応答した第１および第２の内部クロックを生成する内部クロック生成回路とを備える。
【００２４】
好ましくは、クロックデューティ自動調整回路は、第１および第２の内部クロックに応答して動作し、その動作状態を評価して評価結果に応じた信号を出力する評価回路と、評価結果出力信号に基づいて、基準クロックのデューティの調整量を判定し、判定結果に応じた信号を出力する判定回路と、判定結果出力信号に基づき、基準クロックのデューティを調整するデューティ調整遅延回路とを備える。
【００２５】
好ましくは、デューティ調整遅延回路は、基準クロックを所定の期間遅延して入力する第１の遅延素子と、基準クロックと第１の遅延素子を介して入力された基準クロックとの論理積を出力する第１の論理素子と、基準クロックを所定の期間遅延して入力する第２の遅延素子と、基準クロックと第２の遅延素子を介して入力された基準クロックとの論理和を出力する第２の論理素子とを含む。
【００２６】
好ましくは、デューティ調整遅延回路は、判定回路からの判定結果出力信号に基づき、第１および第２の論理素子の出力信号のいずれか一方を選択して出力するスイッチ手段をさらに含む。
【００２７】
好ましくは、評価回路は、第１の内部クロックに応答して動作したときの動作状態を評価する第１の評価回路と、第２の内部クロックに応答して動作したときの動作状態を評価する第２の評価回路とを備え、第１および第２の評価回路における評価結果出力信号を判定回路に入力する。
【００２８】
好ましくは、第１の評価回路は、第１の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、ラッチ回路とデータの授受を行なう論理回路とからなる第１の疑似内部回路を含む。第２の評価回路は、第２の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、ラッチ回路とデータの授受を行なう論理回路とからなる第２の疑似内部回路を含む。第１または第２の擬似内部回路を第１または第２の内部クロックを逓倍したクロックに同期して動作させて得られる出力信号を期待値とし、第１および第２の擬似内部回路を第１または第２の内部クロックに同期して動作させて得られる出力信号を論理値として、期待値と論理値との論理レベルが一致するか否かを評価して、評価結果に応じた信号を出力する。
【００２９】
好ましくは、第１および第２の評価回路は、第１および第２の内部クロックを逓倍して第１および第２の擬似内部回路に入力するためのクロック逓倍回路をさらに備える。
【００３０】
好ましくは、判定回路は、第１および第２の評価回路のいずれか一方から期待値と論理値との論理レベルが不一致であることを示す評価結果出力信号を受け、第１および第２の評価回路の他方から期待値と論理値との論理レベルが一致することを示す評価結果出力信号を受けると、デューティの調整量を判定して判定結果出力信号を出力する。デューティ調整遅延回路は、判定結果出力信号に基づき、スイッチ手段により第１および第２の論理素子の出力信号のいずれか一方を選択して出力する。
【００３１】
この発明によれば、製造上のばらつきによって動作速度が低下したＬＳＩに対しては、内部クロックのデューティを自動的に調整することにより、動作速度を向上させることができる。
【００３２】
さらに、この発明によれば、従来であれば動作速度が低いために不良品と判断されていたＬＳＩの一部を良品として救済できることから、歩留まりを改善することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３４】
図１は、発明の実施の形態のクロック発生回路の一例を詳細に示す回路図である。
【００３５】
図１を参照して、クロック発生回路１００は、基準クロックＲＥＦ．ＣＬＫのデューティの自動調整が可能なクロックデューティ自動調整回路１１と、調整されたクロックＩＣＬＫに応答して生成した内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫを内部回路５０に供給するクロックドライバ２とからなる。
【００３６】
クロックデューティ自動調整回路１１は、図６の従来のクロックデューティ調整回路１と同様に、基準クロックＲＥＦ．ＣＬＫを受けてそのデューティを調整したクロックＩＣＬＫをクロックドライバ２に出力する。
【００３７】
さらに、クロックドライバ２は、クロックＩＣＬＫの立上りエッジに応答した第１の内部クロックＰ１．ＣＬＫと、クロックＩＣＬＫの立下りエッジに応答し、第１の内部クロックＰ１．ＣＬＫに相補の第２の内部クロックＰ２．ＣＬＫとを内部回路５０に供給する。
【００３８】
さらに、内部回路５０は、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して所定の動作を実行するが、この動作は図６の従来のクロック発生回路において説明した動作と同様であるため、説明は繰り返さない。
【００３９】
図１を参照して、クロックデューティ自動調整回路１１は、デューティ調整遅延回路１２と、クロックドライバ２より出力された内部クロックで後述する擬似内部回路を動作させて動作状態を評価するための評価回路１３および１４と、評価回路１３および１４における評価結果を判定して判定結果に応じた信号をデューティ調整遅延回路１２に出力し、デューティの調整量を制御する判定回路１５とからなる。
【００４０】
図１の構成のクロックデューティ自動調整回路１１は、図６の従来のクロックデューティ調整回路１に対して、生成した内部クロックにおいて対象となる内部回路が正常に動作しているか否かを評価し、評価結果をデューティ調整遅延回路１２にフィードバックしてさらにデューティを調整する点において異なり、内部回路５０に、対象となるＬＳＩにおける最高動作速度をもたらすデューティに自動的に調整したクロックを供給することが可能となる。
【００４１】
この構成において、最初に、基準クロックＲＥＦ．ＣＬＫは、デューティ調整遅延回路１２およびクロックドライバ２を介することにより、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に入力されるとともに、クロックデューティ自動調整回路１１内の評価回路１３および１４のそれぞれに並行して入力される。
【００４２】
具体的には、クロックドライバ２においてクロックＩＣＬＫの立上りエッジに応答して生成された第１の内部クロックＰ１．ＣＬＫは評価回路１３に入力され、クロックＩＣＬＫの立下りに応答して生成された第２の内部クロックＰ２．ＣＬＫは、評価回路１４に入力される。
【００４３】
次に、評価回路１３は、後述するラッチ回路およびロジック回路で構成した擬似内部回路を含み、この擬似内部回路を第１の内部クロックＰ１．ＣＬＫに同期して動作させたときに得られる期待値と実測される論理値とを比較し、評価結果に応じた信号を出力する。
【００４４】
この評価は、第２の内部クロックＰ２．ＣＬＫについても同様に行なわれ、評価回路１４において並行して実行される。
【００４５】
判定回路１５は、第１の内部クロックＰ１．ＣＬＫにて動作した評価回路１３における評価結果と、第２の内部クロックＰ２．ＣＬＫにて動作した評価回路１４における評価結果とをそれぞれ入力信号Ｐ１およびＰ２として受けると、評価対象となったＬＳＩにおいて最高の動作速度を実現するデューティの調整量を判定し、判定結果に応じた出力信号Ｑ１およびＱ２をデューティ調整遅延回路１２に入力する。
【００４６】
最後に、デューティ調整遅延回路１２は、判定回路１５からの判定結果出力信号Ｑ１およびＱ２に基づいて基準クロックＲＥＦ．ＣＬＫのデューティを調整したクロックＩＣＬＫをクロックドライバ２に出力する。
【００４７】
したがって、内部回路は、対象となったＬＳＩにとって最適なデューティに調整された内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して動作することとなり、動作速度が向上される。
【００４８】
これにより、対象となったＬＳＩは、従来であれば動作速度が低いとして”ＮＧ”（不良品）と判定されていたところが”ＯＫ”（良品）と判定されることとなり、歩留まりを改善することが可能となる。
【００４９】
図２は、図１の評価回路１３の一例の詳細を示す回路図である。
なお、図１の評価回路１４については、評価回路１３と同一の構成であるため、説明は繰り返さない。
【００５０】
図２を参照して、評価回路１３は、第１の内部クロックＰ１．ＣＬＫのタイミングで動作したときの期待値を生成して出力する期待値生成回路１６と、第１の内部クロックＰ１．ＣＬＫに同期して動作したときに実測される論理値を出力するデータ測定回路１７と、期待値と論理値との間の一致比較結果を出力する２入力ＥＸＮＯＲ回路３５とを備える。
【００５１】
期待値生成回路１６は、第１の内部クロックＰ１．ＣＬＫの発振周期を２倍に逓倍するための逓倍回路１８と、クロックドライバ１９と、ラッチ回路２０，２１，２２およびロジック回路２３，２４，２５で構成される擬似内部回路とで構成される。
【００５２】
この構成において、第１の内部クロックＰ１．ＣＬＫは、逓倍回路１８において倍周期のクロックに逓倍され、クロックドライバ１９を介して擬似内部回路に入力される。図２に示すように、ラッチ回路２０および２２のＴ端子のそれぞれには、倍周期となった第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路２１のＴ端子には、クロックドライバ１９において反転された倍周期の第１の内部クロックＰ１．ＣＬＫが入力される。
【００５３】
したがって、期待値生成回路１６における擬似内部回路は、第１の内部クロックＰ１．ＣＬＫの２倍の発振周期を有するクロックの立上りエッジと立下りエッジとに応答して動作することとなり、ラッチ回路２２のＱ端子の出力データを期待値として２入力ＥＸＮＯＲ回路３５の第１の入力端子に入力する。
【００５４】
ここで、期待値は、第１の内部クロックＰ１．ＣＬＫの倍周期に相当するクロックを用いて生成される。これは、期待値を第１の内部クロックＰ１．ＣＬＫと同じ周期で生成するとすれば、擬似内部回路においてタイミング違反が生じうることから正確な期待値を得ることができないためであり、動作に余裕のある倍周期のクロックで動作させることにより期待値としての精度を高めたものである。
【００５５】
一方、データ測定回路１７は、クロックドライバ２６と、ラッチ回路２７，２８，２９，３０，３１およびロジック回路３２，３３，３４で構成される擬似内部回路とを備える。
【００５６】
この構成において、クロックドライバ２６を介して、第１の内部クロックＰ１．ＣＬＫおよび第１の内部クロックＰ１．ＣＬＫに相補のクロックが擬似内部回路に入力される。
【００５７】
ラッチ回路２７，２９，３１のそれぞれのＴ端子には、第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路２８，３０のそれぞれのＴ端子には、第１の内部クロックＰ１．ＣＬＫと相補のクロックが入力される。
【００５８】
したがって、データ測定回路１７の擬似内部回路は、第１の内部クロックＰ１．ＣＬＫの立上りエッジと立下りエッジとに応答して動作を行ない、ラッチ回路３１のＱ端子の出力データを論理値として２入力ＥＸＮＯＲ回路３５の第２の入力端子に入力する。
【００５９】
ここで、データ測定回路１７の擬似内部回路は、期待値生成回路１６の擬似内部回路に対して、ラッチ回路３０および３１を含む点において異なるが、これは、論理値の出力タイミングと、期待値生成回路１６より１周期分遅れて出力される期待値の出力タイミングとを一致させるために付加したものである。
【００６０】
最後に、２入力ＥＸＮＯＲ回路３５において、期待値と論理値との一致／不一致が判定されると、一致比較結果に応じた信号が出力ノードを介して図１の判定回路１５に入力信号Ｐ１として入力される。
【００６１】
一方、第２の内部クロックＰ２．ＣＬＫに同期して動作したときの動作状態の評価は、図１の評価回路１４において、図２の評価回路１３と同一の構成のもとで同一の手順で行なわれる。
【００６２】
したがって、第２の内部クロックＰ２．ＣＬＫが期待値生成回路１６とデータ測定回路１７とに入力されると、第２の内部クロックＰ２．ＣＬＫの倍周期のクロックに同期して擬似内部回路より出力される期待値と、第２の内部クロックＰ２．ＣＬＫに同期して出力される論理値との間での一致比較結果に応じた信号が図１の判定回路１５に入力信号Ｐ２として入力される。
【００６３】
ここで、一致比較結果の出力信号は、期待値と論理値との双方の論理レベルが一致する場合には論理レベル「１」を示し、不一致の場合には論理レベル「０」を示す信号である。
【００６４】
図３は、図２の判定回路１５における真理値表である。
図３を参照して、判定回路１５の入力信号Ｐ１は評価回路１３から出力される一致比較結果の出力信号に相当し、入力信号Ｐ２は評価回路１４から出力される一致比較結果の出力信号に相当する。
【００６５】
入力信号Ｐ１およびＰ２は、一致比較結果の出力信号に対応して、論理レベルが「０」と「１」との間で遷移する信号であり、評価回路１３および１４において期待値と論理値とが一致したときに論理レベルが「１」となり、一方、期待値と論理値とが不一致のときは、論理レベルが「０」となる。
【００６６】
判定回路１５は、入力信号Ｐ１およびＰ２を受けると、判定結果に応じた出力信号Ｑ１およびＱ２を出力する。
【００６７】
判定結果出力信号Ｑ１およびＱ２も、論理レベルが「０」と「１」との間で遷移する信号であり、入力信号Ｐ１およびＰ２がともに「０」であるとき、すなわち、評価回路１３および１４において期待値と論理値とが不一致の場合には、出力Ｑ１およびＱ２はともに「０」となる。なお、このとき、対象となったＬＳＩは”ＮＧ”（不良品）と判定される。
【００６８】
また、入力信号Ｐ１およびＰ２がともに「１」であるとき、すなわち評価回路１３および１４において期待値と論理値とが一致する場合には、出力信号Ｑ１およびＱ２はともに「０」となる。なお、対象となったＬＳＩは”ＯＫ”（良品）と判定される。
【００６９】
次に、入力信号Ｐ１が「１」であり、かつ入力信号Ｐ２が「０」であるとき、すなわち評価回路１３において期待値と論理値とが一致する一方で、評価回路１４において期待値と論理値とが不一致となる場合は、出力信号Ｑ１は「１」となり、出力信号Ｑ２は「０」となる。
【００７０】
このとき、第２の内部クロックＰ２．ＣＬＫの立上りと立下りとに同期して動作した評価回路１４においては、期待値と論理値とが不一致であることから、クリティカルパスによるディレイ時間がラッチ回路−ラッチ回路間におけるデータのやりとりのタイミングより長いために、データの授受のタイミングにずれが生じていると判断できる。
【００７１】
一方、第１の内部クロックＰ１．ＣＬＫの立上りと立下りとに同期して動作した評価回路１３においては、期待値と論理値とが一致することから、クリティカルパスによるディレイ時間に対してデータのやり取りのタイミングは十分に長い時間が確保されていると判断できる。
【００７２】
ここで、発振周期において、第１の内部クロックＰ１．ＣＬＫの立上りと立下りのタイミングに相当するＰ１．ＣＬＫがＨレベルとなる期間（以下、Ｐ１期間と称する。）を短縮する一方で、第２の内部クロックＰ２．ＣＬＫの立上りと立下りのタイミングに相当するＰ１．ＣＬＫがＬレベルとなる期間（以下、Ｐ２期間と称する。）を拡大すれば、評価回路１３および１４の双方においてラッチ回路間のデータのやりとりは正常に行なうことができると推測される。
【００７３】
そこで、判定回路１５においては、Ｐ２期間を拡大する（”Ｐ２ＵＰ”）と判定され、判定結果として論理レベル「０」の出力信号Ｑ１が出力されるとともに、論理レベル「１」の出力信号Ｑ２が出力される。
【００７４】
一方、入力信号Ｐ１が「０」であり、かつ入力信号Ｐ２が「１」であるとき、すなわち評価回路１４において期待値と論理値とが一致する一方で、評価回路１３において期待値と論理値とが不一致となる場合は、出力信号Ｑ１は「０」となり、出力信号Ｑ２は「１」となる。
【００７５】
この場合は、上記の評価結果とは正反対であって、第１の内部クロックＰ１．ＣＬＫの立上りおよび立下りに同期して動作した評価回路１３において、クリティカルパスに起因してラッチ回路−ラッチ回路間におけるデータの授受のタイミングにずれが生じている一方で、第２の内部クロックＰ２．ＣＬＫの立上りおよび立下りに同期して動作した評価回路１４においては、クリティカルパスによるディレイ時間に対してデータの授受のタイミングはより長い時間が確保されていると判断できる。
【００７６】
そこで、判定回路１５においては、Ｐ１期間を拡大する（”Ｐ１ＵＰ”）と判定され、判定結果として論理レベル「１」の出力信号Ｑ１が出力されるとともに、論理レベル「０」の出力信号Ｑ２が出力される。
【００７７】
続いて、後述するデューティ調整遅延回路１２において、”Ｐ１ＵＰ”および”Ｐ２ＵＰ”を表わす判定結果出力信号に応じてＰ１期間とＰ２期間との比が調整される。これにより、対象となるＬＳＩにとって最適なデューティに自動的に調整された内部クロックによって、内部回路５０は動作することから動作スピードを向上することが可能となる。
【００７８】
その結果、対象となるＬＳＩは正常動作を行なうことから、”ＯＫ”（良品）と判定されることとなり、従来であれば”ＮＧ”（不良品）と判定されていたＬＳＩを救済することができる。
【００７９】
図４は、図１のデューティ調整遅延回路１２の一例の詳細を示す回路図である。
【００８０】
図４を参照して、デューティ調整遅延回路１２は、入力ノードに並列に接続された２入力ＯＲ回路４０および２入力ＡＮＤ回路４１と、遅延素子４８および４９と、各論理回路の出力ノードとデューティ調整遅延回路１２の出力ノードとの間に接続されたトランスファーゲート４２，４３，４５，４６と、インバータ４４および４７とで構成される。
【００８１】
なお、遅延素子４８および４９は、複数のインバータからなり、２入力ＯＲ回路４０および２入力ＡＮＤ回路４１のそれぞれの第１の入力ノードに接続され、基準クロックＲＥＦ．ＣＬＫを遅延して入力する。
【００８２】
図４の構成において、２入力ＯＲ回路４０は、基準クロックＲＥＦ．ＣＬＫが遅延素子４８を介して第１の入力ノードに入力されるとともに、第２の入力ノードに直接に入力されると、２入力ＯＲ回路４０の出力ノードに２信号の論理和の演算結果を出力する。
【００８３】
２入力ＡＮＤ回路４１は、基準クロックＲＥＦ．ＣＬＫが遅延素子４９を介して第１の入力ノードに入力されるとともに、第２の入力ノードに直接入力されると、２入力ＡＮＤ回路４１の出力ノードに２信号の論理積の演算結果を出力する。
【００８４】
これにより、基準クロックＲＥＦ．ＣＬＫは、２入力ＯＲ回路４０によって、「Ｈ」レベルとなる期間が遅延素子４８で決まる遅延時間だけ拡大されることから、デューティが増加したクロックに変換される。
【００８５】
一方、基準クロックＲＥＦ．ＣＬＫは、２入力ＡＮＤ回路４１によって、「Ｈ」レベルとなる期間が遅延素子４９で決まる遅延時間だけ短縮されることから、デューティが減少したクロックに変換される。
【００８６】
さらに、２入力ＯＲ回路４０の出力ノードとノードＮＤとの間にはトランスファーゲート（ＴＧ）４２が接続され、判定結果の出力信号Ｑ１およびインバータ４４を介する出力信号Ｑ１の反転信号を受けて２入力ＯＲ回路４０の出力ノードとノードＮＤとを電気的に結合する。
【００８７】
トランスファーゲート４３は、２入力ＯＲ回路４０の入力ノードとノードＮＤとの間に接続され、判定結果の出力信号Ｑ１およびインバータ４４を介する出力信号Ｑ１の反転信号を受けて２入力ＯＲ回路４０の入力ノードとノードＮＤとを電気的に結合する。
【００８８】
一方、２入力ＡＮＤ回路４１の出力ノードとデューティ調整遅延回路１２の出力ノードとの間にはトランスファーゲート４５が接続され、判定結果出力信号Ｑ２およびインバータ４７を介する出力信号Ｑ２の反転信号を受けて２入力ＡＮＤ回路４１の出力ノードとデューティ調整遅延回路１２の出力ノードとを電気的に結合する。
【００８９】
トランスファーゲート４６は、ノードＮＤとデューティ調整遅延回路１２の出力ノードとの間に接続され、判定結果出力信号Ｑ２およびインバータ４７を介する出力信号Ｑ２の反転信号を受けてノードＮＤとデューティ調整遅延回路１２の出力ノードとを電気的に結合する。
【００９０】
ここで、トランスファーゲート４２および４３は、判定結果出力信号Ｑ１の論理レベルが「１」のときにＴＧ４２がオンされるとともにＴＧ４３はオフされ、２入力ＡＮＤ回路４０の出力信号がノードＮＤに伝達される。一方、出力信号Ｑ１の論理レベルが「０」のときは、ＴＧ４２がオフされるとともにＴＧ４３はオンされることとなり、デューティ調整遅延回路１２に入力された基準クロックはそのままノードＮＤに伝達される。
【００９１】
すなわち、ＴＧ４２とＴＧ４３とは、出力信号Ｑ１に応じて相補的にオンすることから、出力信号Ｑ１が「１」のときにデューティが増加した基準クロックＲＥＦ．ＣＬＫが選択されてノードＮＤに伝達され、出力信号Ｑ１が「０」のときには、基準クロックＲＥＦ．ＣＬＫがデューティを維持したままノードＮＤに伝達されることとなる。
【００９２】
同様にトランスファーゲート４５と４６とは、出力信号Ｑ２に応じて相補的にオンすることから、出力信号Ｑ２の論理レベルが「１」のときに２入力ＡＮＤ回路４１にてデューティが減少された基準クロックＲＥＦ．ＣＬＫが選択されてデューティ調整遅延回路１２の出力ノードに伝達され、出力信号Ｑ２が「０」のときは、ノードＮＤに伝達されたクロックが選択されてデューティ調整遅延回路１２の出力ノードに伝達されることとなる。
【００９３】
以上の動作を判定回路１５における判定結果に照らすと、以下のようにまとめることができる。
【００９４】
出力信号Ｑ１が「１」であり、かつ出力信号Ｑ２が「０」であるとき、すなわち判定状態が”Ｐ１ＵＰ”のときは、デューティ調整遅延回路１２からは、２入力ＯＲ回路４０を介してデューティが増加されたクロックＩＣＬＫが出力される。
【００９５】
一方、出力信号Ｑ２が「１」であり、かつ出力信号Ｑ１が「０」であるとき、すなわち判定結果が”Ｐ２ＵＰ”のときは、デューティ調整遅延回路１２からは、２入力ＡＮＤ回路４１を介してデューティが減少されたクロックＩＣＬＫが出力される。
【００９６】
なお、出力信号Ｑ１およびＱ２のいずれもが「０」であるとき、すなわち判定状態が”ＮＧ”または”ＯＫ”のときは、デューティ調整遅延回路１２からは、基準クロックＲＥＦ．ＣＬＫがデューティを維持したままクロックＩＣＬＫとして出力される。
【００９７】
最後に、以上の動作によりデューティが調整されたクロックＩＣＬＫは、図１のクロックドライバ２を介して、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に供給される。
【００９８】
図５は、この発明の実施の形態のクロック発生回路１００の動作を説明するための動作波形図である。
【００９９】
図５（ａ）に、クロック発生回路１００に入力される基準クロックＲＥＦ．ＣＬＫを示す。図５（ｂ），（ｃ），（ｄ）に、判定回路１５における各判定結果に基づき、図１のデューティ調整遅延回路１２において基準クロックＲＥＦ．ＣＬＫのデューティが調整されて出力されるクロックＩＣＬＫを示す。
【０１００】
図５（ａ）を参照して、基準クロックＲＥＦ．ＣＬＫは、Ｐ１期間とＰ２期間とが等しく、デューティが５０％のパルス波形である。
【０１０１】
図５（ａ）の基準クロックＲＥＦ．ＣＬＫは、デューティ調整遅延回路１２およびクロックドライバ２を介して、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に入力されるとともに、並行してクロックデューティ自動調整回路１１内の評価回路１３および１４に入力される。
【０１０２】
評価回路１３および１４において、擬似内部回路がデューティ５０％の内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫの立上りおよび立下りにそれぞれ応答して動作を行なうと、その動作状態が判定回路１５において判定され、判定結果に応じた信号がデューティ調整遅延回路１２に出力される。
【０１０３】
ここで、判定状態が”ＯＫ”（良品）である場合は、デューティ調整遅延回路１２からは、図５（ｂ）に示すように、基準クロックＲＥＦ．ＣＬＫのデューティを維持したクロックＩＣＬＫが出力され、対象となるＬＳＩの内部回路５０に供給される。
【０１０４】
一方、判定状態が”Ｐ１ＵＰ”である場合は、図４のデューティ調整遅延回路１２の各トランスファーゲートが制御され、図５（ｃ）に示すように、Ｐ１期間が遅延素子４８で決まる遅延時間だけ拡大されることによりデューティが増加したクロックＩＣＬＫが出力される。
【０１０５】
同様に、判定状態が”Ｐ２ＵＰ”である場合は、図５（ｄ）に示すように、Ｐ２期間が遅延素子４９で決まる遅延時間だけ拡大されることによりデューティが減少したクロックＩＣＬＫが出力される。
【０１０６】
なお、デューティの調整量は、図４の遅延素子４８および４９を構成するインバータの数の増減によって遅延時間を変えることにより調整可能である。
【０１０７】
また、今回の発明の実施の形態では、クロックデューティ自動調整回路を２つの評価回路１３および１４と、これらに制御される２つの論理素子４０および４１とで構成することによって、デューティを２段階に自動調整できる例を示したが、評価回路とこれに対応する論理素子を増やすことにより、さらに調整可能な段階の数を増やすことが可能となる。
【０１０８】
したがって、この発明の実施の形態のクロック発生回路によれば、対象となるＬＳＩには自己の動作状態に応じて最適化された内部クロックが供給されることから、動作速度を向上することができる。
【０１０９】
これにより、該ＬＳＩは、従来であれば動作速度が低いとして”ＮＧ”と判定されていたところが”ＯＫ”と判定されることとなり、歩留まりの改善が可能となる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
以上のように、この発明によれば、対象となるＬＳＩが、内部クロックの立上りと立下りとに同期して動作するときの動作状態をクロック発生回路にフィードバックさせることにより、製造上のばらつきによって動作速度が低下したＬＳＩに対しても、内部クロックを動作速度が最大となるデューティに自動的に調整して供給できることから、ＬＳＩの動作スピードを向上することができる。
【０１１２】
これにより、上記ＬＳＩは、従来であれば、動作速度が低いとして”ＮＧ”（不良品）と判定されていたところが、デューティを調整することで”ＯＫ”（良品）と判定されることから、歩留まりを改善することが可能となる。
【０１１３】
これは、判定回路において、２つの評価回路のいずれか一方において期待値と論理値とが一致していれば”ＮＧ”とせずに、デューティの調整量を制御する判定結果を出力することによって、２つの評価回路の双方において期待値と論理値とを一致させることができることによる。
【０１１４】
また、評価回路に擬似内部回路を設け、擬似内部回路のクリティカルパスを考慮した期待値と実測される論理値とを比較することにより、対象となるＬＳＩの動作状態を容易に把握できるとともに、検出した動作状態から最適なデューティの調整が可能となる。
【０１１５】
また、評価回路における期待値を、逓倍した内部クロックに応答して生成することにより、擬似内部回路に生じうるタイミング違反に影響されず、正確な期待値を得ることができる。
【０１１６】
さらに、デューティ調整遅延回路において、判定結果に基づき、基準クロックと遅延素子を介することにより遅延して入力された基準クロックとの論理積または論理和の演算結果のいずれか一方を内部クロックとして出力することから、内部クロックのデューティの自動調整を容易に行なうことができる。
【０１１７】
なお、デューティの調整量は、デューティ調整遅延回路における遅延素子を構成するインバータの段数の増減により変更することができる。
【図面の簡単な説明】
【図１】発明の実施の形態のクロック発生回路の一例を詳細に示す回路図である。
【図２】図１の評価回路１３の一例の詳細を示す回路図である。
【図３】図２の判定回路１５における真理値表である。
【図４】図１のデューティ調整遅延回路１２の一例の詳細を示す回路図である。
【図５】発明の実施の形態のクロック発生回路１００の動作を説明するための動作波形図である。
【図６】従来のクロック発生回路の一例の詳細を示す回路図である。
【符号の説明】
１　クロックデューティ調整回路、２　クロックドライバ、３，４，５　ラッチ回路、６，７，８　ロジック回路、９　遅延素子、１０　２入力ＡＮＤ回路、１１　クロックデューティ自動調整回路、１２　デューティ調整遅延回路、１３，１４　評価回路、１５　判定回路、１６　期待値生成回路、１７　データ測定回路、１８　逓倍回路、１９，２６　クロックドライバ、２０，２１，２２，２７，２８，２９，３０，３１　ラッチ回路、２３，２４，２５，３２，３３，３４　ロジック回路、３５　２入力ＥＸＮＯＲ回路、４０　２入力ＯＲ回路、４１２入力ＡＮＤ回路、４２，４３，４５，４６　トランスファーゲート、４４，４７　インバータ、４８，４９　遅延素子、５０　内部回路、１００　クロック発生回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock generation circuit, and more particularly to a clock generation circuit that supplies an internal clock to an internal circuit that operates in synchronization with the rise and fall of a reference clock.
[0002]
[Prior art]
2. Description of the Related Art A semiconductor integrated circuit (LSI) that operates in synchronization with an external clock generally has a clock generation circuit inside the LSI, and generates an internal clock synchronized with the external clock by the clock generation circuit. Is controlled using this internal clock.
[0003]
FIG. 6 is a circuit diagram showing details of an example of a conventional clock generation circuit.
Referring to FIG. 6, clock generation circuit 100 uses an external clock as reference clock REF. CLK, and outputs a clock ICLK having its duty adjusted, and a first internal clock P1... Corresponding to each of a rising edge and a falling edge of the clock ICLK. CLK and the second internal clock P2. And a clock driver 2 that outputs CLK.
[0004]
Further, the first internal clocks P1. CLK and the second internal clock P2. CLK is input to the internal circuit 50.
[0005]
Note that the internal circuit 50 has an internal clock P1. CLK and P2. CLK operating in synchronization with the plurality of latch circuits 3, 4, 5,. . . (Not shown) and logic circuits 6, 7, 8,... Connected between the Q terminal of one latch circuit and the D terminal of the other latch circuit. . . (Not shown).
[0006]
Referring to FIG. 6, clock duty adjustment circuit 1 includes a two-input AND circuit 10 and a delay element 9 composed of a plurality of inverters.
[0007]
A first input node of the two-input AND circuit 10 has a reference clock REF. Serving as a reference of an internal clock that determines the operation timing of the LSI. CLK is input. On the other hand, the second input node of the two-input AND circuit 10 has a reference clock REF. CLK is input.
[0008]
Here, the reference clock REF. CLK is a pulse waveform generated by a not-shown CR oscillator or the like, and is a state between two potentials of “H” (logic high) level and “L” (logic low) level at a constant oscillation cycle. This signal repeats transition. Note that the duty indicating the ratio of the period during which the potential of the pulse is at the “H” level in the oscillation cycle is determined by the reference clock REF. CLK is usually about 50%.
[0009]
In this configuration, a reference clock REF. CLK and the delayed reference clock REF. The result of the AND operation with CLK is output as clock ICLK.
[0010]
Therefore, clock ICLK is equal to reference clock REF. CLK has the same oscillation cycle as that of the reference clock REF.CLK, since the signal is converted into a signal in which the period during which the potential is at the “H” level is shortened. CLK.
[0011]
Further, when receiving the clock ICLK whose duty has been adjusted from the clock duty adjustment circuit 1, the clock driver 2 receives the first internal clock P1. CLK as well as the first internal clock P1. CLK through an inverter, so that the second internal clock P2. CLK is output.
[0012]
Finally, when one of the first and second internal clocks complementary to each other is input to each latch circuit, the internal circuit 50 executes a predetermined operation in synchronization with the clock.
[0013]
For example, as shown in FIG. 6, the first internal clocks P1. CLK is input, and the second internal clock P2. CLK, the output data of the logic circuit 6 becomes the first internal clock P1. At the timing of CLK, the data is held by the latch circuit 3 and sent to the logic circuit 7. Further, the output data of logic circuit 7 is supplied to second internal clock P2. When the data is held by the latch circuit 4 and sent to the logic circuit 8 at the timing of the CLK, the output data of the logic circuit 8 becomes the first internal clock P1. The data is held in the latch circuit 5 at the timing of CLK.
[0014]
This is because the first internal clocks P1. This is equivalent to transmitting and receiving a series of data in synchronization with the rising edge and the falling edge of CLK.
[0015]
Here, in the internal circuit 50 composed of a latch circuit and a logic circuit as shown in FIG. 6, an output signal of one latch circuit is a logic gate from an exit of the latch circuit to an input of another latch circuit. The delay time is maximized by passing through the critical path having the largest number.
[0016]
Therefore, the delay time gives an upper limit to the timing of the rise and fall of the internal clock, and this timing cannot be shorter than the delay time of the signal passing through the critical path.
[0017]
That is, since the critical path determines the maximum operating speed of the LSI, the duty that determines the timing of the rise and fall of the internal clock needs to be designed in consideration of the critical path in the internal circuit 50.
[0018]
For this reason, in the conventional clock duty adjustment circuit 1 of FIG. 6, the duty for determining the timing of the rising and falling of the clock is adjusted in advance by optimizing the number of inverters constituting the delay element 9 in the design stage. In addition, the maximum operating speed of the target LSI has been realized by the adjusted internal clock.
[0019]
[Problems to be solved by the invention]
However, due to variations in LSI manufacturing, the internal circuit 50 does not always operate at the highest speed with the clock duty adjusted at the design stage.
[0020]
Further, the delay time due to the critical path may significantly deviate from the operation timing of the latch circuit, which may cause a malfunction of the LSI.
[0021]
Therefore, conventionally, there is no means other than excluding the LSI whose operation speed has been reduced due to manufacturing variations as "NG" (defective product), and the improvement of the yield has been stopped.
[0022]
Therefore, an object of the present invention is to automatically adjust the duty of an internal clock to improve the operating speed of an LSI whose operating speed has been reduced due to manufacturing variations, thereby improving the operating speed. An object of the present invention is to provide a clock generation circuit that can rescue an LSI that has been judged and improve the yield.
[0023]
[Means for Solving the Problems]
According to an aspect of the present invention, there is provided a clock generation circuit that supplies a first and a second internal clock corresponding to a rising edge and a falling edge of a reference clock to an internal circuit executing a predetermined operation, A clock duty automatic adjustment circuit which receives a reference clock and first and second internal clocks, automatically adjusts a duty of the reference clock to a duty at which an operation speed in a target internal circuit is maximized, and outputs the duty; An internal clock generation circuit that generates first and second internal clocks that respond to rising and falling edges of the clock output from the automatic clock duty adjustment circuit, respectively.
[0024]
Preferably, the clock duty automatic adjustment circuit operates in response to the first and second internal clocks, evaluates an operation state thereof, and outputs a signal corresponding to the evaluation result. A determination circuit that determines an adjustment amount of the duty of the reference clock based on the determination result and outputs a signal corresponding to the determination result; and a duty adjustment delay circuit that adjusts the duty of the reference clock based on the determination result output signal.
[0025]
Preferably, the duty adjustment delay circuit outputs a logical product of a first delay element for inputting the reference clock delayed by a predetermined period, and a reference clock and the reference clock input via the first delay element. A first logic element, a second delay element for inputting the reference clock delayed for a predetermined period, and a second output for outputting a logical sum of the reference clock and the reference clock input via the second delay element Logic element.
[0026]
Preferably, the duty adjustment delay circuit further includes switch means for selecting and outputting one of the output signals of the first and second logic elements based on the determination result output signal from the determination circuit.
[0027]
Preferably, the evaluation circuit evaluates an operation state when operating in response to the first internal clock, and evaluates an operation state when operating in response to the second internal clock. A second evaluation circuit for inputting evaluation result output signals from the first and second evaluation circuits to a determination circuit.
[0028]
Preferably, the first evaluation circuit includes a latch circuit for fetching and holding data in response to rising and falling of the first internal clock, and a logic circuit for transmitting and receiving data to and from the latch circuit. 1 pseudo internal circuit. The second evaluation circuit is a second pseudo circuit including a latch circuit for taking in and holding data in response to the rise and fall of the second internal clock, and a logic circuit for exchanging data with the latch circuit. Including internal circuits. An output signal obtained by operating the first or second pseudo internal circuit in synchronization with a clock obtained by multiplying the first or second internal clock is set to an expected value, and the first and second pseudo internal circuits are set to the first and second pseudo internal circuits. Alternatively, an output signal obtained by operating in synchronization with the second internal clock is used as a logical value, and it is evaluated whether or not the logical level between the expected value and the logical value matches, and a signal corresponding to the evaluation result is output. I do.
[0029]
Preferably, the first and second evaluation circuits further include a clock multiplying circuit for multiplying the first and second internal clocks and inputting them to the first and second pseudo internal circuits.
[0030]
Preferably, the determination circuit receives an evaluation result output signal indicating that the logic level between the expected value and the logical value does not match from one of the first and second evaluation circuits, and When receiving an evaluation result output signal indicating that the logic level between the expected value and the logical value matches from the other side of the circuit, it determines the amount of duty adjustment and outputs a determination result output signal. The duty adjustment delay circuit selects and outputs one of the output signals of the first and second logic elements by the switch means based on the determination result output signal.
[0031]
According to the present invention, the operation speed of an LSI whose operation speed has decreased due to manufacturing variations can be improved by automatically adjusting the duty of the internal clock.
[0032]
Further, according to the present invention, since a part of the LSI which has been conventionally determined to be defective due to a low operation speed can be remedied as a non-defective product, the yield can be improved.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
[0034]
FIG. 1 is a circuit diagram showing an example of a clock generation circuit according to an embodiment of the present invention in detail.
[0035]
Referring to FIG. 1, clock generation circuit 100 includes a reference clock REF. CLK, which can automatically adjust the duty of the internal clock P1.CLK, and the internal clocks P1. CLK and P2. And a clock driver 2 for supplying CLK to the internal circuit 50.
[0036]
The clock duty automatic adjustment circuit 11 includes a reference clock REF. The clock ICLK having its duty adjusted in response to the clock CLK is output to the clock driver 2.
[0037]
Further, the clock driver 2 responds to the rising edge of the clock ICLK by using the first internal clock P1. CLK and the first internal clock P1. CLK, a second internal clock P2. CLK to the internal circuit 50.
[0038]
Further, the internal circuit 50 controls the internal clocks P1. CLK and P2. A predetermined operation is performed in synchronization with CLK, but since this operation is the same as the operation described in the conventional clock generation circuit of FIG. 6, description thereof will not be repeated.
[0039]
Referring to FIG. 1, an automatic clock duty adjustment circuit 11 includes a duty adjustment delay circuit 12 and an evaluation circuit for operating a pseudo internal circuit described later with an internal clock output from clock driver 2 to evaluate an operation state. 13 and 14, and a determination circuit 15 that determines the evaluation result in the evaluation circuits 13 and 14, outputs a signal corresponding to the determination result to the duty adjustment delay circuit 12, and controls the amount of duty adjustment.
[0040]
The clock duty automatic adjustment circuit 11 having the configuration of FIG. 1 evaluates whether or not the target internal circuit is operating normally in the generated internal clock with respect to the conventional clock duty adjustment circuit 1 of FIG. The difference is that the evaluation result is fed back to the duty adjustment delay circuit 12 to further adjust the duty, and it is possible to supply the internal circuit 50 with a clock that is automatically adjusted to the duty that provides the highest operating speed in the target LSI. It becomes.
[0041]
In this configuration, first, the reference clock REF. CLK passes through duty adjustment delay circuit 12 and clock driver 2 to generate internal clocks P1. CLK and P2. CLK is input to the internal circuit 50 and is input in parallel to each of the evaluation circuits 13 and 14 in the automatic clock duty adjustment circuit 11.
[0042]
Specifically, first internal clocks P1... Generated in clock driver 2 in response to a rising edge of clock ICLK. CLK is input to the evaluation circuit 13, and the second internal clock P2. CLK is input to the evaluation circuit 14.
[0043]
Next, the evaluation circuit 13 includes a pseudo internal circuit composed of a latch circuit and a logic circuit, which will be described later, and uses the pseudo internal circuit as the first internal clock P1. An expected value obtained when operating in synchronization with CLK is compared with an actually measured logical value, and a signal corresponding to the evaluation result is output.
[0044]
This evaluation is based on the second internal clock P2. CLK is similarly performed, and is executed in parallel in the evaluation circuit 14.
[0045]
The determination circuit 15 receives the first internal clock P1. CLK and the evaluation result of the second internal clock P2. When the evaluation result of the evaluation circuit 14 operated at the CLK is received as the input signals P1 and P2, the adjustment amount of the duty for realizing the highest operation speed in the LSI to be evaluated is determined, and according to the determination result. Output signals Q1 and Q2 are input to duty adjustment delay circuit 12.
[0046]
Finally, the duty adjustment delay circuit 12 outputs the reference clock REF. Based on the determination result output signals Q1 and Q2 from the determination circuit 15. The clock ICLK whose duty has been adjusted is output to the clock driver 2.
[0047]
Therefore, the internal circuit generates the internal clocks P1. CLK and P2. The operation is performed in synchronization with CLK, and the operation speed is improved.
[0048]
As a result, the target LSI is determined to be "NG" (defective) assuming that the operation speed was low in the past, but is determined to be "OK" (defective), thereby improving the yield. Becomes possible.
[0049]
FIG. 2 is a circuit diagram showing details of an example of the evaluation circuit 13 of FIG.
Note that evaluation circuit 14 in FIG. 1 has the same configuration as evaluation circuit 13, and thus description thereof will not be repeated.
[0050]
Referring to FIG. 2, evaluation circuit 13 includes first internal clocks P1. CLK and an expected value generating circuit 16 for generating and outputting an expected value when operating at the timing of the first internal clock P1. It includes a data measurement circuit 17 that outputs a logical value actually measured when operating in synchronization with CLK, and a two-input EXNOR circuit 35 that outputs a result of a match comparison between an expected value and a logical value.
[0051]
The expected value generation circuit 16 generates the first internal clock P1. It comprises a multiplying circuit 18 for multiplying the oscillation cycle of CLK by two times, a clock driver 19, and a pseudo internal circuit composed of latch circuits 20, 21, 22 and logic circuits 23, 24, 25.
[0052]
In this configuration, the first internal clocks P1. CLK is multiplied by a double cycle clock in a multiplication circuit 18 and input to a pseudo internal circuit via a clock driver 19. As shown in FIG. 2, each of the T terminals of the latch circuits 20 and 22 has the first internal clock P1. CLK is input to the T terminal of the latch circuit 21, and the first internal clock P1. CLK is input.
[0053]
Therefore, the pseudo internal circuit in the expected value generation circuit 16 generates the first internal clock P1. It operates in response to the rising edge and falling edge of a clock having an oscillation cycle twice as long as CLK, and the first input of the two-input EXNOR circuit 35 uses the output data of the Q terminal of the latch circuit 22 as an expected value. Input to the terminal.
[0054]
Here, the expected value is the first internal clock P1. It is generated using a clock corresponding to a double cycle of CLK. This means that the expected value is set to the first internal clock P1. If the clock is generated at the same cycle as CLK, an accurate expected value cannot be obtained because a timing violation may occur in the pseudo internal circuit. The accuracy of this is improved.
[0055]
On the other hand, the data measurement circuit 17 includes a clock driver 26 and a pseudo internal circuit including latch circuits 27, 28, 29, 30, 31 and logic circuits 32, 33, 34.
[0056]
In this configuration, the first internal clocks P1. CLK and the first internal clock P1. A clock complementary to CLK is input to the pseudo internal circuit.
[0057]
Each of the T terminals of the latch circuits 27, 29, 31 has a first internal clock P1. CLK is input, and the first internal clock P1. A clock complementary to CLK is input.
[0058]
Therefore, the pseudo internal circuit of the data measurement circuit 17 uses the first internal clocks P1. The operation is performed in response to the rising edge and the falling edge of CLK, and the output data of the Q terminal of the latch circuit 31 is input to the second input terminal of the two-input EXNOR circuit 35 as a logical value.
[0059]
Here, the pseudo internal circuit of the data measurement circuit 17 is different from the pseudo internal circuit of the expected value generation circuit 16 in that latch circuits 30 and 31 are included. This is added to match the output timing of the expected value output one cycle later than the generation circuit 16.
[0060]
Finally, when the two-input EXNOR circuit 35 determines that the expected value and the logical value match / mismatch, a signal corresponding to the result of the match comparison is output to the determination circuit 15 of FIG. 1 via the output node as the input signal P1. Is entered.
[0061]
On the other hand, the second internal clocks P2. The evaluation of the operation state when operating in synchronization with CLK is performed in the evaluation circuit 14 of FIG. 1 by the same procedure under the same configuration as the evaluation circuit 13 of FIG.
[0062]
Therefore, the second internal clock P2. CLK is input to the expected value generation circuit 16 and the data measurement circuit 17, the second internal clock P2. CLK and a second internal clock P2. A signal corresponding to the result of the comparison with the logical value output in synchronization with the CLK is input to the determination circuit 15 of FIG. 1 as the input signal P2.
[0063]
Here, the output signal of the match comparison result indicates a logic level “1” when the logic levels of both the expected value and the logic value match, and indicates a logic level “0” when they do not match. is there.
[0064]
FIG. 3 is a truth table in the determination circuit 15 of FIG.
Referring to FIG. 3, input signal P1 of determination circuit 15 corresponds to the output signal of the match comparison result output from evaluation circuit 13, and input signal P2 corresponds to the output signal of the match comparison result output from evaluation circuit 14. Equivalent to.
[0065]
The input signals P1 and P2 are signals whose logic level transitions between “0” and “1” in response to the output signal of the result of the match comparison. The logic level is "1" when the values match, while the logic level is "0" when the expected value and the logic value do not match.
[0066]
Upon receiving input signals P1 and P2, determination circuit 15 outputs output signals Q1 and Q2 according to the determination result.
[0067]
The determination result output signals Q1 and Q2 are also signals whose logic levels transition between “0” and “1”, and when the input signals P1 and P2 are both “0”, that is, the evaluation circuits 13 and 14 In the case where the expected value and the logical value do not coincide with each other, the outputs Q1 and Q2 both become "0". At this time, the target LSI is determined to be "NG" (defective).
[0068]
When input signals P1 and P2 are both "1", that is, when the expected values and the logical values match in evaluation circuits 13 and 14, both output signals Q1 and Q2 are "0". The target LSI is determined to be "OK" (non-defective).
[0069]
Next, when the input signal P1 is “1” and the input signal P2 is “0”, that is, while the expected value and the logical value match in the evaluation circuit 13, the expected value and the logical When the values do not match, the output signal Q1 becomes "1" and the output signal Q2 becomes "0".
[0070]
At this time, the second internal clock P2. In the evaluation circuit 14 which operates in synchronization with the rise and fall of CLK, since the expected value and the logical value do not match, the delay time due to the critical path is the timing of data exchange between the latch circuit and the latch circuit. Because it is longer, it can be determined that there is a shift in the data transfer timing.
[0071]
On the other hand, the first internal clocks P1. In the evaluation circuit 13 which operates in synchronization with the rise and fall of CLK, since the expected value and the logical value match, the timing of data exchange is sufficiently long with respect to the delay time due to the critical path. It can be determined that it has been secured.
[0072]
Here, in the oscillation cycle, the first internal clocks P1. CLK corresponding to the rising and falling timings of P1.CLK. CLK is at the H level (hereinafter, referred to as P1 period), while the second internal clock P2. CLK corresponding to the rising and falling timings of P1.CLK. If the period during which CLK is at the L level (hereinafter referred to as P2 period) is extended, it is assumed that data can be exchanged between the latch circuits in both of the evaluation circuits 13 and 14 normally.
[0073]
Therefore, the determination circuit 15 determines that the P2 period is to be extended (“P2UP”), outputs a logic level “0” output signal Q1 as a determination result, and outputs a logic level “1” output signal Q2. Is output.
[0074]
On the other hand, when the input signal P1 is “0” and the input signal P2 is “1”, that is, while the evaluation circuit 14 matches the expected value and the logical value, the evaluation circuit 13 Do not match, the output signal Q1 becomes "0" and the output signal Q2 becomes "1".
[0075]
In this case, the result is directly opposite to the above-described evaluation result, and the first internal clocks P1. In the evaluation circuit 13 operating in synchronization with the rise and fall of the CLK, while the timing of data transfer between the latch circuits is shifted due to the critical path, the second internal clock P2 . In the evaluation circuit 14 that operates in synchronization with the rise and fall of CLK, it can be determined that the data transfer timing is longer than the delay time due to the critical path.
[0076]
Therefore, the determination circuit 15 determines that the P1 period is to be expanded (“P1UP”), outputs a logic level “1” output signal Q1 as a determination result, and outputs a logic level “0” output signal Q2. Is output.
[0077]
Subsequently, in a duty adjustment delay circuit 12, which will be described later, the ratio between the P1 period and the P2 period is adjusted according to the determination result output signal representing “P1UP” and “P2UP”. As a result, the internal circuit 50 operates with the internal clock automatically adjusted to the optimum duty for the target LSI, so that the operation speed can be improved.
[0078]
As a result, the target LSI performs a normal operation, so that it is determined to be "OK" (non-defective), and it is possible to rescue the LSI which was conventionally determined to be "NG" (defective). it can.
[0079]
FIG. 4 is a circuit diagram showing details of an example of the duty adjustment delay circuit 12 of FIG.
[0080]
Referring to FIG. 4, duty adjustment delay circuit 12 includes a two-input OR circuit 40 and a two-input AND circuit 41 connected in parallel to an input node, delay elements 48 and 49, an output node of each logic circuit and a duty node. It is composed of transfer gates 42, 43, 45, 46 connected between the output node of the adjustment delay circuit 12 and inverters 44 and 47.
[0081]
Note that delay elements 48 and 49 are composed of a plurality of inverters, are connected to respective first input nodes of two-input OR circuit 40 and two-input AND circuit 41, and are connected to reference clock REF. CLK is delayed and input.
[0082]
In the configuration of FIG. 4, the two-input OR circuit 40 supplies the reference clock REF. When CLK is input to the first input node via the delay element 48 and is also directly input to the second input node, the output node of the two-input OR circuit 40 outputs the operation result of the logical sum of the two signals. Output.
[0083]
The two-input AND circuit 41 outputs the reference clock REF. When CLK is input to the first input node via the delay element 49 and is also directly input to the second input node, the logical product of the two signals is output to the output node of the two-input AND circuit 41. I do.
[0084]
Thereby, the reference clock REF. CLK is converted by the two-input OR circuit 40 into a clock with an increased duty because the period during which the signal is at the “H” level is extended by the delay time determined by the delay element 48.
[0085]
On the other hand, the reference clock REF. CLK is converted into a clock with reduced duty because the period during which the signal is at the “H” level is shortened by the delay time determined by the delay element 49 by the two-input AND circuit 41.
[0086]
Further, a transfer gate (TG) 42 is connected between the output node of the two-input OR circuit 40 and the node ND, and receives a determination result output signal Q1 and an inverted signal of the output signal Q1 via the inverter 44 to receive two inputs. The output node of OR circuit 40 and node ND are electrically coupled.
[0087]
Transfer gate 43 is connected between an input node of two-input OR circuit 40 and node ND, receives output signal Q1 of the determination result and an inverted signal of output signal Q1 via inverter 44, and receives an input of two-input OR circuit 40. Node and node ND are electrically coupled.
[0088]
On the other hand, a transfer gate 45 is connected between the output node of the two-input AND circuit 41 and the output node of the duty adjustment delay circuit 12, and receives the determination result output signal Q2 and the inverted signal of the output signal Q2 via the inverter 47. An output node of two-input AND circuit 41 and an output node of duty adjustment delay circuit 12 are electrically coupled.
[0089]
Transfer gate 46 is connected between node ND and an output node of duty adjustment delay circuit 12, and receives determination result output signal Q 2 and an inverted signal of output signal Q 2 via inverter 47, and receives node ND and duty adjustment delay circuit 12. Is electrically coupled to the output node.
[0090]
Here, transfer gates 42 and 43 turn on TG 42 and turn off TG 43 when the logic level of determination result output signal Q 1 is “1”, and the output signal of two-input AND circuit 40 is transmitted to node ND. You. On the other hand, when the logic level of the output signal Q1 is "0", the TG 42 is turned off and the TG 43 is turned on, and the reference clock input to the duty adjustment delay circuit 12 is transmitted to the node ND as it is.
[0091]
That is, TG42 and TG43 are turned on complementarily in response to output signal Q1, so that when output signal Q1 is "1", reference clock REF. CLK is selected and transmitted to node ND, and when output signal Q1 is "0", reference clock REF. CLK is transmitted to node ND while maintaining the duty.
[0092]
Similarly, transfer gates 45 and 46 are complementarily turned on in response to output signal Q2. Therefore, when the logic level of output signal Q2 is "1", the reference whose duty is reduced by 2-input AND circuit 41 is used. Clock REF. CLK is selected and transmitted to the output node of duty adjustment delay circuit 12, and when output signal Q2 is "0", the clock transmitted to node ND is selected and transmitted to the output node of duty adjustment delay circuit 12. The Rukoto.
[0093]
When the above operation is illuminated with the result of the determination in the determination circuit 15, the following operation can be summarized.
[0094]
When the output signal Q1 is “1” and the output signal Q2 is “0”, that is, when the determination state is “P1UP”, the duty adjustment delay circuit 12 outputs the duty cycle through the two-input OR circuit 40. Is output.
[0095]
On the other hand, when the output signal Q2 is “1” and the output signal Q1 is “0”, that is, when the determination result is “P2UP”, the duty adjustment delay circuit 12 sends the signal through the two-input AND circuit 41. Thus, a clock ICLK having a reduced duty is output.
[0096]
When both output signals Q1 and Q2 are “0”, that is, when the determination state is “NG” or “OK”, the duty adjustment delay circuit 12 outputs the reference clock REF. CLK is output as clock ICLK while maintaining the duty.
[0097]
Finally, the clock ICLK whose duty has been adjusted by the above operation is supplied to the internal clocks P1. CLK and P2. CLK is supplied to the internal circuit 50.
[0098]
FIG. 5 is an operation waveform diagram for explaining the operation of clock generation circuit 100 according to the embodiment of the present invention.
[0099]
FIG. 5A shows a reference clock REF. CLK. FIGS. 5B, 5C and 5D show that the duty adjustment delay circuit 12 shown in FIG. 5 shows a clock ICLK output after the duty of CLK is adjusted.
[0100]
Referring to FIG. 5A, reference clock REF. CLK is a pulse waveform in which the P1 period and the P2 period are equal and the duty is 50%.
[0101]
The reference clock REF. CLK is supplied to the internal clocks P1. CLK and P2. CLK is input to the internal circuit 50 and is also input to the evaluation circuits 13 and 14 in the automatic clock duty adjustment circuit 11 in parallel.
[0102]
In the evaluation circuits 13 and 14, the pseudo internal circuit generates the internal clock P1. CLK and P2. When the operation is performed in response to the rising and falling of CLK, respectively, the operation state is determined by determination circuit 15, and a signal corresponding to the determination result is output to duty adjustment delay circuit 12.
[0103]
Here, when the determination state is “OK” (good), the duty adjustment delay circuit 12 outputs the reference clock REF. As shown in FIG. The clock ICLK maintaining the duty of CLK is output and supplied to the internal circuit 50 of the target LSI.
[0104]
On the other hand, when the determination state is “P1UP”, each transfer gate of the duty adjustment delay circuit 12 of FIG. 4 is controlled, and the P1 period is set by the delay time determined by the delay element 48 as shown in FIG. The clock ICLK whose duty is increased by the enlargement is output.
[0105]
Similarly, when the determination state is “P2UP”, as shown in FIG. 5D, the clock ICLK having a reduced duty is output by extending the P2 period by the delay time determined by the delay element 49. .
[0106]
The duty adjustment amount can be adjusted by changing the delay time by increasing or decreasing the number of inverters constituting delay elements 48 and 49 in FIG.
[0107]
Further, in the embodiment of the present invention, the clock duty automatic adjustment circuit is constituted by the two evaluation circuits 13 and 14 and the two logic elements 40 and 41 controlled by them, so that the duty can be set in two stages. Although an example in which automatic adjustment can be performed has been described, the number of adjustable stages can be further increased by increasing the number of evaluation circuits and the corresponding logic elements.
[0108]
Therefore, according to the clock generation circuit of the embodiment of the present invention, the target LSI is supplied with the internal clock optimized according to its own operation state, so that the operation speed can be improved. .
[0109]
As a result, the LSI is determined to be "OK" instead of being conventionally determined to have a low operation speed as "NG", and the yield can be improved.
[0110]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0111]
【The invention's effect】
As described above, according to the present invention, the operating state when the target LSI operates in synchronization with the rising and falling edges of the internal clock is fed back to the clock generation circuit, so that variations in manufacturing can be achieved. Since the internal clock can be automatically adjusted and supplied to the duty at which the operation speed is maximized, the operation speed of the LSI can be improved even for the LSI whose operation speed has decreased.
[0112]
As a result, the LSI is determined to be “NG” (defective) assuming that the operation speed is low in the related art, but is determined to be “OK” (defective) by adjusting the duty. The yield can be improved.
[0113]
This is because, if the expected value and the logical value match in one of the two evaluation circuits, the judgment circuit outputs a judgment result for controlling the duty adjustment amount without outputting “NG”, This is because the expected value and the logical value can be matched in both of the two evaluation circuits.
[0114]
In addition, by providing a pseudo internal circuit in the evaluation circuit and comparing the expected value in consideration of the critical path of the pseudo internal circuit with the actually measured logical value, the operating state of the target LSI can be easily grasped and the detection can be performed. The optimum duty can be adjusted from the operating state thus set.
[0115]
Also, by generating the expected value in the evaluation circuit in response to the multiplied internal clock, an accurate expected value can be obtained without being affected by a timing violation that may occur in the pseudo internal circuit.
[0116]
Further, in the duty adjustment delay circuit, based on the determination result, either one of a logical product or a logical sum of the reference clock and the input reference clock delayed by passing through the delay element is output as an internal clock. Therefore, automatic adjustment of the duty of the internal clock can be easily performed.
[0117]
Note that the duty adjustment amount can be changed by increasing or decreasing the number of stages of the inverters constituting the delay element in the duty adjustment delay circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a clock generation circuit according to an embodiment of the present invention in detail;
FIG. 2 is a circuit diagram showing details of an example of an evaluation circuit 13 of FIG. 1;
FIG. 3 is a truth table in a determination circuit 15 of FIG. 2;
FIG. 4 is a circuit diagram showing details of an example of a duty adjustment delay circuit 12 of FIG. 1;
FIG. 5 is an operation waveform diagram for explaining an operation of the clock generation circuit 100 according to the embodiment of the present invention;
FIG. 6 is a circuit diagram showing details of an example of a conventional clock generation circuit.
[Explanation of symbols]
Reference Signs List 1 clock duty adjustment circuit, 2 clock driver, 3, 4, 5 latch circuit, 6, 7, 8 logic circuit, 9 delay element, 10 two-input AND circuit, 11 clock duty automatic adjustment circuit, 12 duty adjustment delay circuit, 13 , 14 evaluation circuit, 15 judgment circuit, 16 expected value generation circuit, 17 data measurement circuit, 18 multiplication circuit, 19, 26 clock driver, 20, 21, 22, 27, 28, 29, 30, 31, latch circuit, 23, 24, 25, 32, 33, 34 logic circuit, 35 2-input EXNOR circuit, 402 2-input OR circuit, 412-input AND circuit, 42, 43, 45, 46 transfer gate, 44, 47 inverter, 48, 49 delay element, 50 internal circuit, 100 clock generation circuit.

Claims

所定動作を実行する内部回路に対して、基準クロックの立上りと立下りとのそれぞれに対応した第１および第２の内部クロックを供給するクロック発生回路であって、
前記基準クロックおよび前記第１および第２の内部クロックを受けて、前記基準クロックのデューティを、対象となる前記内部回路における動作速度が最大となるデューティに自動的に調整して出力するクロックデューティ自動調整回路と、
前記クロックデューティ自動調整回路から出力されるクロックの立上りおよび立下りのそれぞれに応答した前記第１および第２の内部クロックを生成する内部クロック生成回路とを備えた、クロック発生回路。A clock generation circuit that supplies a first internal clock and a second internal clock corresponding to a rising edge and a falling edge of a reference clock to an internal circuit that executes a predetermined operation,
A clock duty automatic receiving the reference clock and the first and second internal clocks, automatically adjusting a duty of the reference clock to a duty at which an operation speed in the target internal circuit is maximized, and outputting the duty. An adjustment circuit;
An internal clock generation circuit that generates the first and second internal clocks in response to rising and falling edges of a clock output from the clock duty automatic adjustment circuit, respectively.

前記クロックデューティ自動調整回路は、
前記第１および第２の内部クロックに応答して動作し、その動作状態を評価して評価結果に応じた信号を出力する評価回路と、
前記評価結果出力信号に基づいて、前記基準クロックのデューティの調整量を判定し、判定結果に応じた信号を出力する判定回路と、
前記判定結果出力信号に基づき、前記基準クロックのデューティを調整するデューティ調整遅延回路とを備える、請求項１に記載のクロック発生回路。The clock duty automatic adjustment circuit,
An evaluation circuit that operates in response to the first and second internal clocks, evaluates its operation state, and outputs a signal corresponding to the evaluation result;
A determination circuit that determines an adjustment amount of the duty of the reference clock based on the evaluation result output signal, and outputs a signal corresponding to the determination result;
The clock generation circuit according to claim 1, further comprising a duty adjustment delay circuit that adjusts a duty of the reference clock based on the determination result output signal.

前記デューティ調整遅延回路は、
前記基準クロックを所定の期間遅延して入力する第１の遅延素子と、
前記基準クロックと前記第１の遅延素子を介して入力された前記基準クロックとの論理積を出力する第１の論理素子と、
前記基準クロックを所定の期間遅延して入力する第２の遅延素子と、
前記基準クロックと前記遅延素子を介して入力された前記基準クロックとの論理和を出力する第２の論理素子とを含む、請求項２に記載のクロック発生回路。The duty adjustment delay circuit,
A first delay element for inputting the reference clock with a delay for a predetermined period;
A first logic element that outputs a logical product of the reference clock and the reference clock input through the first delay element;
A second delay element for inputting the reference clock with a delay for a predetermined period;
3. The clock generation circuit according to claim 2, further comprising: a second logic element that outputs a logical sum of the reference clock and the reference clock input via the delay element.

前記デューティ調整遅延回路は、
前記判定回路からの判定結果出力信号に基づき、前記第１および第２の論理素子の出力信号のいずれか一方を選択して出力するスイッチ手段をさらに含む、請求項３に記載のクロック発生回路。The duty adjustment delay circuit,
4. The clock generation circuit according to claim 3, further comprising a switch unit that selects and outputs one of the output signals of the first and second logic elements based on a determination result output signal from the determination circuit.

前記評価回路は、
前記第１の内部クロックに応答して動作したときの動作状態を評価する第１の評価回路と、
前記第２の内部クロックに応答して動作したときの動作状態を評価する第２の評価回路とを備える、請求項２に記載のクロック発生回路。The evaluation circuit includes:
A first evaluation circuit for evaluating an operation state when operated in response to the first internal clock;
3. The clock generation circuit according to claim 2, further comprising: a second evaluation circuit that evaluates an operation state when operating in response to the second internal clock.

前記第１の評価回路は、
前記第１の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、前記ラッチ回路とデータの授受を行なう論理回路とからなる第１の疑似内部回路を含み、
前記第２の評価回路は、
前記第２の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、前記ラッチ回路とデータの授受を行なう論理回路とからなる第２の疑似内部回路を含み、
前記第１または第２の擬似内部回路を前記第１または第２の内部クロックを逓倍したクロックに同期して動作させて得られる出力信号を期待値とし、前記第１および第２の擬似内部回路を前記第１または第２の内部クロックに同期して動作させて得られる出力信号を論理値として、
前記期待値と前記論理値との論理レベルが一致するか否かを評価して、評価結果に応じた信号を出力する、請求項５に記載のクロック発生回路。The first evaluation circuit includes:
A first pseudo internal circuit including a latch circuit for fetching and holding data in response to rising and falling of the first internal clock, and a logic circuit for transmitting and receiving data to and from the latch circuit;
The second evaluation circuit includes:
A second pseudo internal circuit including a latch circuit for taking in and holding data in response to rising and falling of the second internal clock, and a logic circuit for transmitting and receiving data to and from the latch circuit;
An output signal obtained by operating the first or second pseudo internal circuit in synchronization with a clock obtained by multiplying the first or second internal clock, as an expected value; As the logical value of the output signal obtained by operating in synchronism with the first or second internal clock,
6. The clock generation circuit according to claim 5, wherein the clock generation circuit evaluates whether a logic level between the expected value and the logic value matches, and outputs a signal corresponding to the evaluation result.

前記第１および第２の評価回路は、
前記第１および第２の内部クロックを逓倍して前記第１および第２の擬似内部回路に入力するためのクロック逓倍回路をさらに備える、請求項６に記載のクロック発生回路。The first and second evaluation circuits include:
7. The clock generating circuit according to claim 6, further comprising a clock multiplying circuit for multiplying said first and second internal clocks and inputting them to said first and second pseudo internal circuits.

前記判定回路は、
前記第１および第２の評価回路のいずれか一方から前記期待値と前記論理値との論理レベルが不一致であることを示す前記評価結果出力信号を受け、前記第１および第２の評価回路の他方から前記期待値と前記論理値との論理レベルが一致することを示す前記評価結果出力信号を受けると、デューティの調整量を判定して前記判定結果出力信号を出力し、
前記デューティ調整遅延回路は、前記判定結果出力信号に基づき、前記スイッチ手段により前記第１および第２の論理素子の出力信号のいずれか一方を選択して出力する、請求項２、５または６に記載のクロック発生回路。The determination circuit includes:
Receiving, from one of the first and second evaluation circuits, the evaluation result output signal indicating that the logical level between the expected value and the logical value does not match; When receiving the evaluation result output signal indicating that the logical level of the expected value matches the logical value of the logical value from the other side, determines the adjustment amount of the duty and outputs the determination result output signal,
7. The duty adjustment delay circuit according to claim 2, 5 or 6, wherein the switch means selects and outputs one of the output signals of the first and second logic elements based on the determination result output signal. A clock generation circuit as described.