KR20030003340A - DLL for reducing layout area and current comsumption - Google Patents
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Abstract
Description
본 발명은 반도체 회로중 지연고정루프(Delay Locked Loop, DLL)에 관한 것이다. 잘알려진 바와 같이, 지연고정루프는 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위하여 사용되는 일종의 클럭 복원 회로로서, SDRAM(synchronous dynamic random memory), DDR SDRAM(double data rate synchronous dynamic random memory)과 같은 메모리나 시스템 IC에 널리 적용되고 있다.The present invention relates to a delay locked loop (DLL) in a semiconductor circuit. As is well known, a delay lock loop is a type of clock recovery circuit that is used to accurately synchronize the phase of an on-chip clock with an off-chip clock, and includes synchronous dynamic random memory (SDRAM) and double data rate synchronous dynamic random memory (DDR SDRAM). It is widely applied to memory and system ICs.
통상적으로, 동기 반도체 장치는 고속의 동작을 수행하기 위해 외부로 부터 공급되는 시스템 클럭을 수신하여 칩 내부에서 필요로 하는 클럭을 생성하는 버퍼를 채용하고 있다. 이러한 버퍼의 채용에 의해, 상기 버퍼의 출력을 수신하게 되는 칩내의 각 디바이스는 위상차가 필연적으로 생긴다. 이러한 위상차로 인하여, 외부 클럭의 인가시 칩 내부의 동작은 항상 상기 위상차 만큼 늦게 동작하게 된다. 따라서, 지연고정루프가 외부로부터 공급되는 클럭과 동일한 출력의 위상을 가지는 내부 클럭을 생성하는 역활을 하게 된다.In general, a synchronous semiconductor device employs a buffer that receives a system clock supplied from the outside to generate a clock required inside a chip in order to perform a high speed operation. By employing such a buffer, a phase difference inevitably occurs in each device in the chip that receives the output of the buffer. Due to this phase difference, the operation inside the chip always operates as late as the phase difference when the external clock is applied. Therefore, the delay locked loop serves to generate an internal clock having the same output phase as the clock supplied from the outside.
이하, 첨부된 도면을 참고하여 종래 기술의 지연고정루프에 관하여 설명하면 다음과 같다.Hereinafter, a delay lock loop according to the related art will be described with reference to the accompanying drawings.
도1에 도시된 바와 같이, 9개의 기본 블록으로 구성되어 있으며, 구체적으로 보면, 외부 클럭이 입력되는 클럭 버퍼(10)와, 클럭버퍼(10)의 출력을 입력으로 하는 제1지연 라인(11)과, 제1지연 라인(11)의 출력을 입력으로 하는 클럭 드라이버(13)와, 클럭 드라이버(13)의 출력에 동기된 데이터 출력을 하는 출력단(17)과, 클럭 버퍼(10)의 출력을 분주해서 제2지연 라인(delay line)(12)과 위상 비교기(15)로 출력하는 클럭 디바이더(clock divider)(18)와, 클럭디바이더(18)의 출력을 받아서 지연시키는 제2지연 라인(12)과, 제2지연 라인(12)의 출력을 입력으로 받아서 지연시간을 모니터하는 지연 모델(delay model)(14)과, 지연 모델(14)의 출력과 클럭 디바이더(18)출력을 입력 받아서 위상을 비교하는 위상 비교기(phase comparator)(15)와, 위상 비교기(15)의 출력을 받아서 그 출력으로 제1지연 라인(11)과 제2지연 라인(12)을 제어하는 시프트 제어기(shift controller)(16)로 구성되어 있다.As shown in FIG. 1, it is composed of nine basic blocks. Specifically, the first delay line 11 having the clock buffer 10 to which an external clock is input and the output of the clock buffer 10 are input. ), A clock driver 13 for inputting the output of the first delay line 11, an output terminal 17 for outputting data in synchronization with the output of the clock driver 13, and an output of the clock buffer 10 Is divided into a clock divider 18 for outputting the second delay line 12 and the phase comparator 15, and a second delay line for receiving and delaying the output of the clock divider 18. 12), a delay model 14 for monitoring the delay time by receiving the output of the second delay line 12, the output of the delay model 14 and the output of the clock divider 18 are received. A phase comparator 15 for comparing phases and an output of the phase comparator 15 and receiving a first output It is composed of a soft line 11 and the second delay line shift controller (shift controller) (16) for controlling (12).
이하 도1을 참조하여 동작을 설명하면, 외부에서 입력된 클럭은 클럭 버퍼(10)에서 버퍼링되어, 클럭 디바이더(18)에서 분주되어 제2지연 라인(12)에 입력되어 지연 클럭을 생성하고, 지연 모델(14)에서 그 지연 시간이 모니터링 된다. 통상 지연 모델(14)은 클럭 버퍼(10)와 클럭 드라이버(13)와 출력단(17)등 지연경로의 지연시간을 모델링해서 설계된다.Hereinafter, referring to FIG. 1, an externally input clock is buffered in a clock buffer 10, divided by a clock divider 18, and input to a second delay line 12 to generate a delayed clock. In delay model 14 the delay time is monitored. In general, the delay model 14 is designed by modeling delay times of delay paths such as the clock buffer 10, the clock driver 13, and the output terminal 17.
또한, 상기 지연 모델(14)에서 출력된 신호와 클럭 디바이더(18)의 출력된 신호가 위상 비교기(15)에 입력되고, 비교 결과가 시프트 제어기(16)로 입력되어 제1지연 라인(11)과 제2지연 라인(12)을 제어하고, 시프트 제어기(16)의 제어를 받은 신호가 제1지연 라인(11)에서 클럭 드라이버(13)로 입력되고, 최종적으로 출력단(17)에서 클럭 드라이버(13)의 출력에 동기되어 데이터을 출력하게 된다.In addition, the signal output from the delay model 14 and the signal output from the clock divider 18 are input to the phase comparator 15, and the comparison result is input to the shift controller 16 so that the first delay line 11 is input. And the second delay line 12, the signal controlled by the shift controller 16 is input to the clock driver 13 from the first delay line 11, and finally the clock driver ( The data is output in synchronization with the output of step 13).
상기와 같은 지연고정루프는, 지연고정루프 클럭을 생성하기 위해서 상당히 많은 소자를 거쳐서 동작이 되고 이로 인해서 많은 전류를 소모하게 된다. 또한 지연고정루프을 구성하는 회로도에서 지연 라인(11, 12)이 차지하는 레이아웃 면적이 상당한 부분을 차지하게 된다. 예를 들어 만약 100MHz 클럭을 생각해 보면, 주기는10ns이고, 100ps 정도의 지터(jitter)를 고려하여 지연 라인(11, 12)의 단위 지연으로 100ps 정도의 단위 지연 소자를 사용한다면 지연 라인(11, 12)은 100개 이상의 단위 지연 소자로 구성되기 때문에 레이 아웃 면적과 소비전류가 상당히 크게 된다.Such a delay locked loop is operated through a considerable number of devices to generate a delay locked loop clock, which consumes a lot of current. In addition, the layout area occupied by the delay lines 11 and 12 occupies a considerable portion in the circuit diagram constituting the delay lock loop. For example, if you consider a 100MHz clock, the period is 10ns, and if you use a unit delay element of about 100ps as a unit delay of the delay lines 11 and 12 in consideration of jitter of about 100ps, the delay line 11, 12) consists of more than 100 unit delay elements, which greatly increases the layout area and current consumption.
본 발명은, 레이 아웃 면적을 줄이고 전류소모가 줄면서도, 고주파에서도 충분히 동작이 되는 지연고정루프를 제공함을 그 목적으로 한다.It is an object of the present invention to provide a delayed fixed loop that is sufficiently operated at high frequencies while reducing layout area and reducing current consumption.
도1은 종래의 지연고정루프 블럭 구성도.1 is a block diagram of a conventional delayed fixed loop block.
도2는 본 발명에 따른 지연고정루프 블럭 구성도.2 is a block diagram of a delay locked loop according to the present invention;
도3은 본 발명에 따른 동작 타이밍도.3 is an operation timing diagram according to the present invention.
※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing
20 : 클럭 버퍼21 : 지연 라인20: clock buffer 21: delay line
22 : 클럭 드라이버23 : 출력단22: clock driver 23: output terminal
24 : 시프트 제어기25 : 위상 비교기24 shift controller 25 phase comparator
26 : 지연 모델27, 28 : 클럭 디바이더26: delay model 27, 28: clock divider
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는, 외부 클럭을 입력 받아 내부 클럭을 생성하기 위한 클럭 버퍼; 상기 외부 클럭과의 동기화를 위하여 내부 클럭을 지연 시키기 위한 지연 라인; 상기 지연 라인의 출력을 입력받아서 출력단으로 출력하는 클럭 드라이버; 상기 클럭 드라이버 신호에 동기되어 데이터를 출력하는 출력단; 상기 클럭 드라이버의 출력을 입력받아서 지연 시간을 모니터링하는 지연 모델; 상기 지연 모델의 출력과 클럭 버퍼 출력의 위상을 비교하기 위한 위상 비교기; 상기 위상 비교기의 출력에 따라 지연 라인의 지연 시간을 제어하기 위한 시프트 제어기를 포함하는 것을 특징으로 한다.In order to achieve the above object, the delay locked loop of the present invention includes a clock buffer for generating an internal clock by receiving an external clock; A delay line for delaying an internal clock for synchronization with the external clock; A clock driver which receives the output of the delay line and outputs the output to the output terminal; An output stage configured to output data in synchronization with the clock driver signal; A delay model for monitoring a delay time by receiving an output of the clock driver; A phase comparator for comparing a phase of an output of the delay model and a clock buffer output; And a shift controller for controlling the delay time of the delay line according to the output of the phase comparator.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
본 발명의 구성은 도2와 같다. 9개의 기본 블럭으로 구성되어 있으며, 구체적으로 보면, 외부클럭을 입력 받아서 신호(inclk)를 발생시키는 클럭 버퍼(20)를 구비하고, 신호(inclk)를 입력 받아 지연을 시킨 다음 클럭 드라이버(22)로 내보내는 지연 라인(21), 지연 라인의 출력을 출력단(23)에 내보내는 클럭 드라이버(22)와, 클럭 드라이버(22)의 신호를 입력받아서 상기 신호에 동기되어 데이터를 내보내는 출력단(23)을 구비하고 있다.The configuration of the present invention is shown in FIG. It is composed of nine basic blocks. Specifically, the clock buffer 20 which receives an external clock and generates a signal inc, generates a delay after receiving a signal inclk, and then clock driver 22. A delay line 21 for outputting the delay line 21, a clock driver 22 for outputting the output of the delay line to the output terminal 23, and an output terminal 23 for receiving a signal from the clock driver 22 and outputting data in synchronization with the signal. Doing.
한편, 클럭 버퍼(20)의 입력을 받아서 클럭을 분주하여 신호(clk1)로 바꾸어위상 비교기로 출력하는 클럭 디바이더(28)와, 클럭 드라이버(22)의 신호(inclkb)를 피드백해서 분주한 신호(inclkc)로 바꾸어 지연 모델(26)로 출력하는 클럭 디바이더(27)와, 클럭 디바이더(27)의 출력을 입력받아서 통상의 지연 시간을 모니터 해서 신호(clk2)를 발생시키는 지연 모델(26)과, 신호(clk1)과 신호(clk2)의 위상을 비교해서 결과를 출력하는 위상 비교기(25)와, 위상 비교기(25)의 출력으로 지연 라인(21)을 제어하는 시프트 제어기(24)를 구비하고 있다.On the other hand, the clock divider 28 which receives the input of the clock buffer 20 and divides the clock into a signal clk1 and outputs it to the phase comparator and the signal divided by feeding back the signal inclkb of the clock driver 22 a clock divider 27 which is converted to inclkc) and output to the delay model 26, a delay model 26 that receives the output of the clock divider 27 and monitors a normal delay time to generate a signal clk2, A phase comparator 25 for comparing the phase of the signal clk1 and the signal clk2 and outputting a result, and a shift controller 24 for controlling the delay line 21 by the output of the phase comparator 25. .
클럭 디바이더(27, 28)는 고주파 동작을 위한 것이므로 저주파 동작을 위한 지연고정루프의 경우는 클럭 디바이더(27, 28)를 빼더라도 문제가 없다. 또한 여기서 클럭 디바이더(27)는 지연 모델(26)과 위치를 바꾸어서 구성하여도 된다. 지연 모델(24)은 클럭 버퍼(10)와 클럭 드라이버(13)와 출력단(17)등 지연 경로의 지연시간을 모델링해서 설계된다.Since the clock dividers 27 and 28 are for high frequency operation, there is no problem in the case of the delay locked loop for low frequency operation even if the clock dividers 27 and 28 are removed. In addition, the clock divider 27 may be comprised by changing the position with the delay model 26 here. The delay model 24 is designed by modeling the delay time of the delay path such as the clock buffer 10, the clock driver 13, and the output terminal 17.
도3은 동작 타이밍도로서, 도3을 참조하여 설명하면, 도면의 ①, ②부분에서 보면 신호(clk1)가 신호(clk2)보다 라이징(rising) 위상이 느리다. 그러면 도3의 ①부분일 때 지연이 생길 것이다. 도3의 ③부분일 때를 보면 신호(clk1)가 신호(clk2)의 라이징(rising)에서 위상이 같고, 같아진 위상의 클럭을 출력단에서 입력받아서 동기된 데이터를 출력하게 된다.3 is an operation timing diagram, which will be described with reference to FIG. 3, in which the signal clk1 has a rising phase slower than that of the signal clk2 when viewed in the sections 1 and 2 of the drawing. Then there will be a delay in the ① part of FIG. 3, the signal clk1 has the same phase at the rising of the signal clk2, and outputs synchronized data by receiving a clock having the same phase at the output terminal.
종래 발명과의 차이는 반복 지연 라인(replica delay line, 도1의 제2지연 라인)이 필요 없는 것이다. 지연 라인(21)이 최소한으로 가감할 수 있는 정도를 1스텝이라 정의하고, 최대한 만들 수 있는 지연을 최대지연이라 정의하면, 지연고정루프의 지연라인(21) 크기가 지연고정루프의 동작 범위를 결정하게 되는데, 통상 지연고정루프의 성능을 좋게 하기 위하여 1스텝의 크기를 줄이고, 최대지연을 늘리게 된다. 지연고정루프의 성능 향상을 위해 최대지연을 늘리게 되면, 지연라인의 레이아웃 면적이 크게 증가하게 되고 전류량 또한 증가하게 된다.The difference from the conventional invention is that a repeat delay line (second delay line of FIG. 1) is not required. If the delay line 21 is defined as one step to the minimum, and the maximum delay can be defined as the maximum possible delay, the size of the delay line 21 of the delay lock loop defines the operating range of the delay lock loop. In order to improve the performance of the delay locked loop, the size of one step is reduced and the maximum delay is increased. When the maximum delay is increased to improve the performance of the delay locked loop, the layout area of the delay line is greatly increased and the amount of current is also increased.
그러므로 지연라인을 하나 생략함으로 레이 아웃 면적과 전류가 상당부분 줄어 든다. 또한 출력 클럭 신호(inclkb)를 바로 피드백 함으로써 지연 모델를 모델링하기 용이 해서, 옵셋(offset)이 될 수 있는 지터를 줄일 수 있다.Therefore, eliminating one delay line significantly reduces the layout area and current. In addition, by directly feeding back the output clock signal (inclkb), it is easy to model a delay model, thereby reducing jitter that may be offset.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
본 발명에 따르면, 지연고정루프를 만드는데 있어서, 지연 라인 하나를 없이 구성함으로써, 레이아웃 면적과 기존보다 전류 소모가 줄어 들며, 클럭 드라이버의 출력을 바로 피드백 함으로서 지연 모델를 쉽게 조절하여 옵셋 지터를 줄일 수 있는 지연고정루프를 만들 수 있다.According to the present invention, in the delay lock loop, by configuring one delay line, current consumption is reduced compared to the conventional layout area, and the delay model can be easily adjusted by directly feeding back the clock driver output to reduce offset jitter. A delay locked loop can be created.
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