JP2001084053A - Electromagnetic interference suppression circuit and method and method for designing digital circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress radiated electromagnetic interference(EMI) in a digital circuit. SOLUTION: In the EMI suppression circuit, two-phase clock signals ϕ1, ϕ2 whose phases are mutually inverted are outputted from a clock generator 18. A delay circuit 24 generates plural delayed clock signals ϕ1-1 to ϕ2-3 by delaying respective clock signals ϕ1, ϕ2 and supplies these delayed clock signals ϕ1-1 to ϕ2-3 to respective circuit blocks 10 to 16 to driven them. Since a delayed clock signal of different delay time is inputted to each block, simultaneous switching can be reduced and the peak value of the EMI can be also reduced. Since plural delayed clock signals can be used, a circuit can be easily designed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は電磁雑音抑制回路及
び方法、特に回路ブロックへのクロック信号の供給タイ
ミング調整による電磁雑音の抑制に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an electromagnetic noise suppressing circuit and method, and more particularly, to suppressing electromagnetic noise by adjusting the timing of supplying a clock signal to a circuit block.

【０００２】[0002]

【従来の技術】近年、電子機器の放射電磁雑音（ＥＭ
Ｉ）対策が重要視されている。その背景には、ＬＳＩチ
ップの動作周波数の高速化がある。すなわち、クロック
周波数が数十ＭＨｚになると、その高調波の周波数がＦ
Ｍラジオ放送の送信周波数と重なってしまうため、例え
ば車載の電装機器にＬＳＩチップを組み込んだ場合に
は、ＥＭＩがＦＭラジオの受信品質に影響を与えてしま
うことになる。そこで、従来より、種々の方法でＥＭＩ
を抑制することが提案されている。2. Description of the Related Art In recent years, radiated electromagnetic noise (EM)
I) Measures are considered important. Behind this is an increase in the operating frequency of LSI chips. That is, when the clock frequency becomes several tens of MHz, the frequency of the harmonic becomes F
Since the transmission frequency overlaps with the transmission frequency of the M radio broadcast, for example, when an LSI chip is incorporated in an in-vehicle electronic device, the EMI affects the reception quality of the FM radio. Therefore, conventionally, EMI is performed by various methods.
It has been proposed to suppress.

【０００３】図９には、ＥＭＩ対策を行っていないデジ
タル回路の構成が示されている。複数の回路ブロック１
０、１２、１４、１６が設けられ、それぞれのブロック
にクロック発生器１８からのクロック信号が供給され
る。図１０には、各ブロックに供給されるクロック信号
の波形が示されている。各ブロックでは、入力されたク
ロック信号に基づいてデータを処理する。すなわち、ク
ロック信号の立ち上がりでデータをラッチして所定の処
理を開始し、次のクロックの立ち上がりまでに処理を終
了してデータや制御信号を次段のブロックに供給する。
このように、あるクロック信号で複数の回路ブロックを
同時に動作させると、電流が回路内を同時に流れるため
ＥＭＩが増大してしまう。FIG. 9 shows a configuration of a digital circuit in which no EMI measures are taken. Multiple circuit blocks 1
0, 12, 14, and 16 are provided, and a clock signal from a clock generator 18 is supplied to each block. FIG. 10 shows the waveform of the clock signal supplied to each block. Each block processes data based on the input clock signal. That is, data is latched at the rise of the clock signal to start a predetermined process, and the process is completed by the next rise of the clock to supply data and control signals to the next block.
As described above, when a plurality of circuit blocks are simultaneously operated by a certain clock signal, EMI increases because current flows simultaneously in the circuit.

【０００４】そこで、従来より、以下のようなＥＭＩ抑
制手法が提案されている。第１に、デジタル回路のブロ
ック毎に、立ち上がり位置を時間的にずらせたクロック
信号を入力して動作させてブロック間の同時スイッチン
グを減らす方法である。Therefore, the following EMI suppression techniques have been proposed. First, there is a method of reducing the simultaneous switching between blocks by inputting and operating a clock signal whose rising position is temporally shifted for each block of the digital circuit.

【０００５】図１１及び図１２には、この第１の方法に
おけるデジタル回路の構成及びクロック信号のタイミン
グチャートが示されている。クロック発生器１８からの
クロック信号は遅延器２０に供給され、遅延時間が互い
に異なる複数のクロック信号ＣＬ１、ＣＬ２、ＣＬ３を
生成する。ＣＬ１を基準とすると、ＣＬ２はＣＬ１より
も所定時間ｔだけ遅延させ、ＣＬ３はＣＬ２よりもさら
に所定時間ｔだけ遅延させる。但し、ＣＬ３の立ち下が
り時間がＣＬ１の立ち上がり時間以後となることはな
く、すなわち遅延時間はクロック信号の半周期より小さ
く設定される。そして、このように遅延されたクロック
信号がブロック１０〜１６に供給される。すなわち、ブ
ロック１０にはＣＬ１が供給され、ブロック１２にはＣ
Ｌ２が供給され、ブロック１４にはＣＬ３が供給され、
ブロック１６にはＣＬ１が供給される。各ブロックは入
力クロック信号の立ち上がりで処理を開始するから、立
ち上がり時間の分散により回路に同時に流れる電流量が
減少し、ＥＭＩのピーク値を減少させることができる。FIGS. 11 and 12 show the configuration of a digital circuit and a timing chart of a clock signal in the first method. The clock signal from the clock generator 18 is supplied to the delay unit 20 to generate a plurality of clock signals CL1, CL2, CL3 having different delay times. Based on CL1, CL2 is delayed from CL1 by a predetermined time t, and CL3 is further delayed from CL2 by a predetermined time t. However, the falling time of CL3 does not become later than the rising time of CL1, that is, the delay time is set to be smaller than a half cycle of the clock signal. Then, the clock signal thus delayed is supplied to the blocks 10 to 16. That is, CL1 is supplied to the block 10, and C12 is supplied to the block 12.
L2 is supplied, block 14 is supplied with CL3,
Block 16 is supplied with CL1. Since each block starts processing at the rise of the input clock signal, the amount of current flowing through the circuit at the same time decreases due to the dispersion of the rise time, and the peak value of EMI can be reduced.

【０００６】第２に、クロック信号を周波数変調（クロ
ックディザリング）し、クロック信号の時間間隔を分散
することで、高調波のＥＭＩのピークを分散する方法で
ある。A second method is to modulate the frequency of the clock signal (clock dithering) and disperse the time interval of the clock signal, thereby dispersing the EMI peak of the harmonic.

【０００７】図１３及び図１４には、この第２の方法に
おけるデジタル回路の構成及びクロック信号のタイミン
グチャートが示されている。クロック発生器１８からの
クロック信号は周波数変調器２２に供給され、周波数変
調されて各ブロック１０〜１６に供給される。図１４に
示されるように、一定の周波数ではなく、周波数を分散
させることで、各ブロックの同時スイッチングのタイミ
ングが分散され、高調波を分散できる。FIGS. 13 and 14 show the configuration of the digital circuit and the timing chart of the clock signal in the second method. The clock signal from the clock generator 18 is supplied to the frequency modulator 22, frequency-modulated, and supplied to each of the blocks 10 to 16. As shown in FIG. 14, by dispersing the frequency instead of the constant frequency, the timing of simultaneous switching of each block is dispersed, and the harmonics can be dispersed.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、上記第
１の方法では、回路設計に大きな制限を加える問題があ
る。すなわち、ブロック毎に立ち上がり位置（立ち下が
りも）のずれたクロック信号が入力され、データのラッ
チ、処理の開始に使用されているため、遅い立ち上がり
タイミングのクロック信号（例えばＣＬ２）で駆動して
いるブロックの処理結果を、早い立ち上がりクロック信
号（例えばＣＬ１）で駆動しているブロックに入力する
場合、前のブロックでの処理に許容される時間は、クロ
ック信号のサイクルよりも短くなってしまう（図１２に
おいて許容時間Δｔ１＜サイクルΔＴ）。特に、立ち上
がりから立ち下がりまでは通常の時間（ΔＴ／２）であ
るのに、立ち下がりから次のブロックのクロック信号の
立ち上がりまでの時間（図１２におけるΔｔ２）が短く
なってしまう。また、早いクロック信号（例えばＣＬ
１）で駆動しているブロックから遅いクロック信号（例
えばＣＬ２）で駆動しているブロックへ処理結果を渡す
場合には、前ブロックの処理が早く終わり次ブロックに
出力した後、次ブロックのクロック信号が立ち上がって
渡されたデータ等をラッチし処理を開始する前に、前ブ
ロックのクロック信号が立ち上がって処理を開始してし
まう。前ブロックの処理があまりに早く終わると、次ブ
ロックでデータ等をラッチする前にデータ等を書き換え
てしまうことになり好ましくない。このような不都合を
回避するように、回路設計、具体的には回路ブロックの
分割やクロックの分配を行うのは非常に困難であり、結
果として、余裕のある回路設計を行うことができず、ク
ロック周波数も高速化できない問題がある。However, the above-mentioned first method has a problem that a great limitation is imposed on circuit design. That is, a clock signal whose rising position (also falling) is shifted for each block is input and used for latching data and starting processing, so that it is driven by a clock signal (for example, CL2) having a late rising timing. When the processing result of a block is input to a block driven by a fast rising clock signal (for example, CL1), the time allowed for processing in the previous block is shorter than the cycle of the clock signal (see FIG. 12, the allowable time Δt1 <cycle ΔT). In particular, the normal time (ΔT / 2) from the rise to the fall, but the time from the fall to the rise of the clock signal of the next block (Δt2 in FIG. 12) becomes short. Also, an early clock signal (for example, CL
When the processing result is passed from the block driven in 1) to the block driven by the slow clock signal (for example, CL2), the processing of the previous block ends early and is output to the next block, and then the clock signal of the next block is output. The clock signal of the previous block rises and the processing is started before the rising edge rises to latch the passed data and the like and start the processing. If the processing of the previous block ends too early, the data and the like are rewritten before the data and the like are latched in the next block, which is not preferable. In order to avoid such inconvenience, it is very difficult to design a circuit, specifically, to divide a circuit block and distribute a clock, and as a result, it is not possible to design a circuit with a margin, There is a problem that the clock frequency cannot be increased.

【０００９】また、上記第２の方法では、各ブロックに
は同一のクロック信号が入力され、各ブロックが同期し
て動作しているが、そのクロック周波数が常に変動して
いるため各ブロックの処理に許される時間は一定ではな
いことになる。このため、各ブロックは、変動するクロ
ック周波数の最も短いクロック間隔（最も高い周波数）
で処理を終えるように設計する必要がある。その回路で
可能な最も高い周波数を周波数変調された最も高い周波
数に合わせる結果、その回路の平均動作周波数がより低
い周波数となってしまい、回路本来の性能を発揮するこ
とができなくなる。In the second method, the same clock signal is input to each block, and the blocks operate synchronously. However, since the clock frequency is constantly changing, the processing of each block is performed. The time allowed for a job will not be constant. Therefore, each block has the shortest clock interval (highest frequency) of the fluctuating clock frequency.
It is necessary to design so as to finish the processing. As a result of matching the highest frequency possible in the circuit with the highest frequency-modulated frequency, the average operating frequency of the circuit becomes lower, and the circuit cannot perform its original performance.

【００１０】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、クロックの分配を
容易化でき、かつ、高速処理も可能とするＥＭＩ抑制回
路及び方法並びにこのような回路を容易に得ることがで
きる回路設計方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to provide an EMI suppression circuit and method capable of facilitating clock distribution and performing high-speed processing. It is an object of the present invention to provide a circuit design method capable of easily obtaining a circuit.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、電磁雑音を抑制する回路であって、位相
が互いに反転した第１クロック信号及び第２クロック信
号を生成する手段と、前記第１クロック信号及び第２ク
ロック信号それぞれに対し、時間的に遅延させた遅延ク
ロック信号を生成する手段とを有し、前記遅延クロック
信号を用いて回路を動作させることを特徴とする。In order to achieve the above object, the present invention provides a circuit for suppressing electromagnetic noise, comprising means for generating a first clock signal and a second clock signal whose phases are inverted from each other. Means for generating a delayed clock signal that is time-delayed with respect to each of the first clock signal and the second clock signal, and operates the circuit using the delayed clock signal.

【００１２】また、前記回路は複数の回路ブロックを有
し、前記複数の回路ブロックのそれぞれには、前記第１
クロック信号の遅延クロック信号と前記第２クロック信
号の遅延クロック信号を入力して動作させることを特徴
とする。The circuit has a plurality of circuit blocks, and each of the plurality of circuit blocks has the first circuit block.
A delay clock signal of a clock signal and a delay clock signal of the second clock signal are input and operated.

【００１３】前記複数の回路ブロックの少なくとも２つ
以上は、入力される前記第１クロック信号の遅延クロッ
ク信号の遅延時間が互いに異なることが好適である。It is preferable that at least two or more of the plurality of circuit blocks have different delay times of the input delayed clock signal of the first clock signal.

【００１４】また、前記複数の回路ブロックの少なくと
も２つ以上は、入力される前記第２クロック信号の遅延
クロック信号の遅延時間が互いに異なることが好適であ
る。It is preferable that at least two or more of the plurality of circuit blocks have different delay times of the input delayed clock signal of the second clock signal.

【００１５】また、本発明は、デジタル回路の電磁雑音
を抑制する方法であって、位相が互いに反転した第１ク
ロック信号及び第２クロック信号を生成し、前記第１ク
ロック信号及び第２クロック信号それぞれに対し、時間
的に遅延させた１又は複数の遅延クロック信号を生成
し、前記第１クロック信号の遅延クロック信号と前記第
２クロック信号の遅延クロック信号を動作クロック信号
として用いることを特徴とする。The present invention also relates to a method for suppressing electromagnetic noise in a digital circuit, comprising the steps of generating a first clock signal and a second clock signal whose phases are inverted from each other, wherein the first clock signal and the second clock signal are generated. For each, one or a plurality of delayed clock signals delayed in time are generated, and the delayed clock signal of the first clock signal and the delayed clock signal of the second clock signal are used as operation clock signals. I do.

【００１６】ここで、前記第１クロック信号の遅延クロ
ック信号及び前記第２クロック信号の遅延クロック信号
には複数の遅延時間が存在し、前記動作クロック信号と
して、前記第１クロック信号の互いに遅延時間が異なる
遅延クロック信号と、前記第２クロック信号の互いに遅
延時間が異なる遅延クロック信号を用いることが好適で
ある。Here, the delay clock signal of the first clock signal and the delay clock signal of the second clock signal have a plurality of delay times, and as the operation clock signal, the delay times of the first clock signal are different from each other. It is preferable to use a delayed clock signal having a different delay clock signal and a delayed clock signal having a different delay time from the second clock signal.

【００１７】また、本発明は、デジタル回路設計方法も
提供する。本方法では、位相が互いに反転した第１クロ
ック信号及び第２クロック信号を生成し、前記第１クロ
ック信号及び第２クロック信号それぞれに対し、時間的
に遅延させた１又は複数の遅延クロック信号を生成し、
前記第１クロック信号の遅延クロック信号と前記第２ク
ロック信号の遅延クロック信号を動作クロック信号とし
て用いて回路を設計することを特徴とする。The present invention also provides a digital circuit design method. In the method, a first clock signal and a second clock signal whose phases are inverted with respect to each other are generated, and one or a plurality of time-delayed clock signals delayed with respect to each of the first clock signal and the second clock signal are generated. Generate
A circuit is designed using a delayed clock signal of the first clock signal and a delayed clock signal of the second clock signal as an operation clock signal.

【００１８】ここで、前記第１クロック信号の遅延クロ
ック信号及び前記第２クロック信号の遅延クロック信号
には複数の遅延時間が存在し、前記動作クロック信号と
して、前記第１クロック信号の互いに遅延時間が異なる
遅延クロック信号と、前記第２クロック信号の互いに遅
延時間が異なる遅延クロック信号を順次用いることで回
路の最適化を図ることが好適である。Here, the delayed clock signal of the first clock signal and the delayed clock signal of the second clock signal have a plurality of delay times, and the operating clock signal is a delay time of the first clock signal. It is preferable to optimize the circuit by sequentially using a delayed clock signal having a different delay clock signal and a delayed clock signal having a different delay time from the second clock signal.

【００１９】本発明においては、従来のように単相クロ
ック信号の時間遅延や周波数変調を用いるのではなく、
互いに位相が反転した２相クロック信号を用い、２相ク
ロック信号をそれぞれ時間遅延させた遅延クロック信号
群を用いて回路を動作させる。２相クロック信号（第１
クロック信号と第２クロック信号）を用いた場合、一般
に第１クロック信号でデータのラッチや処理の開始を行
い、第２クロック信号で同期を確立する等して処理をさ
らに進める。第１クロックの立ち上がりで開始した処理
は、基本的に第２クロックの立ち上がり迄に完了してい
ればよいので、その間にクロック幅を縮小して種々の遅
延時間を有する遅延クロック信号を動作クロック信号と
して用いることができる。複数の回路ブロックがデジタ
ル回路に存在する場合には、互いに遅延時間の異なる遅
延クロック信号を用いることで、単相における時間遅延
によるＥＭＩ抑制方法と同様に、同時スイッチングを減
らしてＥＭＩのピーク値を減少させることができる。ま
た、周波数変調のような制約条件もない。さらに、遅延
クロック信号は複数生成することができるので、選択の
自由度が増大し、制約条件を満足するように動作クロッ
ク信号を最適に分配することができる。In the present invention, instead of using the time delay and the frequency modulation of the single-phase clock signal as in the prior art,
The circuit is operated using a two-phase clock signal whose phase is inverted with respect to each other and a group of delayed clock signals obtained by time-delaying the two-phase clock signal. Two-phase clock signal (first
In the case of using a clock signal and a second clock signal), the data is generally latched and the process is started by the first clock signal, and the process is further advanced by establishing synchronization with the second clock signal. Since the process started at the rising edge of the first clock only needs to be basically completed by the rising edge of the second clock, the clock width is reduced during that time and the delayed clock signal having various delay times is changed to the operating clock signal. Can be used as When a plurality of circuit blocks exist in a digital circuit, by using delayed clock signals having different delay times from each other, similar to the EMI suppression method based on the single-phase time delay, simultaneous switching is reduced to reduce the EMI peak value. Can be reduced. Also, there are no restrictions such as frequency modulation. Further, since a plurality of delayed clock signals can be generated, the degree of freedom of selection is increased, and the operation clock signals can be optimally distributed so as to satisfy the constraint conditions.

【００２０】[0020]

【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２１】図１及び図２には、本実施形態の前提とな
る、２相クロック信号を用いたデジタル回路の構成及び
クロック信号のタイミングチャートが示されている。ク
ロック発生器１８から、Φ１及びΦ２のクロック信号が
各ブロック１０〜１６に供給される。Φ１及びΦ２は、
図２に示されるように周波数が同一で位相が反転したク
ロック信号である。各ブロックでは、Φ１の立ち上がり
でデータをラッチして処理を開始し、Φ２の立ち上がり
までにこの処理を終了させ、Φ２の立ち上がりに同期し
てデータをラッチする等して処理をさらに行い、次のブ
ロックにデータなどを渡す。図９、図１０に示されるよ
うな単相クロック信号の場合には、各ブロックは１つの
クロック信号の立ち上がりでラッチしたデータを内部的
に同期させ、あるいは非同期で処理を行うが、このよう
に２相クロック信号を用いることで容易に同期を確立す
ることができ、回路ブロックの構成を簡易化することが
できる。FIGS. 1 and 2 show a configuration of a digital circuit using a two-phase clock signal and a timing chart of the clock signal, which are the premise of the present embodiment. From the clock generator 18, clock signals of Φ1 and Φ2 are supplied to each of the blocks 10 to 16. Φ1 and Φ2 are
As shown in FIG. 2, it is a clock signal having the same frequency and inverted phase. In each block, processing is started by latching data at the rise of Φ1, terminating this processing by the rise of Φ2, and further processing such as latching data in synchronization with the rise of Φ2. Pass data etc. to the block. In the case of a single-phase clock signal as shown in FIGS. 9 and 10, each block internally synchronizes data latched at the rising edge of one clock signal or performs processing asynchronously. By using a two-phase clock signal, synchronization can be easily established, and the configuration of the circuit block can be simplified.

【００２２】このような２相クロック信号を用いた回路
においても、単相クロック信号を用いた場合と同様にＥ
ＭＩが生じるが（各ブロックではΦ１の立ち上がりでデ
ータを同時にラッチして処理を開始するので、図９、図
１０の場合と同様に同時に電流が流れＥＭＩが生じ
る）、２相クロック信号を用いると、各ブロックはΦ１
の立ち上がりで開始した処理をΦ２の立ち上がりが入力
されるまでに終了すればよいので、例えばΦ１につい
て、信号幅（１である時間）を元のΦ１の信号幅より縮
小化し、かつ、Φ２の立ち上がりまでの時間の限度にお
いて時間を遅延させた複数のクロック信号を入力してデ
ータのラッチ及び処理に用いることができる。In a circuit using such a two-phase clock signal, E is the same as when a single-phase clock signal is used.
Although MI occurs (in each block, data is simultaneously latched at the rise of Φ1 and processing is started, current flows at the same time as in FIGS. 9 and 10 and EMI occurs), and a two-phase clock signal is used. , Each block is Φ1
Since the processing started at the rise of Φ2 may be completed before the rise of Φ2 is input, for Φ1, for example, the signal width (the time that is 1) is reduced from the original signal width of Φ1, and the rise of Φ2 is started. A plurality of clock signals whose time has been delayed within the time limit up to can be input and used for data latching and processing.

【００２３】図３及び図４には、本実施形態の構成及び
クロック信号のタイミングチャートが示されている。ク
ロック発生器１８からはΦ１及びΦ２の２相クロック信
号が出力され、遅延回路２４に供給される。遅延回路２
４では、Φ１、Φ２それぞれのクロック信号に対して所
定時間ずつ遅延させ、Φ１に関してはΦ１−１、Φ１−
２、Φ１−３の３つのクロック信号を生成し、Φ２に関
してはΦ２−１、Φ２−２、Φ２−３の３つのクロック
信号を生成する。Φ１−１は元のΦ１に対して遅延時間
がなく、Φ１−２はΦ１−１に対して所定時間遅延さ
せ、Φ１−３はΦ１−１に対してさらに遅延させる。最
も遅延時間の大きいΦ１−３でも、その遅延時間は元の
Φ１の立ち上がり時間から元のΦ２の立ち上がり時間の
時間間隔ΔＳよりも小さい。すなわち、Φ１−３の立ち
上がり時間は、Φ２−１の立ち上がり時間より前に存在
する。一方、Φ２に関しても同様であり、Φ２−１は元
のΦ２に対して遅延時間がなく、Φ２−２はΦ２−１に
対して所定時間遅延させ、Φ２−３はΦ２−１に対して
さらに遅延させる。最も遅延時間の大きいΦ２−３で
も、その遅延時間は元のΦ２の立ち上がり時間から元の
Φ１の立ち上がり時間の時間間隔ΔＳよりも小さい。Φ
１−１〜Φ２−３の信号幅は同一であり、いずれも元の
Φ１あるいはΦ２の信号幅よりも縮小されている。FIGS. 3 and 4 show the configuration of this embodiment and timing charts of clock signals. The clock generator 18 outputs two-phase clock signals Φ1 and Φ2, and supplies them to the delay circuit 24. Delay circuit 2
4, the clock signals of Φ1 and Φ2 are delayed by a predetermined time, and Φ1-1 and Φ1-
2, three clock signals Φ1-3, and three clock signals Φ2-1, Φ2-2, Φ2-3 for Φ2. Φ1-1 has no delay time relative to the original Φ1, Φ1-2 delays Φ1-1 for a predetermined time, and Φ1-3 further delays Φ1-1. Even for Φ1-3 having the largest delay time, the delay time is smaller than the time interval ΔS between the rise time of the original Φ1 and the rise time of the original Φ2. That is, the rise time of Φ1-3 exists before the rise time of Φ2-1. On the other hand, the same applies to Φ2, Φ2-1 has no delay time with respect to the original Φ2, Φ2-2 is delayed with respect to Φ2-1 by a predetermined time, and Φ2-3 is further delayed with respect to Φ2-1. Delay. Even for Φ2-3 having the largest delay time, the delay time is smaller than the time interval ΔS between the rise time of the original Φ2 and the rise time of the original Φ1. Φ
The signal width of 1-1 to Φ2-3 is the same, and is smaller than the original signal width of Φ1 or Φ2.

【００２４】遅延回路２４からは、このように立ち上が
り時間が互いにずれた合計６個のクロック信号が生成さ
れ、各ブロック１０〜１６に供給される。各ブロック１
０〜１６は、それぞれΦ１としてΦ１−１〜Φ１−３の
中からいずれかを入力し、Φ２としてΦ２−１〜Φ２−
３の中からいずれかを入力することができるので、回路
設計の自由度が著しく増大する。例えば、図３に示され
るように、ブロック１０にはΦ１−１とΦ２−１を入力
し、ブロック１２にはΦ１−２とΦ２−２を入力し、ブ
ロック１４にはΦ１−３とΦ２−３を入力し、ブロック
１６にはΦ１−２とΦ２−１を入力することができる。
各ブロック１０〜１６で、Φ１として異なるクロック信
号を入力し、Φ２として異なるクロック信号を入力する
ことで、ブロック間における同時スイッチングを防ぎ、
図１１及び図１２の場合と同様にＥＭＩのピーク値を減
少させることができる。そして、図１１及び図１２の場
合では、クロックの分配が困難となる問題が生じるが、
本実施形態においては、多様なクロック信号（Φ１−１
〜Φ２−３）の中から選択して各ブロックにクロック信
号を分配することができるので、回路設計も容易化され
る。From the delay circuit 24, a total of six clock signals whose rising times are shifted from each other are generated and supplied to the blocks 10 to 16. Each block 1
0 to 16 each input one of Φ1-1 to Φ1-3 as Φ1, and Φ2-1 to Φ2-
Since any one of the three can be input, the degree of freedom in circuit design is significantly increased. For example, as shown in FIG. 3, Φ1-1 and Φ2-1 are input to the block 10, Φ1-2 and Φ2-2 are input to the block 12, and Φ1-3 and Φ2- 3 and Φ1-2 and Φ2-1 can be input to the block 16.
By inputting different clock signals as Φ1 and different clock signals as Φ2 in each of the blocks 10 to 16, simultaneous switching between blocks is prevented,
As in the case of FIGS. 11 and 12, the peak value of the EMI can be reduced. In the case of FIGS. 11 and 12, there is a problem that clock distribution becomes difficult.
In the present embodiment, various clock signals (Φ1-1
To φ2-3), and the clock signal can be distributed to each block, thereby simplifying the circuit design.

【００２５】なお、本実施形態では、各ブロックにΦ１
から１つ、Φ２から１つのクロック信号を入力して動作
させているが、Φ１として２つ以上、Φ２としても２つ
以上のクロック信号を入力して動作させてもよい。例え
ば、ブロック１０にΦ１としてΦ１−１とΦ１−２を入
力し、Φ２としてΦ２−１とΦ２−２を入力した場合、
時間的にずれたタイミングでデータのラッチ及び処理を
開始することとなり、スイッチングのタイミングを分散
させてＥＭＩのピーク値を一層減少させることが可能と
なる。さらに、各ブロック内においても異なるクロック
入力で動作するサブブロックができ、各サブブロック毎
に複数のクロックから選択できることから、回路設計が
より柔軟で容易化される。In this embodiment, Φ1 is assigned to each block.
Although one clock signal is input from Φ2 and one clock signal is input from Φ2, two or more clock signals may be input as Φ1 and two or more clock signals may be input as Φ2 to operate. For example, when Φ1-1 and Φ1-2 are input as Φ1 to the block 10, and Φ2-1 and Φ2-2 are input as Φ2,
Data latching and processing are started at timings shifted in time, so that the switching timing is dispersed and the EMI peak value can be further reduced. Further, sub-blocks that operate with different clock inputs are formed in each block, and a plurality of clocks can be selected for each sub-block, so that circuit design is more flexible and easier.

【００２６】図５には、図３に示された遅延回路２４の
回路構成の一例が示されている。遅延回路２４は、複数
の遅延器２４ａ〜２４ｄ及び信号幅調整部２４ｚから構
成されており、遅延器２４ａ〜２４ｄは並列に接続され
ている。クロック発生器１８からのΦ１は信号幅調整部
２４ｚにて信号幅が所定量縮小され、遅延されることな
くΦ１−１として出力されるとともに、遅延器２４ａ及
び２４ｂに供給される。遅延器２４ａは入力されたΦ１
を所定時間ｋだけ遅延させてΦ１−２として出力し、遅
延器２４ｂは入力されたΦ１を２ｋ時間だけ遅延させて
Φ１−３として出力する。一方、クロック発生器１８か
らのΦ２も信号幅調整部２４ｚで信号幅が縮小され、Φ
２−１として出力されるとともに、遅延器２４ｃ及び２
４ｄに供給される。遅延回路２４ｃは入力されたΦ２を
所定時間ｋだけ遅延させてΦ２−２として出力し、遅延
回路２４ｄは入力されたΦ２を２ｋだけ遅延させてΦ２
−３として出力する。このようにして、Φ１−１〜Φ２
−３の合計６個の時間的にずれたクロック信号を生成す
ることができる。FIG. 5 shows an example of the circuit configuration of the delay circuit 24 shown in FIG. The delay circuit 24 includes a plurality of delay units 24a to 24d and a signal width adjustment unit 24z, and the delay units 24a to 24d are connected in parallel. The signal width Φ1 from the clock generator 18 is reduced by a predetermined amount in the signal width adjustment unit 24z, output as Φ1-1 without delay, and supplied to the delay units 24a and 24b. The delay unit 24a receives the input Φ1
Is delayed by a predetermined time k and output as Φ1-2, and the delay unit 24b delays the input Φ1 by 2k time and outputs it as Φ1-3. On the other hand, Φ2 from the clock generator 18 is also reduced in signal width by the signal width adjustment unit 24z,
2-1 and the delay units 24c and 2
4d. The delay circuit 24c delays the input Φ2 by a predetermined time k and outputs it as Φ2-2, and the delay circuit 24d delays the input Φ2 by 2k and outputs Φ2
Output as -3. Thus, Φ1-1 to Φ2
-3, that is, a total of six time-shifted clock signals can be generated.

【００２７】図６には、Φ１−１〜Φ２−３を生成する
他の構成が示されている。クロック発生器１９からはΦ
１のみを出力し、遅延回路２５に供給する。遅延回路２
５は入力されたΦ１を信号幅調整部２５ｚで信号幅を縮
小した後、遅延することなくそのままΦ１−１として出
力するとともに、遅延回路２５ａ及び２５ｂでそれぞれ
所定時間ｋ、２ｋだけ遅延させてΦ１−２、Φ１−３と
して出力する。また、遅延回路２５ｂからの出力は、さ
らに遅延器２５ｃ、２５ｄ、２５ｅに供給される。遅延
器２５ｃでは入力信号を所定時間ｍだけ遅延させてΦ２
−１として出力する。遅延回路２５ｄは、入力信号を２
ｍだけ遅延させてΦ２−２として出力する。さらに、遅
延器２５ｅは入力信号を３ｍだけ遅延させてΦ２−３と
して出力する。このように、クロック発生器１９から単
一のクロック信号Φ１を発生させ、遅延回路２５でΦ１
について３個、Φ２について３個のクロック信号を生成
することができる。FIG. 6 shows another configuration for generating Φ1-1 to Φ2-3. From the clock generator 19, Φ
Only 1 is output and supplied to the delay circuit 25. Delay circuit 2
5 reduces the signal width of the input Φ1 by the signal width adjusting unit 25z, and outputs the same as Φ1-1 without delay, and delays the input Φ1 by the predetermined times k and 2k by the delay circuits 25a and 25b, respectively. -2, Φ1-3. The output from the delay circuit 25b is further supplied to delay units 25c, 25d, and 25e. In the delay unit 25c, the input signal is delayed by a predetermined time m so that Φ2
Output as -1. The delay circuit 25d converts the input signal to 2
Delayed by m and output as Φ2-2. Further, the delay unit 25e delays the input signal by 3 m and outputs the result as Φ2-3. Thus, a single clock signal Φ1 is generated from the clock generator 19, and Φ1
, And three clock signals for Φ2 can be generated.

【００２８】以上説明したように、本実施形態では２相
のクロック信号を用い、各相においてクロック信号を遅
延させて時間的に立ち上がりタイミングのずれた複数の
クロック信号を生成して各ブロックに異なるクロック信
号を供給し動作させているので、各ブロックにおいて動
作タイミングをずらす組み合わせの自由度が増し、比較
的容易にＥＭＩを抑制できる回路を得ることができる。As described above, in the present embodiment, a two-phase clock signal is used, and the clock signal is delayed in each phase to generate a plurality of clock signals whose rising timings are shifted with respect to time to generate a different clock signal for each block. Since the clock signal is supplied and operated, the degree of freedom of the combination for shifting the operation timing in each block is increased, and a circuit capable of suppressing EMI relatively easily can be obtained.

【００２９】なお、本実施形態においては、２相Φ１、
Φ２の各相について３個（元のクロック信号も含む）の
クロック信号を生成しているが、もちろん各相について
２個の信号あるいは４個以上のクロック信号を生成する
ことも可能である。In this embodiment, two-phase Φ1,
Although three clock signals (including the original clock signal) are generated for each phase of Φ2, it is of course possible to generate two signals or four or more clock signals for each phase.

【００３０】また、本実施形態では、クロック分配の自
由度が増大するためＥＭＩを抑制する回路の設計が容易
化されているが、以下、回路設計の手法についても説明
する。In the present embodiment, the design of a circuit for suppressing EMI is facilitated because the degree of freedom of clock distribution is increased. Hereinafter, a circuit design method will be described.

【００３１】図７には、回路設計の処理フローチャート
が示されている。まず、ハードウェア記述言語（ＨＤ
Ｌ）によるＲＴＬ記述や各種制約条件（遅延時間やチッ
プ面積）を入力する（Ｓ１０１）。ここで、ＲＴＬと
は、システム設計結果であり、所望のＬＳＩをレジスタ
（フリップフロップ）及びレジスタ間の組み合わせ回路
として表したものである。これらを入力すると、ステー
トマシンの状態コードの割り当てやフリップフロップの
割付け、組み合わせ論理の生成などを行い、ゲート・レ
ベルの論理回路を生成する（Ｓ１０２）。次に、半導体
製造技術に依存しない範囲で論理の最適化を実行する
（Ｓ１０３）。すなわち、ユーザが指定した制約条件を
満たすように、論理ゲート数（チップ面積）と論理段数
（遅延時間）などを調整する。また、本実施形態のよう
に複数のクロック信号が存在する場合には、各回路ブロ
ックへクロック信号を最適分配する（Ｓ１０４）。クロ
ックの最適分配についてはさらに後述する。そして、得
られた回路が制約条件を満たすか否かを検証し（Ｓ１０
５）、制約条件を満たす回路が得られた場合、特定の半
導体製造技術へのマッピングを行う。すなわち、論理
（ゲート）やフリップフロップを所望の半導体製造術の
ライブラリに用意されたマクロセルに置き換える。ま
た、その回路の遅延時間情報や面積情報などを出力する
（Ｓ１０６）。FIG. 7 shows a processing flowchart of circuit design. First, the hardware description language (HD
The RTL description and various constraint conditions (delay time and chip area) by L) are input (S101). Here, the RTL is a system design result, and represents a desired LSI as a register (flip-flop) and a combination circuit between the registers. When these are input, a state code of the state machine is assigned, flip-flops are assigned, a combinational logic is generated, and a gate-level logic circuit is generated (S102). Next, logic optimization is performed within a range that does not depend on the semiconductor manufacturing technology (S103). That is, the number of logic gates (chip area) and the number of logic stages (delay time) are adjusted so as to satisfy the constraint conditions specified by the user. When there are a plurality of clock signals as in the present embodiment, the clock signals are optimally distributed to each circuit block (S104). The optimal distribution of the clock will be further described later. Then, it is verified whether the obtained circuit satisfies the constraint condition (S10).
5) If a circuit that satisfies the constraints is obtained, mapping to a specific semiconductor manufacturing technology is performed. That is, the logic (gate) and flip-flop are replaced with macro cells prepared in a library of a desired semiconductor manufacturing technique. Further, it outputs delay time information and area information of the circuit (S106).

【００３２】図８には、図７におけるクロック最適分配
の処理フローチャートが示されている。まず、本実施形
態で示したように２相クロック信号に対してそれぞれ遅
延クロック信号を１又は複数個生成する（Ｓ２０１）。
そして、回路ブロック毎に、これらの遅延クロック信号
の中から入力すべきクロック信号を選択して分配（配
線）する。クロック信号を分配した後、ブロック内の遅
延時間やブロック間のタイミング検証により、破綻点、
極端な危険ブロックを探索する（Ｓ２０３）。破綻点や
危険なブロックが存在する場合には、再びクロック信号
を分配する（Ｓ２０２）。本実施形態では、２相のクロ
ック信号のそれぞれを遅延させて多様なクロック信号を
生成しているため、このクロック信号の分配の組み合わ
せの自由度が高く、クロック分配が容易化される。な
お、全ての組み合わせを試しても破綻点や危険ブロック
が生じてしまう場合には、Ｓ２０１まで戻り、再度２相
クロック信号のそれぞれに対して１又は複数個の遅延ク
ロック信号を生成して同様の処理を繰り返せばよい。FIG. 8 is a flowchart showing the process of clock distribution in FIG. First, as shown in the present embodiment, one or a plurality of delayed clock signals are generated for each two-phase clock signal (S201).
Then, for each circuit block, a clock signal to be input is selected from these delayed clock signals and distributed (wired). After distributing the clock signal, verify the delay time in the block and the timing between the blocks,
An extremely dangerous block is searched (S203). If there is a failure point or a dangerous block, the clock signal is distributed again (S202). In the present embodiment, since various clock signals are generated by delaying each of the two-phase clock signals, the degree of freedom of the combination of the distribution of the clock signals is high, and the clock distribution is facilitated. If a failure point or a dangerous block occurs even if all combinations are tried, the process returns to S201, where one or a plurality of delayed clock signals are generated again for each of the two-phase clock signals, and the same processing is performed. What is necessary is just to repeat a process.

【００３３】このような処理により、複数の遅延クロッ
ク信号を用いて最適なデジタル回路を設計することがで
きる。By such processing, an optimal digital circuit can be designed using a plurality of delayed clock signals.

【００３４】[0034]

【発明の効果】以上説明したように、本発明によれば、
動作クロック信号の分配などを容易化、最適化しつつ、
ＥＭＩを抑制することができる。As described above, according to the present invention,
While facilitating and optimizing the distribution of operating clock signals,
EMI can be suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 ２相クロック信号を用いた回路構成図であ
る。FIG. 1 is a circuit configuration diagram using a two-phase clock signal.

【図２】 図１における２相クロック信号のタイミング
チャートである。FIG. 2 is a timing chart of a two-phase clock signal in FIG.

【図３】 実施形態の回路構成図である。FIG. 3 is a circuit configuration diagram of the embodiment.

【図４】 図３の遅延クロック信号のタイミングチャー
トである。FIG. 4 is a timing chart of the delayed clock signal of FIG. 3;

【図５】 図３における遅延回路の構成図である。FIG. 5 is a configuration diagram of a delay circuit in FIG. 3;

【図６】 図３における遅延回路の他の構成図である。FIG. 6 is another configuration diagram of the delay circuit in FIG. 3;

【図７】 実施形態の回路設計処理フローチャートであ
る。FIG. 7 is a flowchart of a circuit design process according to the embodiment;

【図８】 図７におけるクロックの最適分配処理フロー
チャートである。FIG. 8 is a flowchart of an optimal clock distribution process in FIG. 7;

【図９】 ＥＭＩ対策を行っていないデジタル回路の構
成図である。FIG. 9 is a configuration diagram of a digital circuit in which no EMI measures are taken.

【図１０】 図９におけるクロック信号のタイミングチ
ャートである。FIG. 10 is a timing chart of a clock signal in FIG. 9;

【図１１】 従来のＥＭＩ対策を行ったデジタル回路の
構成図である。FIG. 11 is a configuration diagram of a digital circuit in which a conventional EMI measure is taken.

【図１２】 図１１におけるクロック信号のタイミング
チャートである。FIG. 12 is a timing chart of a clock signal in FIG. 11;

【図１３】 従来の他のＥＭＩ対策を行ったデジタル回
路の構成図である。FIG. 13 is a configuration diagram of a digital circuit in which another conventional EMI measure is taken.

【図１４】 図１３におけるクロック信号のタイミング
チャートである。14 is a timing chart of the clock signal in FIG.

【符号の説明】[Explanation of symbols]

１０〜１６ 回路ブロック、１８ クロック発生器、２
４ 遅延回路。10-16 circuit blocks, 18 clock generators, 2
4 Delay circuit.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 電磁雑音を抑制する回路であって、 位相が互いに反転した第１クロック信号及び第２クロッ
ク信号を生成する手段と、 前記第１クロック信号及び第２クロック信号の信号幅を
縮小する手段と、 前記第１クロック信号及び第２クロック信号それぞれに
対し、時間的に遅延させた遅延クロック信号を生成する
手段と、 を有し、前記遅延クロック信号を用いて回路を動作させ
ることを特徴とする電磁雑音抑制回路。1. A circuit for suppressing electromagnetic noise, comprising: means for generating a first clock signal and a second clock signal whose phases are inverted with each other; and reducing a signal width of the first clock signal and the second clock signal. Means for generating a delayed clock signal that is temporally delayed with respect to each of the first clock signal and the second clock signal, and operating the circuit using the delayed clock signal. Characteristic electromagnetic noise suppression circuit. 【請求項２】 請求項１記載の回路において、 前記回路は複数の回路ブロックを有し、 前記複数の回路ブロックのそれぞれには、前記第１クロ
ック信号の遅延クロック信号と前記第２クロック信号の
遅延クロック信号を入力して動作させることを特徴とす
る電磁雑音抑制回路。2. The circuit according to claim 1, wherein the circuit has a plurality of circuit blocks, and each of the plurality of circuit blocks includes a delay clock signal of the first clock signal and a delay clock signal of the second clock signal. An electromagnetic noise suppression circuit, which operates by receiving a delayed clock signal. 【請求項３】 請求項２記載の回路において、 前記複数の回路ブロックの少なくとも２つ以上は、入力
される前記第１クロック信号の遅延クロック信号の遅延
時間が互いに異なることを特徴とする電磁雑音抑制回
路。3. The electromagnetic noise according to claim 2, wherein at least two or more of the plurality of circuit blocks have different delay times of the input delayed clock signal of the first clock signal. Suppression circuit. 【請求項４】 請求項２記載の回路において、 前記複数の回路ブロックの少なくとも２つ以上は、入力
される前記第２クロック信号の遅延クロック信号の遅延
時間が互いに異なることを特徴とする電磁雑音抑制回
路。4. The electromagnetic noise according to claim 2, wherein at least two or more of the plurality of circuit blocks have different delay times of the delayed clock signal of the input second clock signal. Suppression circuit. 【請求項５】 デジタル回路の電磁雑音を抑制する方法
であって、 位相が互いに反転した第１クロック信号及び第２クロッ
ク信号を生成し、 前記第１クロック信号及び第２クロック信号の信号幅を
縮小し、 前記第１クロック信号及び第２クロック信号それぞれに
対し、時間的に遅延させた１又は複数の遅延クロック信
号を生成し、 前記第１クロック信号の遅延クロック信号と前記第２ク
ロック信号の遅延クロック信号を動作クロック信号とし
て用いることを特徴とする電磁雑音抑制方法。5. A method for suppressing electromagnetic noise of a digital circuit, comprising: generating a first clock signal and a second clock signal whose phases are inverted with each other, and adjusting a signal width of the first clock signal and the second clock signal. Generating one or more delayed clock signals that are temporally delayed with respect to each of the first clock signal and the second clock signal; and calculating the delayed clock signal of the first clock signal and the second clock signal. An electromagnetic noise suppression method, wherein a delayed clock signal is used as an operation clock signal. 【請求項６】 請求項５記載の方法において、 前記第１クロック信号の遅延クロック信号及び前記第２
クロック信号の遅延クロック信号には複数の遅延時間が
存在し、前記動作クロック信号として、前記第１クロッ
ク信号の互いに遅延時間が異なる遅延クロック信号と、
前記第２クロック信号の互いに遅延時間が異なる遅延ク
ロック信号を用いることを特徴とする電磁雑音抑制方
法。6. The method of claim 5, wherein the delayed clock signal of the first clock signal and the second
There are a plurality of delay times in the delayed clock signal of the clock signal, and as the operation clock signal, a delayed clock signal of the first clock signal having a different delay time from each other;
An electromagnetic noise suppression method, characterized in that delayed clock signals of the second clock signal having different delay times are used. 【請求項７】 デジタル回路設計方法であって、 位相が互いに反転した第１クロック信号及び第２クロッ
ク信号を生成し、 前記第１クロック信号及び第２クロック信号の信号幅を
縮小し、 前記第１クロック信号及び第２クロック信号それぞれに
対し、時間的に遅延させた１又は複数の遅延クロック信
号を生成し、 前記第１クロック信号の遅延クロック信号と前記第２ク
ロック信号の遅延クロック信号を動作クロック信号とし
て用いて回路を設計することを特徴とするデジタル回路
設計方法。7. A digital circuit design method, comprising: generating a first clock signal and a second clock signal whose phases are inverted with each other; reducing a signal width of the first clock signal and the second clock signal; Generating one or more delayed clock signals that are temporally delayed with respect to each of the one clock signal and the second clock signal; and operating the delayed clock signal of the first clock signal and the delayed clock signal of the second clock signal A digital circuit design method, wherein a circuit is designed using a clock signal. 【請求項８】 請求項７記載の方法において、 前記第１クロック信号の遅延クロック信号及び前記第２
クロック信号の遅延クロック信号には複数の遅延時間が
存在し、前記動作クロック信号として、前記第１クロッ
ク信号の互いに遅延時間が異なる遅延クロック信号と、
前記第２クロック信号の互いに遅延時間が異なる遅延ク
ロック信号を順次用いて回路の最適化を図ることを特徴
とする回路設計方法。8. The method of claim 7, wherein the delayed clock signal of the first clock signal and the second
There are a plurality of delay times in the delayed clock signal of the clock signal, and as the operation clock signal, a delayed clock signal of the first clock signal having a different delay time from each other;
A circuit design method comprising sequentially optimizing a circuit by sequentially using delayed clock signals of the second clock signal having different delay times.