JP2002366250A - クロック信号調整回路 - Google Patents
クロック信号調整回路Info
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Abstract
(57)【要約】
【課題】 クロック信号の同時変化による瞬時電力消費
を抑え、不要輻射ノイズによる回路動作の不具合を抑制
することを目的とする。 【解決手段】 各機能ブロック１８，１９，２０が、セ
レクタ２６で制御信号４３やレジスタの設定により任意
に選択したさまざまな遅延のクロック信号３３，３４，
３５に同期して動作するため、クロック信号の同時変化
による瞬時電力消費を抑え、不要輻射ノイズによる回路
動作の不具合を抑制することができる。また、任意の遅
延したクロック信号と原発のクロック信号２３の論理和
を入力することによりクロックの立ち下りのタイミング
が遅延するため、回路動作の同期を保ちながらクロック
信号の同時変化による瞬時電力消費を抑え、不要輻射ノ
イズによる回路動作の不具合を抑制することができる。
を抑え、不要輻射ノイズによる回路動作の不具合を抑制
することを目的とする。 【解決手段】 各機能ブロック１８，１９，２０が、セ
レクタ２６で制御信号４３やレジスタの設定により任意
に選択したさまざまな遅延のクロック信号３３，３４，
３５に同期して動作するため、クロック信号の同時変化
による瞬時電力消費を抑え、不要輻射ノイズによる回路
動作の不具合を抑制することができる。また、任意の遅
延したクロック信号と原発のクロック信号２３の論理和
を入力することによりクロックの立ち下りのタイミング
が遅延するため、回路動作の同期を保ちながらクロック
信号の同時変化による瞬時電力消費を抑え、不要輻射ノ
イズによる回路動作の不具合を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号によ
り同期して動作する回路を有する半導体集積回路装置に
おけるクロック信号調整回路に関する。
り同期して動作する回路を有する半導体集積回路装置に
おけるクロック信号調整回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置におけるクロ
ック信号について図を用いて説明する。
ック信号について図を用いて説明する。
【０００３】図４は従来の半導体集積回路装置における
クロック信号の供給を示す図である。図４に示す構成を
とりクロック生成部３６で生成されたクロック信号はＣ
ＰＵ３７、タイマー３８そしてシリアルインターフェー
ス３９へと同期したタイミングで供給される。このとき
供給されるそれぞれのクロック信号４０，クロック信号
４１，クロック信号４２のタイミングは同期されている
ため図４のタイミングチャートのように位相は完全に一
致している。そのため、クロック信号の立ち上がり時お
よび立ち下り時においてＣＰＵ３７、タイマー３８、シ
リアル３９それぞれの回路が同時に動作するため、回路
規模に比例した大きな瞬時電力消費による不要輻射ノイ
ズにより回路に不具合が発生するという問題があった。
クロック信号の供給を示す図である。図４に示す構成を
とりクロック生成部３６で生成されたクロック信号はＣ
ＰＵ３７、タイマー３８そしてシリアルインターフェー
ス３９へと同期したタイミングで供給される。このとき
供給されるそれぞれのクロック信号４０，クロック信号
４１，クロック信号４２のタイミングは同期されている
ため図４のタイミングチャートのように位相は完全に一
致している。そのため、クロック信号の立ち上がり時お
よび立ち下り時においてＣＰＵ３７、タイマー３８、シ
リアル３９それぞれの回路が同時に動作するため、回路
規模に比例した大きな瞬時電力消費による不要輻射ノイ
ズにより回路に不具合が発生するという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、クロック信
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することを目的とす
る。
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のクロック信号調整回路は、半導体集
積回路装置を任意に分割した特定のクロックに同期して
動作する各回路ブロックにそれぞれ位相をずらしたクロ
ック信号を入力するクロック信号調整回路であって、ク
ロック信号を生成するクロック生成部と、前記クロック
信号を遅延させる１または２以上の遅延素子と、前記ク
ロック信号または前記遅延素子により遅延された種々の
クロック信号の内から制御信号によって任意のクロック
信号を選択して前期回路ブロックに入力するセレクタと
を有する。
に、請求項１記載のクロック信号調整回路は、半導体集
積回路装置を任意に分割した特定のクロックに同期して
動作する各回路ブロックにそれぞれ位相をずらしたクロ
ック信号を入力するクロック信号調整回路であって、ク
ロック信号を生成するクロック生成部と、前記クロック
信号を遅延させる１または２以上の遅延素子と、前記ク
ロック信号または前記遅延素子により遅延された種々の
クロック信号の内から制御信号によって任意のクロック
信号を選択して前期回路ブロックに入力するセレクタと
を有する。
【０００６】請求項２記載のクロック信号調整回路は、
半導体集積回路装置を任意に分割した特定のクロックに
同期して動作する各回路ブロックにそれぞれ位相をずら
したクロック信号を入力するクロック信号調整回路であ
って、クロック信号を生成するクロック生成部と、前記
クロック信号を遅延させる１または２以上の遅延素子
と、外部からソフトウェアにより設定可能なレジスタ
と、前記クロック信号または前記遅延素子により遅延さ
れた種々のクロック信号の内から前記レジスタによって
任意のクロック信号を選択して前期回路ブロックに入力
するセレクタとを有する。
半導体集積回路装置を任意に分割した特定のクロックに
同期して動作する各回路ブロックにそれぞれ位相をずら
したクロック信号を入力するクロック信号調整回路であ
って、クロック信号を生成するクロック生成部と、前記
クロック信号を遅延させる１または２以上の遅延素子
と、外部からソフトウェアにより設定可能なレジスタ
と、前記クロック信号または前記遅延素子により遅延さ
れた種々のクロック信号の内から前記レジスタによって
任意のクロック信号を選択して前期回路ブロックに入力
するセレクタとを有する。
【０００７】請求項３記載のクロック信号調整回路は、
請求項１または請求項２記載のクロック信号調整回路に
おいて、前記クロック生成部が生成したクロック信号と
前記セレクタによって選択されたクロック信号との論理
和信号を前記回路ブロックの動作クロック信号とするこ
とを特徴とする。
請求項１または請求項２記載のクロック信号調整回路に
おいて、前記クロック生成部が生成したクロック信号と
前記セレクタによって選択されたクロック信号との論理
和信号を前記回路ブロックの動作クロック信号とするこ
とを特徴とする。
【０００８】以上により、クロック信号の同時変化によ
る瞬時電力消費を抑え、不要輻射ノイズによる回路動作
の不具合を抑制することができる。
る瞬時電力消費を抑え、不要輻射ノイズによる回路動作
の不具合を抑制することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態１につ
いて図を用いて説明する。図１は本発明の実施の形態１
におけるクロック信号調整回路の構成図である。
いて図を用いて説明する。図１は本発明の実施の形態１
におけるクロック信号調整回路の構成図である。
【００１０】図１において、１はクロック生成部であ
る。２はＣＰＵであり、３はタイマーであり、４はシリ
アルインターフェースである。５、６はクロック生成部
１で生成されたクロックを遅延させる遅延素子である。
７はクロック生成部１の出力クロック信号であ、８は遅
延素子５によってクロック信号７を遅延したクロック信
号であり、９は遅延素子６によってクロック信号８を遅
延したクロック信号である。４３は制御信号であり、１
０は遅延素子によって遅延した複数のクロック信号のう
ち制御信号４３により１つを選択するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。
る。２はＣＰＵであり、３はタイマーであり、４はシリ
アルインターフェースである。５、６はクロック生成部
１で生成されたクロックを遅延させる遅延素子である。
７はクロック生成部１の出力クロック信号であ、８は遅
延素子５によってクロック信号７を遅延したクロック信
号であり、９は遅延素子６によってクロック信号８を遅
延したクロック信号である。４３は制御信号であり、１
０は遅延素子によって遅延した複数のクロック信号のう
ち制御信号４３により１つを選択するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。
【００１１】以上のように構成された本発明の実施の形
態１について、以下に動作を説明する。図１において、
まず、クロック生成部１にて生成されたクロック信号は
遅延素子５によって遅延しクロック信号８となる。さら
に、クロック信号８は遅延素子６によって遅延しクロッ
ク信号９となる。同様に、遅延素子を複数個挿入してク
ロックを遅延されることにより複数の遅延したクロック
信号を生成することが可能であり、この複数のクロック
信号から制御信号４３によって任意のクロック信号を選
択して各回路ブロックに入力することができる。また、
遅延素子として一定の遅延量の遅延素子を用いるのでは
なく、さまざまな遅延量の遅延素子を用いてクロック信
号を遅延することによって、より多くの異なるタイミン
グのクロック信号を用意可能となる。次に、ＣＰＵ２、
タイマー３、シリアルインターファイス４は、セレクタ
１０に入力された遅延したクロック信号７，遅延したク
ロック信号８および遅延したクロック信号９等の遅延し
たクロック信号の中から制御信号４３により任意に選択
してそれぞれの機能ブロックに供給される。それぞれの
クロック信号のタイミングチャートを図１に示す。
態１について、以下に動作を説明する。図１において、
まず、クロック生成部１にて生成されたクロック信号は
遅延素子５によって遅延しクロック信号８となる。さら
に、クロック信号８は遅延素子６によって遅延しクロッ
ク信号９となる。同様に、遅延素子を複数個挿入してク
ロックを遅延されることにより複数の遅延したクロック
信号を生成することが可能であり、この複数のクロック
信号から制御信号４３によって任意のクロック信号を選
択して各回路ブロックに入力することができる。また、
遅延素子として一定の遅延量の遅延素子を用いるのでは
なく、さまざまな遅延量の遅延素子を用いてクロック信
号を遅延することによって、より多くの異なるタイミン
グのクロック信号を用意可能となる。次に、ＣＰＵ２、
タイマー３、シリアルインターファイス４は、セレクタ
１０に入力された遅延したクロック信号７，遅延したク
ロック信号８および遅延したクロック信号９等の遅延し
たクロック信号の中から制御信号４３により任意に選択
してそれぞれの機能ブロックに供給される。それぞれの
クロック信号のタイミングチャートを図１に示す。
【００１２】以上のような構成により、各機能ブロック
に供給されるクロック信号を、遅延素子の組み合わせに
より生成した複数のタイミングのクロック信号の中から
セレクタにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。
に供給されるクロック信号を、遅延素子の組み合わせに
より生成した複数のタイミングのクロック信号の中から
セレクタにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。
【００１３】ここでは、タイミングをずらしたクロック
信号を供給する範囲として、各機能ブロック毎に異なる
タイミングのクロック信号を供給していたが、機能ブロ
ック内をさらに細分化した回路範囲に対して、それぞれ
異なるタイミングのクロック信号を供給することによ
り、より大きな効果を得ることができる。
信号を供給する範囲として、各機能ブロック毎に異なる
タイミングのクロック信号を供給していたが、機能ブロ
ック内をさらに細分化した回路範囲に対して、それぞれ
異なるタイミングのクロック信号を供給することによ
り、より大きな効果を得ることができる。
【００１４】次に、本発明の実施の形態２について図を
用いて説明する。図２は本発明の実施の形態２における
クロック信号調整回路の構成図である。図２において、
１はクロック生成部である。２はＣＰＵであり、３はタ
イマーであり、４はシリアルインターフェースである。
５、６はクロック生成部１で生成されたクロックを遅延
させる遅延素子である。７はクロック生成部１の出力ク
ロック信号であり、８は遅延素子５によってクロック信
号７を遅延したクロック信号であり、９は遅延素子６に
よってクロック信号８を遅延したクロック信号である。
１４、１５、１６はレジスタであり、１０は遅延素子に
よって遅延した複数のクロック信号のうちレジスタ１
４、レジスタ１５またはレジスタ１６の設定により任意
に選択して各回路ブロックに入力するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。
用いて説明する。図２は本発明の実施の形態２における
クロック信号調整回路の構成図である。図２において、
１はクロック生成部である。２はＣＰＵであり、３はタ
イマーであり、４はシリアルインターフェースである。
５、６はクロック生成部１で生成されたクロックを遅延
させる遅延素子である。７はクロック生成部１の出力ク
ロック信号であり、８は遅延素子５によってクロック信
号７を遅延したクロック信号であり、９は遅延素子６に
よってクロック信号８を遅延したクロック信号である。
１４、１５、１６はレジスタであり、１０は遅延素子に
よって遅延した複数のクロック信号のうちレジスタ１
４、レジスタ１５またはレジスタ１６の設定により任意
に選択して各回路ブロックに入力するセレクタである。
１１はセレクタ１０によって選択されたＣＰＵ２へ入力
するクロック信号である。１２はセレクタ１０によって
選択されたタイマー３へ入力するクロック信号である。
１３はセレクタ１０によって選択されたシリアルインタ
ーフェース４に入力するクロック信号である。
【００１５】上記構成において、ＣＰＵ２にクロック信
号７を選択したい場合は、ＣＰＵ２のクロック信号を選
択するレジスタ１４のクロック信号７を選択するビット
を”１”にすることによってクロック信号１１としてク
ロック信号７が選択される。同様に、タイマー３のクロ
ック信号を選択するレジスタ１５のクロック信号８を有
効にするビットを”１”にすることでクロック信号１２
としてクロック信号８が選択され、シリアルインターフ
ェース４のクロック信号を選択するレジスタ１６のクロ
ック信号９を有効にするビットを”１”にすることでク
ロック信号１３としてクロック信号９が選択される。つ
まり、実施の形態１において、制御信号によって任意に
選択されていたクロック信号を、レジスタにより、各機
能ブロックに入力されるクロック信号を任意に選択して
いる。それぞれのクロック信号のタイミングチャートを
図２に示す。
号７を選択したい場合は、ＣＰＵ２のクロック信号を選
択するレジスタ１４のクロック信号７を選択するビット
を”１”にすることによってクロック信号１１としてク
ロック信号７が選択される。同様に、タイマー３のクロ
ック信号を選択するレジスタ１５のクロック信号８を有
効にするビットを”１”にすることでクロック信号１２
としてクロック信号８が選択され、シリアルインターフ
ェース４のクロック信号を選択するレジスタ１６のクロ
ック信号９を有効にするビットを”１”にすることでク
ロック信号１３としてクロック信号９が選択される。つ
まり、実施の形態１において、制御信号によって任意に
選択されていたクロック信号を、レジスタにより、各機
能ブロックに入力されるクロック信号を任意に選択して
いる。それぞれのクロック信号のタイミングチャートを
図２に示す。
【００１６】以上の構成により、各機能ブロックに入力
されるクロック信号をレジスタの設定によりセレクタを
用いて、複数のタイミングのクロック信号の中からソフ
トウェアにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。
されるクロック信号をレジスタの設定によりセレクタを
用いて、複数のタイミングのクロック信号の中からソフ
トウェアにより任意に選択できるため、クロック信号の
同時変化による瞬時電力消費を抑え、不要輻射ノイズに
よる回路動作の不具合を抑制することができる。
【００１７】次に、本発明の実施の形態３について図を
用いて説明する。図３は本発明の実施の形態３のクロッ
ク信号調整回路におけるクロック信号のデューティ変調
回路の構成図である。
用いて説明する。図３は本発明の実施の形態３のクロッ
ク信号調整回路におけるクロック信号のデューティ変調
回路の構成図である。
【００１８】図３において、１７はクロック生成部であ
る。１８はＣＰＵであり、１９はタイマーであり、２０
はシリアルインターフェースである。２１，２２はクロ
ック生成部１７で生成されたクロックを遅延させる遅延
素子である。２３はクロック生成部１７の出力クロック
信号である。２４は遅延素子２１によって遅延したクロ
ック信号である。２５は遅延素子２２によって遅延した
クロック信号である。４３は制御信号であり、２６は遅
延素子によって遅延した複数のクロック信号のうち制御
信号４３によって任意に選択するセレクタである。２７
はセレクタ２６によって選択されたＣＰＵ１８に対する
デューティ変調用クロック信号である。２８はセレクタ
２６によって選択されたタイマー１９に対するデューテ
ィ変調用クロック信号である。２９はセレクタ２６によ
って選択されたシリアルインターフェース２０に対する
デューティ変調用クロック信号である。３０はクロック
信号２３とクロック信号２７の論理和をとることによっ
てＣＰＵ１８のクロック信号に対してデューティ変調を
行うＯＲ回路である。３１はクロック信号２３とクロッ
ク信号２８の論理和をとることによってタイマー１９の
クロック信号に対してデューティ変調を行うＯＲ回路で
ある。３２はクロック信号２３と遅延クロック信号２９
の論理和をとることによってシリアルインターフェース
２０のクロック信号に対してデューティ変調を行うＯＲ
回路である。３３はＯＲ回路３０によってデューティ変
調されたクロック信号である。３４はＯＲ回路３１によ
ってデューティ変調されたクロック信号である。３５は
ＯＲ回路３２によってデューティ変調されたクロック信
号である。
る。１８はＣＰＵであり、１９はタイマーであり、２０
はシリアルインターフェースである。２１，２２はクロ
ック生成部１７で生成されたクロックを遅延させる遅延
素子である。２３はクロック生成部１７の出力クロック
信号である。２４は遅延素子２１によって遅延したクロ
ック信号である。２５は遅延素子２２によって遅延した
クロック信号である。４３は制御信号であり、２６は遅
延素子によって遅延した複数のクロック信号のうち制御
信号４３によって任意に選択するセレクタである。２７
はセレクタ２６によって選択されたＣＰＵ１８に対する
デューティ変調用クロック信号である。２８はセレクタ
２６によって選択されたタイマー１９に対するデューテ
ィ変調用クロック信号である。２９はセレクタ２６によ
って選択されたシリアルインターフェース２０に対する
デューティ変調用クロック信号である。３０はクロック
信号２３とクロック信号２７の論理和をとることによっ
てＣＰＵ１８のクロック信号に対してデューティ変調を
行うＯＲ回路である。３１はクロック信号２３とクロッ
ク信号２８の論理和をとることによってタイマー１９の
クロック信号に対してデューティ変調を行うＯＲ回路で
ある。３２はクロック信号２３と遅延クロック信号２９
の論理和をとることによってシリアルインターフェース
２０のクロック信号に対してデューティ変調を行うＯＲ
回路である。３３はＯＲ回路３０によってデューティ変
調されたクロック信号である。３４はＯＲ回路３１によ
ってデューティ変調されたクロック信号である。３５は
ＯＲ回路３２によってデューティ変調されたクロック信
号である。
【００１９】以上のように構成された本発明の実施の形
態３について、以下に動作を説明する。まず、クロック
生成部１７によって生成されたクロック信号２３は遅延
素子２１によって遅延し、遅延クロック信号２４とな
る。さらに遅延クロック信号２４は遅延素子２２によっ
て遅延し、遅延クロック信号２５となる。同様に遅延素
子を複数個挿入してクロックを遅延されることにより複
数のタイミングの遅延クロック信号を生成することが可
能である。また、遅延素子として一定の遅延量の遅延素
子を用いるのではなく、さまざまな遅延量の遅延素子を
用いてクロック信号を遅延することによって、より多く
のタイミングの種類のクロック信号を用意可能となる。
態３について、以下に動作を説明する。まず、クロック
生成部１７によって生成されたクロック信号２３は遅延
素子２１によって遅延し、遅延クロック信号２４とな
る。さらに遅延クロック信号２４は遅延素子２２によっ
て遅延し、遅延クロック信号２５となる。同様に遅延素
子を複数個挿入してクロックを遅延されることにより複
数のタイミングの遅延クロック信号を生成することが可
能である。また、遅延素子として一定の遅延量の遅延素
子を用いるのではなく、さまざまな遅延量の遅延素子を
用いてクロック信号を遅延することによって、より多く
のタイミングの種類のクロック信号を用意可能となる。
【００２０】次に、クロック信号２４、２５等のさまざ
まな遅延クロック信号をセレクタ２６に入力する。セレ
クタ２６によって制御信号４３の値に応じて、ＣＰＵ１
８、タイマー１９、シリアルインターフェース２０に対
してそれぞれ異なった遅延信号を選択する。ここでは、
ＣＰＵ１８に対するクロック信号２７としてクロック信
号２３が選択され、タイマー１９に対するクロック信号
２８としてクロック信号２４が選択され、シリアルイン
ターフェース２０に対してはクロック信号２５が選択さ
れクロック信号２９とする。ＯＲ回路３０に入力される
クロック信号２７とクロック信号２３の論理和はクロッ
ク信号３３としてＣＰＵ１８に入力される。この場合
は、クロック信号２７もクロック信号２３が選択されて
いるので、クロック信号２３がそのままＣＰＵ１８に入
力される。ＯＲ回路３１についてはクロック信号２３と
クロック信号２８による論理和がクロック信号３４とし
てタイマー１９に入力され、クロック信号３４は、図３
の波形に見られるようにクロック信号２３に対して立り
下りを遅延させたデューティ変調波形となる。同様に、
遅延したクロック信号２９とクロック信号２３の論理和
をとることにより、さらに立ち下がりを遅延させたデュ
ーティ変調波形がクロック信号３５としてシリアルイン
ターフェース２０に入力される。
まな遅延クロック信号をセレクタ２６に入力する。セレ
クタ２６によって制御信号４３の値に応じて、ＣＰＵ１
８、タイマー１９、シリアルインターフェース２０に対
してそれぞれ異なった遅延信号を選択する。ここでは、
ＣＰＵ１８に対するクロック信号２７としてクロック信
号２３が選択され、タイマー１９に対するクロック信号
２８としてクロック信号２４が選択され、シリアルイン
ターフェース２０に対してはクロック信号２５が選択さ
れクロック信号２９とする。ＯＲ回路３０に入力される
クロック信号２７とクロック信号２３の論理和はクロッ
ク信号３３としてＣＰＵ１８に入力される。この場合
は、クロック信号２７もクロック信号２３が選択されて
いるので、クロック信号２３がそのままＣＰＵ１８に入
力される。ＯＲ回路３１についてはクロック信号２３と
クロック信号２８による論理和がクロック信号３４とし
てタイマー１９に入力され、クロック信号３４は、図３
の波形に見られるようにクロック信号２３に対して立り
下りを遅延させたデューティ変調波形となる。同様に、
遅延したクロック信号２９とクロック信号２３の論理和
をとることにより、さらに立ち下がりを遅延させたデュ
ーティ変調波形がクロック信号３５としてシリアルイン
ターフェース２０に入力される。
【００２１】以上の構成により、任意の遅延したクロッ
ク信号と原発のクロック信号の論理和をとって各機能ブ
ロックに入力することにより、任意の遅延したクロック
信号に応じて、特にクロックの立ち下りのタイミングが
遅延したさまざまなタイミングのクロック信号に同期し
て各機能ブロックが動作するため、回路動作の同期を保
ちながらクロック信号の同時変化による瞬時電力消費を
抑え、不要輻射ノイズによる回路動作の不具合を抑制す
ることができる。
ク信号と原発のクロック信号の論理和をとって各機能ブ
ロックに入力することにより、任意の遅延したクロック
信号に応じて、特にクロックの立ち下りのタイミングが
遅延したさまざまなタイミングのクロック信号に同期し
て各機能ブロックが動作するため、回路動作の同期を保
ちながらクロック信号の同時変化による瞬時電力消費を
抑え、不要輻射ノイズによる回路動作の不具合を抑制す
ることができる。
【００２２】本実施の形態３では、セレクタの動作を制
御信号によって制御していたが、実施の形態２に示すよ
うに、レジスタの値をソフトウェアにより設定してセレ
クタの動作を制御することもできる。
御信号によって制御していたが、実施の形態２に示すよ
うに、レジスタの値をソフトウェアにより設定してセレ
クタの動作を制御することもできる。
【００２３】また、以上の実施の形態では、原発のクロ
ック信号が１種類の場合について説明したが、複数の原
発のクロック信号それぞれについてタイミングをずらし
て同時変化を抑制することも可能である。
ック信号が１種類の場合について説明したが、複数の原
発のクロック信号それぞれについてタイミングをずらし
て同時変化を抑制することも可能である。
【００２４】
【発明の効果】以上のように本発明のクロック信号調整
回路を用いると、各機能ブロックが、セレクタで制御信
号やレジスタの設定により任意に選択したさまざまな遅
延のクロック信号に同期して動作するため、クロック信
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することができる。ま
た、任意の遅延したクロック信号と原発のクロック信号
の論理和をとることによりクロックの立ち下りのタイミ
ングが遅延するため、回路動作の同期を保ちながらクロ
ック信号の同時変化による瞬時電力消費を抑え、不要輻
射ノイズによる回路動作の不具合を抑制することができ
る。
回路を用いると、各機能ブロックが、セレクタで制御信
号やレジスタの設定により任意に選択したさまざまな遅
延のクロック信号に同期して動作するため、クロック信
号の同時変化による瞬時電力消費を抑え、不要輻射ノイ
ズによる回路動作の不具合を抑制することができる。ま
た、任意の遅延したクロック信号と原発のクロック信号
の論理和をとることによりクロックの立ち下りのタイミ
ングが遅延するため、回路動作の同期を保ちながらクロ
ック信号の同時変化による瞬時電力消費を抑え、不要輻
射ノイズによる回路動作の不具合を抑制することができ
る。
【図１】本発明の実施の形態１におけるクロック信号調
整回路の構成図
整回路の構成図
【図２】本発明の実施の形態２におけるクロック信号調
整回路の構成図
整回路の構成図
【図３】本発明の実施の形態３のクロック信号調整回路
におけるクロック信号のデューティ変調回路の構成図
におけるクロック信号のデューティ変調回路の構成図
【図４】従来の半導体集積回路装置におけるクロック信
号の供給を示す図
号の供給を示す図
１ クロック生成部 ２ ＣＰＵ ３ タイマー ４ シリアルインターフェース ５ 遅延素子 ６ 遅延素子 ７ クロック信号 ８ クロック信号 ９ クロック信号 １０ セレクタ １１ クロック信号 １２ クロック信号 １３ クロック信号 １４ レジスタ １５ レジスタ １６ レジスタ １７ クロック生成部 １８ ＣＰＵ １９ タイマー ２０ シリアルインターフェース ２１ 遅延素子 ２２ 遅延素子 ２３ クロック信号 ２４ クロック信号 ２５ クロック信号 ２６ セレクタ ２７ クロック信号 ２８ クロック信号 ２９ クロック信号 ３０ ＯＲ回路 ３１ ＯＲ回路 ３２ ＯＲ回路 ３３ クロック信号 ３４ クロック信号 ３５ クロック信号 ３６ クロック生成部 ３７ ＣＰＵ ３８ タイマー ３９ シリアルインターフェース ４０ クロック信号 ４１ クロック信号 ４２ クロック信号 ４３ 制御信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BC06 CC02 5J039 EE14 EE19 EE24 EE26 KK00 KK13 MM04 MM08
Claims (3)
- 【請求項１】半導体集積回路装置を任意に分割した特定
のクロックに同期して動作する各回路ブロックにそれぞ
れ位相をずらしたクロック信号を入力するクロック信号
調整回路であって、 クロック信号を生成するクロック生成部と、 前記クロック信号を遅延させる１または２以上の遅延素
子と、 前記クロック信号または前記遅延素子により遅延された
種々のクロック信号の内から制御信号によって任意のク
ロック信号を選択して前期回路ブロックに入力するセレ
クタとを有するクロック信号調整回路。 - 【請求項２】半導体集積回路装置を任意に分割した特定
のクロックに同期して動作する各回路ブロックにそれぞ
れ位相をずらしたクロック信号を入力するクロック信号
調整回路であって、 クロック信号を生成するクロック生成部と、 前記クロック信号を遅延させる１または２以上の遅延素
子と、 外部からソフトウェアにより設定可能なレジスタと、 前記クロック信号または前記遅延素子により遅延された
種々のクロック信号の内から前記レジスタによって任意
のクロック信号を選択して前期回路ブロックに入力する
セレクタとを有するクロック信号調整回路。 - 【請求項３】前記クロック生成部が生成したクロック信
号と前記セレクタによって選択されたクロック信号との
論理和信号を前記回路ブロックの動作クロック信号とす
ることを特徴とする請求項１または請求項２記載のクロ
ック信号調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173297A JP2002366250A (ja) | 2001-06-08 | 2001-06-08 | クロック信号調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173297A JP2002366250A (ja) | 2001-06-08 | 2001-06-08 | クロック信号調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002366250A true JP2002366250A (ja) | 2002-12-20 |
Family
ID=19014781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173297A Pending JP2002366250A (ja) | 2001-06-08 | 2001-06-08 | クロック信号調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002366250A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US12019465B2 (en) | 2019-12-04 | 2024-06-25 | Hitachi Astemo, Ltd. | Electronic control device, control method, and sensor system |
-
2001
- 2001-06-08 JP JP2001173297A patent/JP2002366250A/ja active Pending
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| JP7261149B2 (ja) | 2019-12-04 | 2023-04-19 | 日立Astemo株式会社 | 電子制御装置、制御方法、センサシステム |
| US12019465B2 (en) | 2019-12-04 | 2024-06-25 | Hitachi Astemo, Ltd. | Electronic control device, control method, and sensor system |
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