JP2011151204A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】２つの荷電粒子又はイオンが同時に２つの方向に移動する場合でもソフトエラー発生を抑制することができる半導体集積回路装置を提供すること。
【解決手段】本発明の半導体集積回路装置は、第一導電型の基板に、第一導電型の第一のウエル（“ＰＷＥＬＬ”）と第一導電型とは異なる第二導電型の第二のウエル（“ＮＷＥＬＬ”）を各々含む情報保持回路である第一、第二の情報保持回路（１、２）を第一の方向（Ｘ）に隣接して配置し、第一、第二の情報保持回路（１、２）間の第一及び第二の情報保持回路（１、２）の対向する辺から各々所定距離の位置に第一、二の情報保持回路（１、２）の対向する辺と平行する第二の方向（Ｙ）に第三のウエル（５）を設け、第一及び第二の情報保持回路（１、２）から所定距離と略同等距離の位置に第一の方向（Ｘ）に延在する第四のウエル（６）を設けたことを特徴とする。
【選択図】図６Ａ

Description

本発明は、情報を保持する複数の情報保持回路（フリップフロップ回路／ラッチ回路等）を具備する半導体集積回路装置に関する。
微細化・低電圧化に伴って、論理回路のソフトエラー、即ち、情報保持回路の論理反転や信号伝達時の誤データ転送｛シングル・イベント・トランジェント（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）｝が問題となってきている。そこで、複数の情報保持回路の出力に一致回路や多数決論理回路を接続することにより対策が行われている。
しかしながら、一致回路や多数決論理回路自身のＳＥＵ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ）／ＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）が問題となる場合がある。これにより、複数の情報保持回路が同時に論理反転するのを防ぐことが重要となっている。
本発明に関連する従来技術として、情報保持回路と多数決論理回路とのＳＥＵ耐性を向上させる技術が例えば非特許文献１に記載されている。非特許文献１では、情報保持回路に対してトランジスタを追加して論理反転が発生しにくいようにしている。同文献のＦｉｇ．１１には情報保持回路（ラッチ回路）の対策、Ｆｉｇ．１０には多数決論理回路の対策例が示されている。
また、放射線によっては直接・間接に発生したキャリアがノード拡散層へ収集されるのを防ぐ方法として、メモリセルとメモリセルの間にダミーのウエルを設けることが、特許文献１（特開２００２−３５３４１３の特に図４）に提案されている。このようなダミーウエルを設けることで、２セル同時反転を防いでいる。
特開２００２−３５３４１３号公報
Ｍａｒｋ Ｐ． Ｂａｚｅ， Ｓｔｅｖｅｎ Ｐ． Ｂｕｃｈｎｅｒ， Ｄａｌｅ ＭｃＭｏｒｒｏｗ "Ａ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｄｅｓｉｇｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ ＳＥＵ Ｈａｒｄｅｎｉｎｇ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ， Ｖｏｌ．４７， Ｎｏ．６， ｐｐ．２６０３〜２６０８， ２０００
非特許文献１では、情報保持回路に対してトランジスタを追加して論理反転が起こりにくいようにしているが、レイアウト面積が増加するという問題や、回路構成によってはスペック（タイミング）を満足するために設計が難しい場合があり、そのための設計工数の増加の問題がある。
情報保持回路が同時に論理反転するのは、メモリセルが２ビット同時に反転するのとまったく同じことである。最近の電源電圧１Ｖ程度の製品における情報保持回路を構成するトランジスタのノード拡散層面積は少し前の世代のＳＲＡＭのノード拡散層面積と同程度であるので、情報保持回路の同時論理反転が起こる可能性がある。特許文献１では、メモリセルとメモリセルの間にダミーのウエルを設けることにより、メモリセルノード拡散層へのキャリア流入を防ぐことが記載されている。しかしながら、中性子がＳｉ基板に入射して、核反応で２種以上のイオンが同時に発生した場合についての対策はなされていない。
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体集積回路装置は、第一導電型の基板に、第一導電型の第一のウエル（“ＰＷＥＬＬ”）と第一導電型とは異なる第二導電型の第二のウエル（“ＮＷＥＬＬ”）を各々含む情報保持回路である第一、第二の情報保持回路（１、２）を第一の方向（Ｘ）に隣接して配置し、前記第一、第二の情報保持回路（１、２）間の前記第一及び第二の情報保持回路（１、２）の対向する辺から各々所定距離の位置に前記第一、二の情報保持回路（１、２）の対向する辺と平行する第二の方向（Ｙ）に第三のウエル（５）を設け、前記第一及び第二の情報保持回路（１、２）から前記所定距離と略同等距離の位置に前記第一の方向（Ｘ）に延在する第四のウエル（６）を設けたことを特徴とする。
本発明の半導体集積回路装置では、近接する情報処理装置（１、２）間に配置された第三のウエル（５）と、第一、第二の情報保持回路（１、２）を囲うために配置された第四のウエル（６）とを配置している。このような構成により、１つの荷電粒子又はイオンが一方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、第二の方向（Ｙ）に配置された第四のウエル（６）によって電荷収集が行われるため、ソフトエラー発生が抑制される。
更に、本発明の半導体集積回路装置では、上述の構成により、２つの荷電粒子又はイオンが同時に２つの方向に移動して、第一、第二の情報保持回路（１、２）に影響を及ぼすような場合でも、第四のウエル（６）と第三のウエル（５）とによって電荷収集が行われるので、ソフトエラー発生が抑制される。
このように、本発明の半導体集積回路装置によれば、２つの情報保持回路の間に第三のウエル（５）と第四のウエル（６）とを設けることによって、第三のウエル（５）と第四のウエル（６）とが第一、第二の情報保持回路（１、２）間に発生した電荷（キャリア）を収集するため、第一、第二の情報保持回路（１、２）に流入するキャリアを少なくすることができる。従って、中性子がＳｉ基板に入射して核反応で２種以上のイオンが同時に発生した場合においても、第三のウエル（５）、第四のウエル（６）によって、第一、第二の情報保持回路（１、２）への同時電荷流入（２つの情報保持回路のノード拡散層への同時電荷収集）が抑制され、同時に論理反転する確率が下がる。
図１Ａは、情報保持回路の構成を示す回路図である。 図１Ｂは、３入力多数決論理回路の構成を示す回路図である。 図２は、本発明の実施形態による半導体集積回路装置の構成を示すブロック図である。 図３は、本発明の実施形態による半導体集積回路装置の動作を示す真理値表である。 図４Ａは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図４Ｂは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図４Ｃは、図４Ｇの配置を説明するための平面及び断面図である。 図４Ｄは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図４Ｅは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図４Ｆは、図４Ｇの配置を説明するための平面及び断面図である。 図４Ｇは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図４Ｈは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。 図５Ａは、本発明の実施形態による半導体集積回路装置における情報保持回路の第１、２ウエルとゲートとの配置を示している。 図５Ｂは、本発明の実施形態による半導体集積回路装置における情報保持回路の第１、２ウエルとゲートとの配置を示している。 図６Ａは、本発明の第１実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５と補助用ウエル６との配置を示している。 図６Ｂは、本発明の第２実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５と補助用ウエル６との配置を示している。 図７Ａは、本発明の第３実施形態による半導体集積回路装置における情報保持回路１〜３と３入力多数決論理回路４と分離用ウエル５と補助用ウエル６の配置とを示している。 図７Ｂは、本発明の第３実施形態の変形例による半導体集積回路装置における情報保持回路１〜３と３入力多数決論理回路４と分離用ウエル５と補助用ウエル６の配置とを示している。 図８Ａは、本発明の第４実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５（第１、２の分離用ウエル１３、１４）と補助用ウエル６（第１、２の補助用ウエル１１、１２）との配置を示している。 図８Ｂは、本発明の第５実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５（第１、２の分離用ウエル１３、１４）と補助用ウエル６（第１、２の補助用ウエル１１、１２）との配置を示している。 図９Ａは、本発明の効果を説明するための図である。 図９Ｂは、本発明の効果を説明するための図である。 図１０は、本発明の効果を説明するための図である。
以下に添付図面を参照して、本発明の実施形態による半導体集積回路装置について詳細に説明する。
図１Ａは、情報保持回路の構成を示す回路図である。図１Ｂは、３入力多数決論理回路の構成を示す回路図である。図２は、本発明の実施形態による半導体集積回路装置の構成を示すブロック図である。図３は、本発明の実施形態による半導体集積回路装置の動作を示す真理値表である。
図２に示されるように、本発明の実施形態による半導体集積回路装置は、複数の情報保持回路と、一致回路、又は、多数決論理回路とを具備している。例えば、複数の情報保持回路のうちの３個の情報保持回路をそれぞれ第１〜３の情報保持回路（以下、情報保持回路１〜３と称する）とする。この場合、多数決論理回路は、３入力多数決論理回路（以下、多数決論理回路４と称する）であり、情報保持回路１〜３に接続されているものとする。
図１Ａに示されるように、情報保持回路１〜３の各々は、フリップフロップ回路であり、トランジスタＰｃｈＦＥＴ１、２、ＮｃｈＦＥＴ１、２と、反転素子ＩＮＶ１、２とを備えている。トランジスタＰｃｈＦＥＴ１、２、ＮｃｈＦＥＴ１、２は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、又は、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタＰｃｈＦＥＴ１、２は、Ｐ型（又は、第１導電型とも称する）のトランジスタであり、トランジスタＮｃｈＦＥＴ１、２は、Ｎ型（又は、第２導電型とも称する）のトランジスタである。また、図示しないが、反転素子ＩＮＶ１、２は、ＭＯＳＦＥＴ又はＭＩＳＦＥＴであるＰ型のトランジスタとＮ型のトランジスタとにより構成される。
トランジスタＰｃｈＦＥＴ１は、第１電源電圧を供給する第１電源と、ノードＮｏｄｅ１との間に接続され、そのゲートに入力信号が供給される。トランジスタＰｃｈＦＥＴ２は、トランジスタＰｃｈＦＥＴ１とノードＮｏｄｅ１との間に接続され、そのゲートにクロック信号が供給される。トランジスタＮｃｈＦＥＴ１は、ノードＮｏｄｅ１と、第１電源電圧よりも低い第２電源電圧（接地電圧）を供給する第２電源との間に接続され、そのゲートに入力信号が供給される。トランジスタＮｃｈＦＥＴ２は、ノードＮｏｄｅ１とトランジスタＮｃｈＦＥＴ１との間に接続され、そのゲートにクロック信号が供給される。トランジスタＰｃｈＦＥＴ１及びトランジスタＮｃｈＦＥＴ１のゲートは、情報保持回路１〜３の入力として使用される。反転素子ＩＮＶ１は、その入力にノードＮｏｄｅ２が接続され、その出力にノードＮｏｄｅ１が接続されている。反転素子ＩＮＶ２は、その入力にノードＮｏｄｅ１が接続され、その出力にノードＮｏｄｅ２が接続されている。ノードＮｏｄｅ２は、情報保持回路１〜３の出力Ｑとして使用される。例えば、第１電源電圧は、値“１”を表し、第２電源電圧は、値“０”を表しているものとする。
図１Ｂに示されるように、３入力多数決論理回路４は、第１、２のＡＮＤ回路と、ＸＯＲ回路と、ＯＲ回路とを備えている。第１のＡＮＤ回路は、その入力に信号Ａと信号Ｂとが供給される。ＸＯＲ回路は、その入力に信号Ａと信号Ｂとが供給される。第２のＡＮＤ回路は、その入力にＸＯＲ回路の出力と信号Ｃとが供給される。ＯＲ回路は、その入力に第１のＡＮＤ回路の出力と第２のＡＮＤ回路の出力とが供給され、その出力として出力信号ｆを出力する。例えば、情報保持回路１〜３の出力Ｑは、それぞれ、値“０”又は“１”を表す信号Ａ、Ｂ、Ｃであるものとする（図２参照）。
３入力多数決論理回路４は、情報保持回路１〜３から出力された信号Ａ、Ｂ、Ｃを入力する。そこで、図３に示されるように、３入力多数決論理回路４は、信号Ａ、Ｂ、Ｃが表す値に対して多数決を施す。３入力多数決論理回路４は、その結果を出力信号ｆとして出力する。
（第１実施形態）
図４Ａ、４Ｂ、４Ｄ、４Ｅ、４Ｇ、４Ｈは、本発明の実施形態による半導体集積回路装置における分離用ウエル５の配置を示す平面及び断面図である。図４Ｃ、４Ｆは、図４Ｇの配置を説明するための平面及び断面図である。図５Ａ、図５Ｂは、本発明の実施形態による半導体集積回路装置における情報保持回路の第１、２ウエルとゲートとの配置を示している。図６Ａは、本発明の第１実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５と補助用ウエル６との配置を示している。図９Ａ、９Ｂ、図１０は、本発明の効果を説明するための図である。
図６Ａに示されるように、本発明の第１実施形態による半導体集積回路装置は、更に、分離用ウエル５と、補助用ウエル６とを具備している。
情報保持回路１〜３の各々は、更に、Ｐ型の基板の表面に形成されたＰ型の第１のウエル“ＰＷＥＬＬ”とＮ型の第２のウエル“ＮＷＥＬＬ”と、第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”上に形成されたゲートとを備えている（図４Ａ〜図４Ｇ、図５Ａ、図５Ｂ参照）。第１のウエル“ＰＷＥＬＬ”とその上に形成されたゲートとにより、上述のトランジスタＰｃｈＦＥＴ１、２として使用される。第２のウエル“ＮＷＥＬＬ”とその上に形成されたゲートとにより、上述のトランジスタＮｃｈＦＥＴ１、２として使用される。
分離用ウエル５は、基板の表面に形成され、情報保持回路１〜３のうちの、近接する情報保持回路間に設けられている。補助用ウエル６は、基板の表面に形成され、分離用ウエル５に接続され、情報保持回路１〜３の周囲に分離用ウエル５とは異なる方向に設けられている。
補助用ウエル６は、基板に平行な第１の方向Ｘに延びるＰ型又はＮ型の第１の補助用ウエル１１と、第１の方向Ｘに延びるＰ型又はＮ型の第２の補助用ウエル１２とを備えている。そこで、情報保持回路１〜３の各々は、第１の補助用ウエル１１と第２の補助用ウエル１２間に設けられ、第１方向に向かって直線上に配置されている。
分離用ウエル５は、基板に平行であり、且つ、第１の方向Ｘに直行する第２の方向Ｙに向かって、第１の補助用ウエル１１から第２の補助用ウエル１２まで延びるＰ型又はＮ型のウエルである。ここで、情報保持回路１と情報保持回路２間に設けられた分離用ウエル５を第１の分離用ウエル１３と称する。情報保持回路２と情報保持回路３間に設けられた分離用ウエル５を第２の分離用ウエル１４と称する。
分離用ウエル５の配置について具体的に説明する。
図４Ａに示されるように、近接する情報保持回路１〜２、２〜３のうちの２個の情報保持回路をそれぞれ一方の情報保持回路、他方の情報保持回路とする。この場合、一方の情報保持回路の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”と、分離用ウエル５と、他方の情報保持回路の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”とがこの順に一方向に配置されている。ここで、分離用ウエル５は、Ｎ型のウエル“ＮＷＥＬＬ”であり、一方の情報保持回路の第１のウエル“ＰＷＥＬＬ”と他方の情報保持回路の第２のウエル“ＮＷＥＬＬ”との間に離れて設けられている。
また、図４Ｂに示されるように、分離用ウエル５は、Ｎ型のウエル“ＮＷＥＬＬ”であり、一方の情報保持回路の第１のウエル“ＰＷＥＬＬ”に隣接して設けられ、他方の情報保持回路の第２のウエル“ＮＷＥＬＬ”に離れて設けられてもよい。
また、図４Ｄに示されるように、分離用ウエル５は、Ｐ型のウエル“ＰＷＥＬＬ”であり、一方の情報保持回路の第１のウエル“ＰＷＥＬＬ”と他方の情報保持回路の第２のウエル“ＮＷＥＬＬ”との間に離れて設けられてもよい。
また、図４Ｅに示されるように、分離用ウエル５は、Ｐ型のウエル“ＰＷＥＬＬ”であり、一方の情報保持回路の第１のウエル“ＰＷＥＬＬ”に離れて設けられ、他方の情報保持回路の第２のウエル“ＮＷＥＬＬ”に隣接して設けられてもよい。
また、図４Ｃ、図４Ｆに示されるように、分離用ウエル５が、一方の情報保持回路の第１のウエル“ＰＷＥＬＬ”と他方の情報保持回路の第２のウエル“ＮＷＥＬＬ”とに隣接することによって同じ導電型のウエル“ＰＷＥＬＬ”“ＮＷＥＬＬ”と対向するような場合を想定する。
そこで、図４Ｇに示されるように、本発明の第１実施形態による半導体集積回路装置は、図４Ｃ、図４Ｆの構成に対して、深いＮ型のウエルを設けてもよい。この場合、本発明の第１実施形態による半導体集積回路装置は、更に、基板の表面に形成された深いＮ型ウエル“ＮＷＥＬＬ”と、深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成されたＰ型ウエル“ＰＷＥＬＬ”とを具備している。一方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”と、他方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”は、深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成され、分離用ウエル５は、深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成されたＰ型の第１分割ウエル“ＰＷＥＬＬ”と、深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成されたＮ型の第２分割ウエル“ＮＷＥＬＬ”とを含んでいる。そこで、Ｐ型ウエル“ＰＷＥＬＬ”と、一方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”と、第２分割ウエル“ＮＷＥＬＬ”と、第１分割ウエル“ＰＷＥＬＬ”と、他方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”とがこの順に一方向に配置されている。
また、図４Ｈに示されるように、本発明の第１実施形態による半導体集積回路装置は、図４Ｃ、図４Ｆの構成に対して、それぞれの深いＮ型のウエルを分離させてもよい。この場合、本発明の第１実施形態による半導体集積回路装置は、更に、基板の表面に離れて形成された第１〜３の深いＮ型ウエル“ＮＷＥＬＬ”を具備している。一方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”は、第１の深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成され、他方の情報保持回路の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”は、第３の深いＮ型ウエル“ＮＷＥＬＬ”の表面に形成され、分離用ウエル５は、第１〜３の深いＮ型ウエル“ＮＷＥＬＬ”を含んでいる。
ここで、放射線によって発生したイオンが基板内に多量の電荷を発生して、情報保持回路１〜３が論理反転するメカニズムについて、図１を用いて説明する。
上述のように、情報保持回路１〜３は２つのノードＮｏｄｅ１、２を有し、反転素子ＩＮＶ１は、その入力にノードＮｏｄｅ２が接続され、その出力にノードＮｏｄｅ１が接続されている。反転素子ＩＮＶ２は、その入力にノードＮｏｄｅ１が接続され、‘その出力にノードＮｏｄｅ２が接続されている。今、反転素子ＩＮＶ２の出力のレベルがハイレベル（出力Ｑが論理「Ｈ」）である場合、反転素子ＩＮＶ２を構成するＮ型のトランジスタ（ＮＭＯＳＦＥＴ）の拡散層（図１Ａには図示していない）に、イオンによって発生した電子が流入したときに、この拡散層の電位が低下する。即ち、反転素子ＩＮＶ２の出力が第１電源電圧から第２電源電圧（接地電圧）に下降し、反転素子ＩＮＶ２の出力のレベルがハイレベルからローレベルになる。同時に、反転素子ＩＮＶ１のゲートに供給される信号のレベルもハイレベルからローレベルになる。反転素子ＩＮＶ１の出力はローレベルであるため、瞬間的にはどちらのノードＮｏｄｅ１、２もローレベルの状態である。このとき、反転素子ＩＮＶ１のゲート電位が反転素子ＩＮＶ２のゲート電位より早く上昇すると、反転素子ＩＮＶ１のノード（拡散層）がハイレベルとなり、反転素子ＩＮＶ２のノード（拡散層）がローレベルとなる。その結果、最初の状態と逆の論理出力となり、ソフトエラー発生となる。
本発明の効果について、図９Ａ、９Ｂ、図１０を用いて説明する。
本発明の第１実施形態による半導体集積回路装置では、複数の情報保持回路のうちの、近接する情報処理装置間に配置された分離用ウエル５と、複数の情報保持回路を囲うために配置された補助用ウエル６とを配置している。本実施形態では、複数の情報保持回路が並ぶ方向に対して垂直方向（第２の方向Ｙ）に補助用ウエル６を２箇所配置し、複数の情報保持回路が並ぶ方向である水平方向（第１の方向Ｘ）に分離用ウエル５を２列配置している。このような構成により、図９Ａに示されるように、１つの荷電粒子又はイオンが一方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、垂直方向（第２の方向Ｙ）に配置された補助用ウエル６によって電荷収集が行われるため、ソフトエラー発生が抑制される。
更に、本発明の第１実施形態による半導体集積回路装置では、上述の構成により、２つの荷電粒子又はイオンが同時に２つの方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、補助用ウエル６と分離用ウエル５とによって電荷収集が行われるので、ソフトエラー発生が抑制される。
このように、本発明の第１実施形態による半導体集積回路装置によれば、２つの情報保持回路の間に分離用ウエル５と補助用ウエル６とを設けることによって、分離用ウエル５と補助用ウエル６とが２つの情報保持回路間に発生した電荷（キャリア；本実施形態では電子）を収集するため、２つの情報保持回路に流入するキャリアを少なくすることができる。従って、図１０に示されるように、中性子がＳｉ基板に入射して核反応で２種以上のイオンが同時に発生した場合においても、水平方向（第１の方向Ｘ）、垂直方向（第２の方向Ｙ）の２方向にそれぞれ配置された分離用ウエル５、補助用ウエル６によって、２つの情報保持回路への同時電荷流入（２つの情報保持回路のノード拡散層への同時電荷収集）が抑制され、同時に論理反転する確率が下がる。
また、本発明の第１実施形態による半導体集積回路装置によれば、情報保持回路のウエルの延在方向とトランジスタ（例えばＭＩＳＦＥＴ）の拡散層の向きを考えたとき、上述のように、２方向にそれぞれ分離用ウエル５、補助用ウエル６を設けていれば、この拡散層の向き（拡散層短辺方向と長辺方向）に影響されない。例えば、図５Ａに示されるように、情報保持回路の長手方向にイオンが移動するときに、情報保持回路の拡散層が短辺方向の向きに配置されている場合、電荷収集量は少ない。このとき、長手方向に直交する方向に分離用ウエル５、補助用ウエル６を設けていない場合でも影響が少ない。これに対して、図５Ｂに示されるように、情報保持回路の拡散層が長手方向の向きに配置されている場合、電荷収集量は多くなる。本発明では、拡散層の向き（ゲート電極向き、チャンネル電流向きなど・・・）がどちらであっても、１方向に分離用ウエル５、補助用ウエル６を設けているため、電荷収集量に対する拡散層の向き依存性を小さくできる。
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明について省略する。
図６Ｂは、本発明の第２実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５と補助用ウエル６との配置を示している。
図６Ｂに示されるように、情報保持回路１〜３の各々は、同一平面上で三角形の頂点になるように配置されている。
分離用ウエル５は、第１、２の分離用ウエル１３、１４に代えて、Ｐ型又はＮ型の第１〜３の分離用ウエル２１〜２３を備えている。
第１の分離用ウエル２１は、情報保持回路１〜３のうちの、近接する情報保持回路１、２間に設けられている。第２の分離用ウエル２２は、情報保持回路１〜３のうちの、近接する情報保持回路２、３間に設けられている。第３の分離用ウエル２３は、情報保持回路１〜３のうちの、近接する情報保持回路１、３間に設けられている。
第１の分離用ウエル２１は、基板に平行な第１の方向Ｘに延び、第３の分離用ウエル２３は、第１の分離用ウエル２１に接続され、第１の分離用ウエル２１から第１の方向Ｘに延びている。第１の分離用ウエル２１と第３の分離用ウエル２３は便宜上分けて記載しているが、一体化されて形成される。第２の分離用ウエル２２は、第１の分離用ウエル２１と第３の分離用ウエル２３との接続部に接続され、基板に平行であり、且つ、第１の方向Ｘに直行する第２の方向Ｙに延びている。
補助用ウエル６は、第１、２の補助用ウエル１１、１２に代えて、Ｐ型又はＮ型の第１〜３の補助用ウエル２４〜２６を備えている。
第１の補助用ウエル２４は、第１の分離用ウエル２１から第２の方向Ｙに延びている。第２の補助用ウエル２５は、第３の分離用ウエル２３から第２の方向Ｙに延び、情報保持回路１を囲うために第１の補助用ウエル２４に対向する位置に設けられている。第３の補助用ウエル２６は、第２の分離用ウエル２２に接続され、第１の方向Ｘに延び、第２、３の情報保持回路２、３を囲うために第１、３の分離用ウエル２１、２３に対向する位置に設けられている。
本発明の効果について説明する。
本発明の第２実施形態による半導体集積回路装置では、複数の情報保持回路のうちの、近接する情報処理装置間に配置された分離用ウエル５と、複数の情報保持回路を囲うために配置された補助用ウエル６とを配置している。このような構成により、１つの荷電粒子又はイオンが一方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、垂直方向（第２の方向Ｙ）に配置された補助用ウエル６によって電荷収集が行われるため、ソフトエラー発生が抑制される。
更に、本発明の第２実施形態による半導体集積回路装置では、上述の構成により、２つの荷電粒子又はイオンが同時に２つの方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、垂直方向（第２の方向Ｙ）に配置された補助用ウエル６と水平方向に配置された分離用ウエル５とによって電荷収集が行われるので、ソフトエラー発生が抑制される。
このように、本発明の第２実施形態による半導体集積回路装置によれば、２つの情報保持回路の間に分離用ウエル５と補助用ウエル６とを設けることによって、分離用ウエル５と補助用ウエル６とが２つの情報保持回路間に発生した電荷（キャリア；本実施形態では電子）を収集するため、２つの情報保持回路に流入するキャリアを少なくすることができる。従って、中性子がＳｉ基板に入射して核反応で２種以上のイオンが同時に発生した場合においても、水平方向（第１の方向Ｘ）、垂直方向（第２の方向Ｙ）の２方向にそれぞれ配置された分離用ウエル５、補助用ウエル６によって、２つの情報保持回路への同時電荷流入（２つの情報保持回路のノード拡散層への同時電荷収集）が抑制され、同時に論理反転する確率が下がる。
（第３実施形態）
第３実施形態では、第１実施形態と重複する説明について省略する。
図７Ａは、本発明の第３実施形態による半導体集積回路装置における情報保持回路１〜３と３入力多数決論理回路４と分離用ウエル５と補助用ウエル６との配置を示している。
図７Ａに示されるように、情報保持回路１〜３の各々は、同一平面上で三角形の頂点になるように配置されている。３入力多数決論理回路４は、情報保持回路１〜３と同一平面上で三角形の内心、外心、垂心、重心のいずれかになるように配置されている。
分離用ウエル５は、第１、２の分離用ウエル１３、１４に代えて、Ｐ型又はＮ型の第１〜３の分離用ウエル３１〜３３を備えている。
第１の分離用ウエル３１は、情報保持回路１〜３のうちの、近接する情報保持回路１、２間に設けられている。第２の分離用ウエル３２は、情報保持回路１〜３のうちの、近接する情報保持回路２、３間に設けられている。第３の分離用ウエル３３は、情報保持回路１〜３のうちの、近接する情報保持回路１、３間に設けられている。
補助用ウエル６は、第１、２の補助用ウエル１１、１２に代えて、Ｐ型又はＮ型の第１〜４の補助用ウエル３４〜３７を備えている。
第１の補助用ウエル３４は、第１の分離用ウエル３１と第３の分離用ウエル３３とに接続され、情報保持回路１と３入力多数決論理回路４間に設けられている。第２の補助用ウエル３５は、第１の分離用ウエル３１に接続され、情報保持回路２と３入力多数決論理回路４間に設けられている。第３の補助用ウエル３６は、第３の分離用ウエル３３に接続され、情報保持回路３と３入力多数決論理回路４間に設けられている。第４の補助用ウエル３７は、第２の分離用ウエル３２と第５の分離用ウエル３５と第６の分離用ウエル３６とに接続されている。
図７Ｂは、本発明の第３実施形態の変形例による半導体集積回路装置における情報保持回路１〜３と３入力多数決論理回路４と分離用ウエル５と補助用ウエル６との配置を示している。
図７Ｂに示されるように、情報保持回路１〜３の各々は、同一平面上で三角形の頂点になるように配置されている。上述の三角形は直角三角形であり、情報保持回路１〜３の各々と３入力多数決論理回路４は、同一平面上で四角形の頂点になるように配置されている。
分離用ウエル５は、第１、２の分離用ウエル１３、１４に代えて、Ｐ型又はＮ型の第１〜３の分離用ウエル４１〜４３を備えている。
第１の分離用ウエル４１は、情報保持回路１〜３のうちの、近接する情報保持回路１、２間に設けられている。第２の分離用ウエル４２は、情報保持回路１〜３のうちの、近接する情報保持回路２、３間に設けられている。第３の分離用ウエル４３は、情報保持回路１〜３のうちの、近接する情報保持回路１、３間に経路に設けられている。
第１の分離用ウエル４１は、基板に平行な第１の方向Ｘに延びている。第２の分離用ウエル４２は、第１の分離用ウエル４１に接続され、基板に平行であり、且つ、第１の方向Ｘに直行する第２の方向Ｙに延びている。第３の分離用ウエル４３は、Ｐ型又はＮ型の第４、５の分離用ウエル４４、４５を含んでいる。第４の分離用ウエル４４は、情報保持回路３と３入力多数決論理回路４間に設けられ、第１の分離用ウエル４１に接続され、第１の分離用ウエル４１から第１の方向Ｘに延びている。第１の分離用ウエル４１と第４の分離用ウエル４４は便宜上分けて記載しているが、一体化されて形成される。第５の分離用ウエル４５は、情報保持回路１と３入力多数決論理回路４間に設けられ、第１の分離用ウエル４１と第２の分離用ウエル４２と第４の分離用ウエル４４とに接続され、第２の分離用ウエル４２から第２の方向Ｙに延びている。第２の分離用ウエル４２と第５の分離用ウエル４５は便宜上分けて記載しているが、一体化されて形成される。
補助用ウエル６は、第１、２の補助用ウエル１１、１２に代えて、Ｐ型又はＮ型の第１〜４の補助用ウエル４６〜４９を備えている。
第１の補助用ウエル４６は、第５の分離用ウエル４５に接続され、第１の方向Ｘに延び、情報保持回路１と３入力多数決論理回路４とを囲うために第１、４の分離用ウエル４１、４４に対向する位置に設けられている。第２の補助用ウエル４７は、第１の分離用ウエル４１と第１の補助用ウエル４６とに接続され、第２の方向Ｙに延び、情報保持回路１と情報保持回路２とを囲うために第２、５の分離用ウエル４２、４５に対向する位置に設けられている。第３の補助用ウエル４８は、第２の分離用ウエル４２と第２の補助用ウエル４７とに接続され、第１の方向Ｘに延び、情報保持回路２と情報保持回路３とを囲うために第１、４の分離用ウエル４１、４４に対向する位置に設けられている。第４の補助用ウエル４９は、第４の分離用ウエル４４と第１の補助用ウエル４６と第３の補助用ウエル４８とに接続され、第２の方向Ｙに延び、情報保持回路３と３入力多数決論理回路４とを囲うために第２、５の分離用ウエル４２、４５に対向する位置に設けられている。
本発明の効果について説明する。
本発明の第３実施形態による半導体集積回路装置では、複数の情報保持回路のうちの、近接する情報処理装置間に配置された分離用ウエル５と、複数の情報保持回路を囲うために配置された補助用ウエル６とを配置している。このような構成により、１つの荷電粒子又はイオンが一方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、補助用ウエル６によって電荷収集が行われるため、ソフトエラー発生が抑制される。
更に、本発明の第３実施形態による半導体集積回路装置では、上述の構成により、２つの荷電粒子又はイオンが同時に２つの方向に移動して、２つの情報保持回路に影響を及ぼすような場合でも、補助用ウエル６と分離用ウエル５とによって電荷収集が行われるので、ソフトエラー発生が抑制される。
このように、本発明の第３実施形態による半導体集積回路装置によれば、２つの情報保持回路の間に分離用ウエル５と補助用ウエル６とを設けることによって、分離用ウエル５と補助用ウエル６とが２つの情報保持回路間に発生した電荷（キャリア；本実施形態では電子）を収集するため、２つの情報保持回路に流入するキャリアを少なくすることができる。従って、中性子がＳｉ基板に入射して核反応で２種以上のイオンが同時に発生した場合においても、分離用ウエル５、補助用ウエル６によって、２つの情報保持回路への同時電荷流入（２つの情報保持回路のノード拡散層への同時電荷収集）が抑制され、同時に論理反転する確率が下がる。
また、本発明の第３実施形態による半導体集積回路装置では、情報保持回路１〜３と３入力多数決論理回路４との配置により、レイアウト面積増加が少なくすむ。
ここで、図７Ａや図７Ｂのような配置が現実的に可能かどうか、説明する。
情報保持回路の大きさはその回路を構成するトランジスタ数とＷサイズでおおよそ決まる。情報保持回路と３入力多数決論理回路を構成するトランジスタのＷサイズは、多少異なる場合もあるが、平均すると大きく異なることはない。図１Ａに示される情報保持回路１〜３（フリップフロップ回路）は、最も簡単な回路構成でトタンジスタ数は８個であるが、一般的なフリップフロップ回路やレジスタ回路は、更にトランスファトランジスタや反転出力用トランジスタが加わる場合やマスター／スレイヴ構成などもあるので１０〜２０個のトランジスタで構成される。図１Ｂに示される多数決論理回路４は、２０個程度のトランジスタで構成される。このため、一つの「情報保持回路」と一つの「３入力多数決論理回路」の大きさは概ね同程度であり、図７Ａ、図７Ｂのような配置が可能である。
（第４実施形態）
第４実施形態では、第１実施形態と重複する説明について省略する。
図８Ａは、本発明の第４実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５（第１、２の分離用ウエル１３、１４）と補助用ウエル６（第１、２の補助用ウエル１１、１２）との配置を示している。
図８Ａに示されるように、情報保持回路１の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”と、第１の分離用ウエル１３と、情報保持回路２の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”と、第２の分離用ウエル１４と、情報保持回路３の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”とがこの順に第１の方向Ｘに配置されている。この場合、Ｐ型の基板であるため、第１の補助用ウエル１１と第２の補助用ウエル１２は、Ｎ型のウエル“ＮＷＥＬＬ”である。
また、情報保持回路１の第１のウエル“ＰＷＥＬＬ”と情報保持回路２の第１のウエル“ＰＷＥＬＬ”がＰ型であるため、第１の分離用ウエル１３は、Ｎ型のウエル“ＮＷＥＬＬ”である。情報保持回路２の第２のウエル“ＮＷＥＬＬ”と情報保持回路３の第２のウエル“ＮＷＥＬＬ”がＮ型であるため、第２の分離用ウエル１４は、Ｐ型のウエル“ＰＷＥＬＬ”である。
本発明の第４実施形態による半導体集積回路装置では、第１実施形態の変形例であり、上述のような構成にすることにより、例えば、ＮＭＩＳＦＥＴのＰＷＥＬＬ間に分離用ＮＷＥＬＬを設けて、ＮＭＩＳＦＥＴの拡散層に入る電子の流入を抑制することができる。
（第５実施形態）
第５実施形態では、第１実施形態と重複する説明について省略する。
図８Ｂは、本発明の第５実施形態による半導体集積回路装置における情報保持回路１〜３と分離用ウエル５（第１、２の分離用ウエル１３、１４）と補助用ウエル６（第１、２の補助用ウエル１１、１２）との配置を示している。
図８Ｂに示されるように、情報保持回路１の第１、２のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”と、第１の分離用ウエル１３と、情報保持回路２の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”と、第２の分離用ウエル１４と、情報保持回路３の第２、１のウエル“ＮＷＥＬＬ”、“ＰＷＥＬＬ”とがこの順に第１の方向Ｘに配置されている。この場合、Ｐ型の基板であるため、第１の補助用ウエル１１と第２の補助用ウエル１２は、Ｎ型のウエル“ＮＷＥＬＬ”である。
また、情報保持回路１の第２のウエル“ＮＷＥＬＬ”と情報保持回路２の第２のウエル“ＮＷＥＬＬ”がＮ型であるため、第１の分離用ウエル１３は、Ｐ型のウエル“ＰＷＥＬＬ”である。情報保持回路２の第１のウエル“ＰＷＥＬＬ”と情報保持回路３の第１のウエル“ＰＷＥＬＬ”がＰ型であるため、第２の分離用ウエル１４は、Ｎ型のウエル“ＮＷＥＬＬ”である。
本発明の第５実施形態による半導体集積回路装置では、第４実施形態の変形であり、上述のような構成にすることにより、例えば、３個の情報保持回路の配置と分離用ウエル５と補助用ウエル６との配置に関して電子と正孔の移動度を考慮して、電子流入が問題となるＮＭＩＳＦＥＴ（ノード拡散層を含む）をできるだけ遠くに配置する。この場合、第２の分離用ウエル１４は、Ｎ型のウエル“ＮＷＥＬＬ”でもＰ型のウエル“ＰＷＥＬＬ”でもどちらでもよいが、Ｎ型のウエル“ＮＷＥＬＬ”であることが好ましい。
ここで、本発明の第１〜５実施形態による半導体集積回路装置について、特徴を述べる。
本発明の第１実施形態による半導体集積回路装置（図６Ａ参照）は、第一導電型の基板に、第一導電型の第一のウエル“ＰＷＥＬＬ”と第一導電型とは異なる第二導電型の第二のウエル“ＮＷＥＬＬ”を各々含む情報保持回路である第一、第二の情報保持回路１、２を第一の方向Ｘに隣接して配置し、前記第一、第二の情報保持回路１、２間の前記第一及び第二の情報保持回路１、２の対向する辺から各々所定距離の位置に前記第一、二の情報保持回路１、２の対向する辺と平行する第二の方向Ｙに第三のウエル５を設け、前記第一及び第二の情報保持回路１、２から前記所定距離と略同等距離の位置に前記第一の方向Ｘに延在する第四のウエル６を設けたことを特徴とする。
前記第一の方向Ｘと前記第二の方向Ｙは略直交する方向であることを特徴とする。
前記第三のウエル５と第四のウエル６は同導電型のウエルまたは異なる導電型のウエルであることを特徴とする。
前記第三のウエル５は前記第一のウエル“ＰＷＥＬＬ”または前記第二のウエル“ＮＷＥＬＬ”と同導電型のウエルまたは異なる導電型のウエルであることを特徴とする。
前記所定距離は前記第三のウエル５が前記第一のウエル“ＰＷＥＬＬ”または前記第二のウエル“ＮＷＥＬＬ”の両方またはどちらかと接触している位置をも含むものであることを特徴とする。
前記第四のウエル６は前記第一の方向Ｘに延在し、略前記第一の情報保持回路１と前記第三のウエル５、第二の情報保持回路２の前記第一の方向Ｘのレイアウト幅であることを特徴とする。
前記第一のウエル“ＰＷＥＬＬ”、前記第二のウエル“ＮＷＥＬＬ”のどちらかより深い第五のウエル“ＮＷＥＬＬ”が前記第一のウエル“ＰＷＥＬＬ”と前記第二のウエル“ＮＷＥＬＬ”の下部に設けられ、前記第三のウエル５が前記第五のウエル“ＮＷＥＬＬ”であることを特徴とする。
本発明の第４、５実施形態による半導体集積回路装置（図８Ａ、図８Ｂ参照）は、第一導電型の基板に、第一導電型の第一のウエル“ＰＷＥＬＬ”と第一導電型とは異なる第二導電型の第二のウエル“ＮＷＥＬＬ”を各々含む情報保持回路である第一、第二、第三の情報保持回路１〜３を有し、前記第一、第二、第三の情報保持回路１〜３が第一の方向Ｘに配置され、前記第一、第二の情報保持回路１、２の間に前記第一及び第二の情報保持回路１、２から各々所定距離の位置に第三のウエル１３を前記第一の方向Ｘとは異なる第二の方向Ｙに設け、前記第二、第三の情報保持回路２、３の間に前記第二及び第三の情報保持回路２、３から各々所定距離の位置に第四のウエル１４を前記第二の方向Ｙに設け、前記第一の方向Ｘと同じ方向に前記第一、第二、第三の情報保持回路１〜３から前記所定距離と略同等距離の位置に第五のウエル１１、１２を設けたことを特徴とする。
前記第三のウエル１３と前記第四のウエル１４は同導電型のウエルまたは異なる導電型のウエルであることを特徴とする。
前記第一の方向Ｘと前記第二の方向Ｙは略直交する方向であることを特徴とする。
前記第五のウエル１１、１２は前記第三のウエル１３と第四のウエル１４との一方のウエルと同導電型のウエルであることを特徴とする。
前記所定距離は前記第三のウエル１３と前記第四のウエル１４が前記第一のウエル“ＰＷＥＬＬ”または前記第二のウエル“ＮＷＥＬＬ”の両方またはどちらかと各々接触している位置をも含むものであることを特徴とする。
前記第四のウエル１４は前記第一の方向Ｘに延在し、略前記第一の情報保持回路１と前記第三のウエル１３、第二の情報保持回路２と前記第四のウエル１４、前記第三の情報保持回路３の前記第一の方向Ｘのレイアウト幅であることを特徴とする。
本発明の第２実施形態による半導体集積回路装置（図６Ｂ参照）は、第一導電型の基板に第一導電型の第一のウエル“ＰＷＥＬＬ”と第一導電型とは異なる第二導電型の第二のウエル“ＮＷＥＬＬ”を各々含む情報保持回路である第一、第二、第三の情報保持回路１〜３が三角形状位置に配置され、前記第一、第二、第三の情報保持回路１〜３のうち各々２つの情報保持回路１〜２、２〜３、１〜３間には、前記第一のウエル“ＰＷＥＬＬ”または前記第二のウエル“ＮＷＥＬＬ”と同じ導電型のウエルが各々前記第一、第二、第三の情報保持回路１〜３のレイアウトの２方向の間に設けられていることを特徴とする。
前記レイアウトの２方向は直交する方向であることを特徴とする。
本発明の第３実施形態による半導体集積回路装置（図７Ａ参照）は、第一導電型の基板に第一導電型の第一のウエル“ＰＷＥＬＬ”と第一導電型とは異なる第二導電型の第二のウエル“ＮＷＥＬＬ”を各々含む情報保持回路である第一、第二、第三の情報保持回路１〜３が同一平面で三角形位置に配置され、多数決論理回路４が前記三角形位置の概略中心位置に配置され、前記第一、第二の情報保持回路１、２間と、前記第二、第三の情報保持回路２、３間と、前記第一、第三の情報保持回路３間と、前記第一、第二、第三の情報保持回路１〜３と前記多数決論理回路４の間には、前記第一、第二、第三の情報保持回路１〜３のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”とは独立したウエルまたは前記第一、第二、第三の情報保持回路１〜３のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”の少なくとも一つに接続したウエルを設けたことを特徴とする。
本発明の第３実施形態による半導体集積回路装置（図７Ｂ参照）は、第一導電型の基板に第一導電型の第一のウエル“ＰＷＥＬＬ”と第一導電型とは異なる第二導電型の第二のウエル“ＮＷＥＬＬ”を各々含む情報保持回路である第一、第二、第三の情報保持回路１〜３と、多数決論理回路４とが同一平面で略四角形位置に配置され、前記第一、第二の情報保持回路１、２間と、前記第二、第三の情報保持回路２、３間と、前記第一、第三の情報保持回路３間と、前記第一、第二、第三の情報保持回路１〜３と前記多数決論理回路４の間には、前記第一、第二、第三の情報保持回路１〜３のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”とは独立したウエルまたは前記第一、第二、第三の情報保持回路１〜３のウエル“ＰＷＥＬＬ”、“ＮＷＥＬＬ”の少なくとも一つに接続したウエルを設けたことを特徴とする。
前記情報保持回路１〜３に設けたウエル電位は電源電位、または接地電位、所定電位であることを特徴とする。
前記情報保持回路１〜３はフリップフロップ回路、ラッチ回路、レジスタ回路であることを特徴とする。
１ 情報保持回路、
２ 情報保持回路、
３ 情報保持回路、
４ ３入力多数決論理回路、
５ 分離用ウエル、
６ 補助用ウエル、
１１ 第１の補助用ウエル、
１２ 第２の補助用ウエル、
１３ 第１の分離用ウエル、
１４ 第２の分離用ウエル、
２１ 第１の分離用ウエル、
２２ 第２の分離用ウエル、
２３ 第３の分離用ウエル、
２４ 第１の補助用ウエル、
２５ 第２の補助用ウエル、
２６ 第３の補助用ウエル、
３１ 第１の分離用ウエル、
３２ 第２の分離用ウエル、
３３ 第３の分離用ウエル、
３４ 第１の補助用ウエル、
３５ 第２の補助用ウエル、
３６ 第３の補助用ウエル、
３７ 第４の補助用ウエル、
４１ 第１の分離用ウエル、
４２ 第２の分離用ウエル、
４３ 第３の分離用ウエル、
４４ 第４の分離用ウエル、
４５ 第５の分離用ウエル、
４６ 第１の補助用ウエル、
４７ 第２の補助用ウエル、
４８ 第３の補助用ウエル、
４９ 第４の補助用ウエル

Claims (19)

  1. 第一導電型の基板に、第一導電型の第一のウエルと第一導電型とは異なる第二導電型の第二のウエルを各々含む情報保持回路である第一、第二の情報保持回路を第一の方向に隣接して配置し、前記第一、第二の情報保持回路間の前記第一及び第二の情報保持回路の対向する辺から各々所定距離の位置に前記第一、二の情報保持回路の対向する辺と平行する第二の方向に第三のウエルを設け、前記第一及び第二の情報保持回路から前記所定距離と略同等距離の位置に前記第一の方向に延在する第四のウエルを設けたことを特徴とする半導体集積回路装置。
  2. 前記第一の方向と前記第二の方向は略直交する方向であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記第三のウエルと第四のウエルは同導電型のウエルまたは異なる導電型のウエルであることを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記第三のウエルは前記第一のウエルまたは前記第二のウエルと同導電型のウエルまたは異なる導電型のウエルであることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記所定距離は前記第三のウエルが前記第一のウエルまたは前記第二のウエルの両方またはどちらかと接触している位置をも含むものであることを特徴とする請求項１に記載の半導体集積回路装置。
  6. 前記第四のウエルは前記第一の方向に延在し、略前記第一の情報保持回路と前記第三のウエル、第二の情報保持回路の前記第一の方向のレイアウト幅であることを特徴とする請求項１に記載の半導体集積回路装置。
  7. 前記第一のウエル、前記第二のウエルのどちらかより深い第五のウエルが前記第一のウエルと前記第二のウエルの下部に設けられ、前記第三のウエルが前記第五のウエルであることを特徴とする請求項１に記載の半導体集積回路装置。
  8. 第一導電型の基板に、第一導電型の第一のウエルと第一導電型とは異なる第二導電型の第二のウエルを各々含む情報保持回路である第一、第二、第三の情報保持回路を有し、前記第一、第二、第三の情報保持回路が第一の方向に配置され、前記第一、第二の情報保持回路の間に前記第一及び第二の情報保持回路から各々所定距離の位置に第三のウエルを前記第一の方向とは異なる第二の方向に設け、前記第二、第三の情報保持回路の間に前記第二及び第三の情報保持回路から各々所定距離の位置に第四のウエルを前記第二の方向に設け、前記第一の方向と同じ方向に前記第一、第二、第三の情報保持回路から前記所定距離と略同等距離の位置に第五のウエルを設けたことを特徴とする半導体集積回路装置。
  9. 前記第三のウエルと前記第四のウエルは同導電型のウエルまたは異なる導電型のウエルであることを特徴とする請求項８に記載の半導体集積回路装置。
  10. 前記第一の方向と前記第二の方向は略直交する方向であることを特徴とする請求項８に記載の半導体集積回路装置。
  11. 前記第五のウエルは前記第三のウエルと第四のウエルとの一方のウエルと同導電型のウエルであることを特徴とする請求項８に記載の半導体集積回路装置。
  12. 前記所定距離は前記第三のウエルと前記第四のウエルが前記第一のウエルまたは前記第二のウエルの両方またはどちらかと各々接触している位置をも含むものであることを特徴とする請求項８に記載の半導体集積回路装置。
  13. 前記第四のウエルは前記第一の方向に延在し、略前記第一の情報保持回路と前記第三のウエル、第二の情報保持回路と前記第四のウエル、前記第三の情報保持回路の前記第一の方向のレイアウト幅であることを特徴とする請求項８に記載の半導体集積回路装置。
  14. 第一導電型の基板に第一導電型の第一のウエルと第一導電型とは異なる第二導電型の第二のウエルを各々含む情報保持回路である第一、第二、第三の情報保持回路が三角形状位置に配置され、前記第一、第二、第三の情報保持回路のうち各々２つの情報保持回路間には、前記第一のウエルまたは前記第二のウエルと同じ導電型のウエルが各々前記第一、第二、第三の情報保持回路のレイアウトの２方向の間に設けられていることを特徴とする半導体集積回路装置。
  15. 前記レイアウトの２方向は直交する方向であることを特徴とする請求項１４に記載の半導体集積回路装置。
  16. 第一導電型の基板に第一導電型の第一のウエルと第一導電型とは異なる第二導電型の第二のウエルを各々含む情報保持回路である第一、第二、第三の情報保持回路が同一平面で三角形位置に配置され、多数決論理回路が前記三角形位置の概略中心位置に配置され、前記第一、第二の情報保持回路間と、前記第二、第三の情報保持回路間と、前記第一、第三の情報保持回路間と、前記第一、第二、第三の情報保持回路と前記多数決論理回路の間には、前記第一、第二、第三の情報保持回路のウエルとは独立したウエルまたは前記第一、第二、第三の情報保持回路のウエルの少なくとも一つに接続したウエルを設けたことを特徴とする半導体集積回路装置。
  17. 第一導電型の基板に第一導電型の第一のウエルと第一導電型とは異なる第二導電型の第二のウエルを各々含む情報保持回路である第一、第二、第三の情報保持回路と、多数決論理回路とが同一平面で略四角形位置に配置され、前記第一、第二の情報保持回路間と、前記第二、第三の情報保持回路間と、前記第一、第三の情報保持回路間と、前記第一、第二、第三の情報保持回路と前記多数決論理回路の間には、前記第一、第二、第三の情報保持回路のウエルとは独立したウエルまたは前記第一、第二、第三の情報保持回路のウエルの少なくとも一つに接続したウエルを設けたことを特徴とする半導体集積回路装置。
  18. 前記情報保持回路に設けたウエル電位は電源電位、または接地電位、所定電位であることを特徴とする請求項１、８、１４、１６、１７のいずれかに記載の半導体集積回路装置。
  19. 前記情報保持回路はフリップフロップ回路、ラッチ回路、レジスタ回路であることを特徴とする請求項１、８、１４、１６、１７のいずれかに記載の半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919162B (zh) 2008-01-17 2013-12-11 坚固芯片公司 用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元
US8495550B2 (en) * 2009-01-15 2013-07-23 Klas Olof Lilja Soft error hard electronic circuit and layout
WO2013082611A2 (en) 2011-12-02 2013-06-06 Robust Chip Inc. Soft error hard electronics layout arrangement and logic cells
US9000529B1 (en) * 2012-11-01 2015-04-07 Xilinx, Inc. Reduction of single event upsets within a semiconductor integrated circuit
US11381226B2 (en) * 2020-12-07 2022-07-05 Microsoft Technology Licensing, Llc Resilient storage circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111937A (ja) * 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP2002353413A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置
JP2006196841A (ja) * 2005-01-17 2006-07-27 Toshiba Corp 半導体集積回路装置
JP2008092270A (ja) * 2006-10-02 2008-04-17 Chiba Univ エラートレラントが可能な半導体集積回路
JP2010004019A (ja) * 2008-05-22 2010-01-07 Nec Electronics Corp 半導体集積回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456688B1 (ko) * 2002-01-07 2004-11-10 삼성전자주식회사 완전 씨모스 에스램 셀
JP2009094201A (ja) * 2007-10-05 2009-04-30 Nec Electronics Corp 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111937A (ja) * 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP2002353413A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置
JP2006196841A (ja) * 2005-01-17 2006-07-27 Toshiba Corp 半導体集積回路装置
JP2008092270A (ja) * 2006-10-02 2008-04-17 Chiba Univ エラートレラントが可能な半導体集積回路
JP2010004019A (ja) * 2008-05-22 2010-01-07 Nec Electronics Corp 半導体集積回路

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