JPS5984461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5984461A JPS5984461A JP57193411A JP19341182A JPS5984461A JP S5984461 A JPS5984461 A JP S5984461A JP 57193411 A JP57193411 A JP 57193411A JP 19341182 A JP19341182 A JP 19341182A JP S5984461 A JPS5984461 A JP S5984461A
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- JP
- Japan
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- layer
- well
- type
- electrons
- memory node
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に関し、特に相補型ＭＯ８回
路（ＣＭＯ８回路）を有する半導体メモリ及び半導体集
積回路に関する。
路（ＣＭＯ８回路）を有する半導体メモリ及び半導体集
積回路に関する。
相補型ＭＯ８構造（ＣＭＯ８構造）を有し、同一ウェル
内の同一導電型ＭＯ８）ランジスタでメモリセルを構成
したＣＭＯＳメモリセル回路を第１図に、同ＣＭＯ８構
造の断面模式図を第２図に示す。第１図に督いて、１３
〜１６はｎチャネルＭＯ８ＦＥＴ、１７．１８は高抵抗
ポリシリコン、１９．２０は記憶ノード、１０はワード
線、１１゜１２はデータ線である。第２図において、１
はｎ型のＳｉ基板で、ｐチャネルＭＯ８ＦＥＴは４．５
なるｐ型筒濃度不純物領域をそれぞれドレイン、ソース
として、６をゲートとして形成される。ｎチャネルＭＯ
８Ｆ’ＥＴは、２なるｐ型つェル内に７゜８なるｎ型高
濃度不純物領域をそれぞれドレイン、ソースとして、９
をゲートとして形成される。６゜９を接続して入力端子
とし、５．７を接続して出力端子、４を電源端子、８を
接地端子とすれば、ＣＭＯＳインバータ回路を構成する
ことができ、メモリ周辺回路部の主構成素子として用い
られる。
内の同一導電型ＭＯ８）ランジスタでメモリセルを構成
したＣＭＯＳメモリセル回路を第１図に、同ＣＭＯ８構
造の断面模式図を第２図に示す。第１図に督いて、１３
〜１６はｎチャネルＭＯ８ＦＥＴ、１７．１８は高抵抗
ポリシリコン、１９．２０は記憶ノード、１０はワード
線、１１゜１２はデータ線である。第２図において、１
はｎ型のＳｉ基板で、ｐチャネルＭＯ８ＦＥＴは４．５
なるｐ型筒濃度不純物領域をそれぞれドレイン、ソース
として、６をゲートとして形成される。ｎチャネルＭＯ
８Ｆ’ＥＴは、２なるｐ型つェル内に７゜８なるｎ型高
濃度不純物領域をそれぞれドレイン、ソースとして、９
をゲートとして形成される。６゜９を接続して入力端子
とし、５．７を接続して出力端子、４を電源端子、８を
接地端子とすれば、ＣＭＯＳインバータ回路を構成する
ことができ、メモリ周辺回路部の主構成素子として用い
られる。
一方メモリセルは３なるｐ型つェル内に、２１゜２２．
２３なるｎ型高濃度不純物領域をドレインまたはソース
とし、２４．２５をゲートとするＭＯＳＦＥＴによ多構
成される。２７は高抵抗ボリシリコン、２５はワード線
、２６はデータ線でをる。ｎ型高濃度不純物領域２２が
記憶ノードとなり放射されるα粒子が、上記ＣＭ ＯＳ
スタティックＲＡ、Ｍにおいてもソフトエラーを引きお
こすことが指摘され、問題となっている。例えばメモリ
セルの上方よシα粒子が照射されると、その飛跡２８に
沿ってｐ型ウェル、３の中に電子正孔対が生成される。
２３なるｎ型高濃度不純物領域をドレインまたはソース
とし、２４．２５をゲートとするＭＯＳＦＥＴによ多構
成される。２７は高抵抗ボリシリコン、２５はワード線
、２６はデータ線でをる。ｎ型高濃度不純物領域２２が
記憶ノードとなり放射されるα粒子が、上記ＣＭ ＯＳ
スタティックＲＡ、Ｍにおいてもソフトエラーを引きお
こすことが指摘され、問題となっている。例えばメモリ
セルの上方よシα粒子が照射されると、その飛跡２８に
沿ってｐ型ウェル、３の中に電子正孔対が生成される。
記憶ノードが高電圧レベルにあるとき、生成された電子
２９が記憶ノード２２のｎ＋拡散層に流入して同ノード
の電圧レベルを下げ、誤動作を生じる（ソフトエラー）
。
２９が記憶ノード２２のｎ＋拡散層に流入して同ノード
の電圧レベルを下げ、誤動作を生じる（ソフトエラー）
。
本発明はこのような誤動作を未然に防ぐ０ＭＯ８構造に
関するもので、その要点はα粒子によて励起された電子
（′Ｔ！たは正孔）が記憶ノードに集められる効率（Ｃ
ｏ１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ）を低下
させることにある。
関するもので、その要点はα粒子によて励起された電子
（′Ｔ！たは正孔）が記憶ノードに集められる効率（Ｃ
ｏ１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ ）を低下
させることにある。
本発明はＣｏ１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃ
ｙを低下させるために、第３図に示すように、記憶ノー
ドのｎ＋拡散層、３１をシェルに形成し、ウェル表面、
３２よりも深い部分のウェル内にｐ層層、３３を形成し
、この９１層に隣接してその下方のウェル内にｐ層、３
４を有することを特徴としている。
ｙを低下させるために、第３図に示すように、記憶ノー
ドのｎ＋拡散層、３１をシェルに形成し、ウェル表面、
３２よりも深い部分のウェル内にｐ層層、３３を形成し
、この９１層に隣接してその下方のウェル内にｐ層、３
４を有することを特徴としている。
α粒子によって励起された電子、３５の記憶ノード、３
１への流入は、前記ｐ層層とｐ層との境界、３６に形成
されるポテンシャル障壁によシ効果的に阻止できる。こ
のとき前記ｐ層層とｐ層の間の不純物濃度の比は１０２
以上とする。この構造ではｐ層層に隣接してその下方に
ｐ層を有するため、このｐ層を十分厚くとることによシ
、ウェルを深くするＣと及び％Ｔ”Ｐ層間境界の深さを
なるべく浅くすることを同時に実現できる。ウェルを深
くすることは、第２図領域７，２．１で構成される寄生
バイポーラ、トランジスタのベース幅を厚くすることに
なシ、結果として同トランジスタのｈＦＩを低減できる
。これは第２図領域７，２゜１にて形成されるトランジ
スタ及び領域５，１゜２にて形成されるトランジスタで
構成されるサイリスタの動作の始動（ラッチアップ）を
防止する効果をもつ。一方、ｐ層−ｐ層境界、３６の深
さを浅くすることにより、α粒子の飛跡３７に沿って生
成した電子のなかで３６の境界のポテンシャル障壁によ
って反射されるものの割合が増加し、結果として、Ｃｏ
１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙを低減できる
。また、本発明ではｐ層層がウェル表面よシも深い部分
に形成されているため、Ｍｏｓトランジスタのチャネル
形成部分の不純物濃度を制御してしきい電圧を適正化で
きる。
１への流入は、前記ｐ層層とｐ層との境界、３６に形成
されるポテンシャル障壁によシ効果的に阻止できる。こ
のとき前記ｐ層層とｐ層の間の不純物濃度の比は１０２
以上とする。この構造ではｐ層層に隣接してその下方に
ｐ層を有するため、このｐ層を十分厚くとることによシ
、ウェルを深くするＣと及び％Ｔ”Ｐ層間境界の深さを
なるべく浅くすることを同時に実現できる。ウェルを深
くすることは、第２図領域７，２．１で構成される寄生
バイポーラ、トランジスタのベース幅を厚くすることに
なシ、結果として同トランジスタのｈＦＩを低減できる
。これは第２図領域７，２゜１にて形成されるトランジ
スタ及び領域５，１゜２にて形成されるトランジスタで
構成されるサイリスタの動作の始動（ラッチアップ）を
防止する効果をもつ。一方、ｐ層−ｐ層境界、３６の深
さを浅くすることにより、α粒子の飛跡３７に沿って生
成した電子のなかで３６の境界のポテンシャル障壁によ
って反射されるものの割合が増加し、結果として、Ｃｏ
１１ｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙを低減できる
。また、本発明ではｐ層層がウェル表面よシも深い部分
に形成されているため、Ｍｏｓトランジスタのチャネル
形成部分の不純物濃度を制御してしきい電圧を適正化で
きる。
以下、本発明の第１の実施例を第３図により説明する。
第３図の第２図と異なるところはｎ型Ｓｉ基板、３８に
形成したｐ型りエル（深さ〜５μｍ）内にｐ層層、３３
が形成されていることである。この９１層を形成する方
法を以下に述べる。
形成したｐ型りエル（深さ〜５μｍ）内にｐ層層、３３
が形成されていることである。この９１層を形成する方
法を以下に述べる。
第４図に示すように、ｐウェル４２を拡散したあと、Ｓ
ｉ表面上にｓ’ ｔ ｏ、層４６、ホトレジスト層４５
をつけ、所望の部分にまどを開けたあと、このまどを通
してポロンイオンを高エイ・ルギーで打ちこんでｐ層層
、４３を形成する。打ち込みエネルギーを１５０ＫｅＶ
とすると、深さＲｐ −０，４２μｍ１層厚〜０．１６
μｍのｐ層層が実現できる。
ｉ表面上にｓ’ ｔ ｏ、層４６、ホトレジスト層４５
をつけ、所望の部分にまどを開けたあと、このまどを通
してポロンイオンを高エイ・ルギーで打ちこんでｐ層層
、４３を形成する。打ち込みエネルギーを１５０ＫｅＶ
とすると、深さＲｐ −０，４２μｍ１層厚〜０．１６
μｍのｐ層層が実現できる。
ｐ層層とｐ型ワエルの不純物濃度の比は１０２以上とす
るのが良い。イオン打ちこみ後、レーザ光を照射して、
ドース量の分布を保ったま″！ｐ型Ｓｉ表面層の結晶性
を回復する（レーザアニーリング）。ｉｏｏｏＭＷのル
ビーレーザ光を照射すれば表面から藻さ０，３〜０．５
μｍの領域の結晶性を回復できる。
るのが良い。イオン打ちこみ後、レーザ光を照射して、
ドース量の分布を保ったま″！ｐ型Ｓｉ表面層の結晶性
を回復する（レーザアニーリング）。ｉｏｏｏＭＷのル
ビーレーザ光を照射すれば表面から藻さ０，３〜０．５
μｍの領域の結晶性を回復できる。
このようにしてｐ型ワエル４２の表面よシも深い部分（
深さ〜０．４μｍ）にｐ層層、４３を形成することがで
きる。また本発明では９１層下方のｐ層を十分厚くとシ
、ｐウェル深さを５μｍとしているため、ラッチアップ
がきわめて起こシにくくなっている。
深さ〜０．４μｍ）にｐ層層、４３を形成することがで
きる。また本発明では９１層下方のｐ層を十分厚くとシ
、ｐウェル深さを５μｍとしているため、ラッチアップ
がきわめて起こシにくくなっている。
本発明の第２の実施例を第５図にょυ説明する。
第５図において、５１はｎ型のｓｉ基板で、ｐチャネル
ＭＯ８ＦＥＴは５２．５３なるｐ型高濃度不細物領域を
それぞれドレイン、ソースとして、５４をゲートとして
形成される。ｎチャネルＭＯ８ＦＥＴは、５５なるｐ型
ワエル内に、５６゜５７なるｎ型高濃度不純物領域をそ
れぞれドレイン、ソースとして、５８をゲートとして形
成される。５４．５８を接続して入力端子とし、５３゜
５６を接続して出力端子、５２を電源端子、５７を接地
端子とすれば、ＣＭＯＳインバータ回路を構成すること
ができ、メモリ周辺回路部の主構成素子として用いられ
る。ウェル５５内において、９９層５９をウェル表面よ
りも深い部分に形成して、周辺回路部へのα粒子誘起雑
音電子の流入を阻止している。−ガメモリセルはｐ型ワ
エル６０内に６１．６２．６３なるｎ型高濃度不純物領
域をドレインまたはソースとし、６４．６５をゲートと
するＭＯ８型電界効果トランジスタにより構成される。
ＭＯ８ＦＥＴは５２．５３なるｐ型高濃度不細物領域を
それぞれドレイン、ソースとして、５４をゲートとして
形成される。ｎチャネルＭＯ８ＦＥＴは、５５なるｐ型
ワエル内に、５６゜５７なるｎ型高濃度不純物領域をそ
れぞれドレイン、ソースとして、５８をゲートとして形
成される。５４．５８を接続して入力端子とし、５３゜
５６を接続して出力端子、５２を電源端子、５７を接地
端子とすれば、ＣＭＯＳインバータ回路を構成すること
ができ、メモリ周辺回路部の主構成素子として用いられ
る。ウェル５５内において、９９層５９をウェル表面よ
りも深い部分に形成して、周辺回路部へのα粒子誘起雑
音電子の流入を阻止している。−ガメモリセルはｐ型ワ
エル６０内に６１．６２．６３なるｎ型高濃度不純物領
域をドレインまたはソースとし、６４．６５をゲートと
するＭＯ８型電界効果トランジスタにより構成される。
ここで、ウェル６０内に≧いて ｐ ＋層６６をウェル
表面よりもやや深く、またｐ＋層５９より浅い部分に形
成して、記憶ノード、６２へのα粒子誘起雑音電子の流
入を阻止している。
表面よりもやや深く、またｐ＋層５９より浅い部分に形
成して、記憶ノード、６２へのα粒子誘起雑音電子の流
入を阻止している。
またこの実施例では記憶ノードのｎ＋拡散層、６２に該
ｐ層層、６６を接し−Ｃ形成しているため、記憶ノード
の容量Ｃｐが増加し、それだけソフトエラーが起こりに
くくなっている。６７は高抵抗ポリシリコン、６５はワ
ード線、６３はデータ線である。ｐ＋層６６、及び５９
の製法は第一の実施例の場合と同様である。ｐ＋層６６
をボロ／イオンの打ち込みによって形成する際の打ち込
みエネルギーを９０ＫｅＶとすると、Ｒｐ 〜０．２７
ｔｔｍ。
ｐ層層、６６を接し−Ｃ形成しているため、記憶ノード
の容量Ｃｐが増加し、それだけソフトエラーが起こりに
くくなっている。６７は高抵抗ポリシリコン、６５はワ
ード線、６３はデータ線である。ｐ＋層６６、及び５９
の製法は第一の実施例の場合と同様である。ｐ＋層６６
をボロ／イオンの打ち込みによって形成する際の打ち込
みエネルギーを９０ＫｅＶとすると、Ｒｐ 〜０．２７
ｔｔｍ。
層厚０．１３μｍのｐ層層、６６が実現できる。
ｐ＋層５９をボロンイオンの打ち込みによって形成する
際の打ち込みエネルギーを１５０ＫｅＶとすると、Ｒｐ
〜０．４２μｍ、層厚〜０．１６μｍのｐ層層、５９
が実現できる。
際の打ち込みエネルギーを１５０ＫｅＶとすると、Ｒｐ
〜０．４２μｍ、層厚〜０．１６μｍのｐ層層、５９
が実現できる。
以上に述べてきたように、本発明はメモリセルの記憶ノ
ードのｎ＋拡散層（深さ〜０．３μｍ）をウェルに形成
し、該ウェル表面よりも深い部分のウェル内に９１層を
形成しく深さ〜０．４μｍ）、このｐ層層に隣接してそ
の下方のウェル内にｐ層（犀さ〜４．６μｍ）を有する
。この構造の効果は以下のようである。本構造はウェル
内の浅い部分に９１層を有し、その下方に十分厚いｐ層
を有するため、α粒子が励起した電子が記憶ノードに流
入する効率（Ｃｏｌｌｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎ
ｃｙ ）を十分小さくでき、かつラッチアップがきわめ
て起こりにくくなっている。さらに、ｐ層層がウェル表
面よシも深い部分に形成されているため、ＭＯＳトラン
ジスタのチャネル形成部分の不純物濃度を低い値に保っ
てしきい電圧を適正化できる。
ードのｎ＋拡散層（深さ〜０．３μｍ）をウェルに形成
し、該ウェル表面よりも深い部分のウェル内に９１層を
形成しく深さ〜０．４μｍ）、このｐ層層に隣接してそ
の下方のウェル内にｐ層（犀さ〜４．６μｍ）を有する
。この構造の効果は以下のようである。本構造はウェル
内の浅い部分に９１層を有し、その下方に十分厚いｐ層
を有するため、α粒子が励起した電子が記憶ノードに流
入する効率（Ｃｏｌｌｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎ
ｃｙ ）を十分小さくでき、かつラッチアップがきわめ
て起こりにくくなっている。さらに、ｐ層層がウェル表
面よシも深い部分に形成されているため、ＭＯＳトラン
ジスタのチャネル形成部分の不純物濃度を低い値に保っ
てしきい電圧を適正化できる。
したがって本発明の耐α性の強いＣＭＯＳスタティック
Ｒ，ＡＭの素子構造としてきわめて有用である。
Ｒ，ＡＭの素子構造としてきわめて有用である。
第１図はＣＭＯＳメモリセル回路図、第２図は同ＣＭＯ
８構造の断面模式図、第３図は本発明の一実施例のＣＭ
ＯＳスタティックＲ，ＡＭの素子構造を示す図、第４図
は第１の実施例の製法例を示す図でめる。第５図は本発
明の別の実施例のＣＭＯＳスタティック几ＡＭの素子構
造を示す図である。 ３８．５１・・・ｎ＋型基板、５２．５３・・・ｐ層層
、５４．５８．６４・・・ゲート電極、５５，６０゜３
４・・・ｐ型ウェル、５６，５７，６１．６３・・・ｆ
Ｊ１図 第２図 ′￥Ｊ ３ 図 第 ４ 図 ′Ｗ５５図 ｃｃ 第１頁の続き ０発 明 者 湊修 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 増原利明 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 花村昭次 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
８構造の断面模式図、第３図は本発明の一実施例のＣＭ
ＯＳスタティックＲ，ＡＭの素子構造を示す図、第４図
は第１の実施例の製法例を示す図でめる。第５図は本発
明の別の実施例のＣＭＯＳスタティック几ＡＭの素子構
造を示す図である。 ３８．５１・・・ｎ＋型基板、５２．５３・・・ｐ層層
、５４．５８．６４・・・ゲート電極、５５，６０゜３
４・・・ｐ型ウェル、５６，５７，６１．６３・・・ｆ
Ｊ１図 第２図 ′￥Ｊ ３ 図 第 ４ 図 ′Ｗ５５図 ｃｃ 第１頁の続き ０発 明 者 湊修 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 増原利明 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 花村昭次 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- １、第一導電型半導体基板に設けた第二導電型ウェルの
表面領域に、第一導電型の高濃度不純物領域によってソ
ース、ドレインが形成されてなるＭＯＳトランジスタを
有し、該基板表面よりも深い部分のウェル内に第二導電
型で前記ウェルよシも高濃度に不純物を含有する半導体
層を有し、該高濃度不純物半導体層に隣接してその下方
のウェル内に第二導電型半導体層を有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193411A JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193411A JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984461A true JPS5984461A (ja) | 1984-05-16 |
| JPH0459782B2 JPH0459782B2 (ja) | 1992-09-24 |
Family
ID=16307508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193411A Granted JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222506A1 (en) * | 1985-10-11 | 1987-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
| JPS62249474A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| KR100461888B1 (ko) * | 2001-05-28 | 2004-12-14 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5389681A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Mis type semiconductor device |
| JPS5764962A (en) * | 1980-10-09 | 1982-04-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device and its manufacture |
-
1982
- 1982-11-05 JP JP57193411A patent/JPS5984461A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5389681A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Mis type semiconductor device |
| JPS5764962A (en) * | 1980-10-09 | 1982-04-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device and its manufacture |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222506A1 (en) * | 1985-10-11 | 1987-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory |
| JPS62249474A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| KR100461888B1 (ko) * | 2001-05-28 | 2004-12-14 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| US6909135B2 (en) | 2001-05-28 | 2005-06-21 | Renesas Technology Corp. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459782B2 (ja) | 1992-09-24 |
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