CN1388587A - 半导体存储装置 - Google Patents

Abstract

本发明的目的在于得到一种能提高抗软故障的能力的半导体存储装置。在构成存储节点的P+扩散区FL110、FL120的附近形成对存储动作不起作用的虚拟的P+扩散区FL150,同时,在构成存储节点的N+扩散区FL210、FL220的附近形成对存储动作不起作用的虚拟的N+扩散区FL250。因此,可以使上述虚拟的N+扩散区FL250收集因α射线或中子射线的照射而在P阱区PW上产生的一部分电子,同时,使上述虚拟的P+扩散区FL150收集因α射线或中子射线的照射而在N阱区NW上产生的一部分空穴。

Description

半导体存储装置

技术领域

本发明涉及具有SRAM(静态随机存取存储器)型存储器单元的半导体存储装置，特别涉及提高了软件容错能力的半导体存储装置。

背景技术

近来，在电子机器超薄超小型化的同时，对快速实现机器的功能提出了更高的要求。现在，在这样的电子机器中搭载微机已是不可缺少的事情，在该微机的构成中，必需安装大容量的高速存储器。此外，在个人计算机快速普及和高性能的基础上，为了实现高速处理，要求大容量的高速缓冲(cache)存储器。

作为RAM，一般使用DRAM(动态RAM)和SRAM，但对于象上述高速缓冲存储器那样需要高速处理的部分，通常使用SRAM。SRAM作为其存储器单元的结构，已知的有由4个晶体管和2个高阻抗元件构成的高阻抗负载型和由6个晶体管构成的CMOS型。特别是CMOS型的SRAM，因其数据保持时的漏电流非常小，可靠性高，所以变成现在的主流RAM。

图10是先有的CMOS型SRAM存储器单元的等效电路图。在图10中，PMOS晶体管P1和NMOS晶体管N1构成第1CMOS反相器，此外，PMOS晶体管P2和NMOS晶体管N2构成第2CMOS反相器，在第1和第2CMOS反相器之间，输入输出端子以互补的形式连接。

即，由这些MOS晶体管P1、P2和N1、N2构成触发器电路，在图10中，对于既是上述第1CMOS反相器的输出又是第2CMOS反相器的输入的存储节点NA和既是上述第2CMOS反相器的输出又是第1CMOS反相器的输入的存储节点NB，可以进行逻辑状态的写入和读出。

此外，NMOS晶体管N3和N4分别起存取门的作用，NMOS晶体管N3的栅极与字线WL连接，源极与上述存储节点NA连接，同时，漏极与与正相位线BL1连接。此外，NMOS晶体管N4的栅极与上述字线WL连接，源极与上述存储节点NB连接，同时，漏极与与反相位线BL1连接。

即，根据字线WL、正相位线BL和反相位线BLB的选择，可以读出存储节点NA或NB保持的存储值。

图11是表示图10所示的先有的SRAM存储器单元的设计构成例的图。如图11所示，1个SRAM存储器单元在半导体衬底上形成的N型阱区NW和P型阱区PW上形成。而且，等效电路所示的PMOS晶体管P1和P2在同一N阱区NW内形成，NMOS晶体管N1～N4在同一P阱区PW内形成。

在图11中，PMOS晶体管P1将利用注入P型杂质形成的P+扩散区FL100和FL110分别作为源极区和漏极区，将上述P+扩散区FL100、FL110和多晶硅布线层PL110之间的区域作为栅极区。同样，PMOS晶体管P2将利用注入P型杂质形成的P+扩散区FL100和FL120分别作为源极区和漏极区，将上述P+扩散区FL100、FL120和多晶硅布线层PL120之间的区域作为栅极区。即，PMOS晶体管P1和P2共有作为源极区的P+扩散区FL100。

此外，在图11中，NMOS晶体管N1将利用注入N型杂质形成的N+扩散区FL200和FL210分别作为源极区和漏极区，将上述N+扩散区FL200、FL210和多晶硅布线层PL210之间的区域作为栅极区。同样，NMOS晶体管N2将利用注入N型杂质形成的N+扩散区FL200和FL220分别作为源极区和漏极区，将上述N+扩散区FL200、FL220和多晶硅布线层PL120之间的区域作为栅极区。即，PMOS晶体管N1和N2共有作为源极区的N+扩散区FL200。

此外，NMOS晶体管N3将利用注入N型杂质形成的N+扩散区FL230和FL210分别作为源极区和漏极区，将上述N+扩散区FL230、FL210和多晶硅布线层PL140之间的区域作为栅极区。即，NMOS晶体管N1和N3共有作为漏极区的2+扩散区FL210。

此外，NMOS晶体管N4将利用注入N型杂质形成的N+扩散区FL240和FL220分别作为源极区和漏极区，将上述N+扩散区FL240、FL220和多晶硅布线层PL130之间的区域作为栅极区。即，NMOS晶体管N2和N4共有作为漏极区的N+扩散区FL220。

进而，在上述构成中，多晶硅布线层PL110起连接PMOS晶体管P1和NMOS晶体管N1的栅极的连接线的作用，多晶硅布线层PL120也一样，起连接PMOS晶体管P2和NMOS晶体管N2的栅极的连接线的作用。

此外，在上述P+扩散区FL100、FL110、FL120、N+扩散区FL200、FL210、FL220、FL230、FL240和多晶硅布线层PL110、PL120、PL130、PL140上，至少形成1个以上的连接孔。而且，利用金属等的上层布线层连接这些连接孔，从而实现图10所示的等效电路的连接。

再有，对于用来连接上述连接孔的上层布线层，可以考虑各种结构，在图11中，为容易理解，这里用粗实线简易地示出上述连接孔间的连接线。若按照图11，P+扩散区FL110、N+扩散区FL210和多晶硅布线层PL120利用上层布线层电连接，形成存储节点NA，P+扩散区FL120、N+扩散区FL220和多晶硅布线层PL110利用上层布线层电连接，形成存储节点NB。

此外，在图11中，P+扩散层FL100经连接孔和上层布线层与作为电源线的VDD线连接，N+扩散层FL200经连接孔和上层布线层与作为地线的GND线连接。进而，多晶硅布线层PL130和PL140经连接孔和上层布线层与字线WL电连接。

图11的SRAM存储器单元示出1比特的设计构成例，下面，说明配置多个上述SRAM存储器单元形成的单元阵列的构成。图12是表示利用先有的SRAM存储器单元购置的存储器单元阵列的设计构成例的图。图12在矩阵状配置的多个SRAM存储器单元中特别示出相邻的3个比特。再有，在图12中，对和图11共同的部分附加同一符号并省略其说明。

如图12所示，在配置了多个SRAM存储器单元的多比特构成中，配置成使图11所示的SRAM存储器单元相互转向180度。例如，在存储器单元MC0的上侧，进行X轴反转后配置存储器单元MC1，在存储器单元MC0的下侧，同样进行X轴反转后配置存储器单元MC2。此外，如图12所示，存储器单元MC0和MC1共有一个阱区NW1形成，存储器单元MC0和MC2共有一个阱区NW2形成。

即，当相邻存储器单元的边界是N阱时，形成各存储节点NA和NB的P+扩散区在共同的N阱区内形成，同样，当相邻存储器单元的边界是P阱时，形成各存储节点NA和NB的N+扩散区在共同的P阱区内形成。

其次，说明上述先有的SRAM存储器单元的动作。在图10的等效电路中，例如，若存储节点NA是逻辑电平“H”的电位状态，则存储节点NB稳定在逻辑电平“L”的电位状态。此外，相反，若存储节点NA是逻辑电平“L”的电位状态，则存储节点NB稳定在逻辑电平“H”的电位状态。这样，由CMOS反相器互补连接构成的存储器单元根据2个存储节点NA和NB的状态是“H”状态还是“L”状态而具有不同的2个稳定的逻辑状态，将该逻辑状态作为1比特的保持数据保持下来。

这样，由CMOS反相器构成的半导体存储装置非常稳定，对于耐噪声这一点，到目前为止还没有什么问题。但是，为了实现将很多存储器单元集成的大容量存储器单元阵列，而使1比特的存储器单元微细化，由此，因从芯片封装发出的α射线或从宇宙来的中子射线而产生电子，因这些电子而使上述存储节点保持的数据反转，使这样的软故障显得很突出。

特别，因该软故障随电源电压的下降而容易产生，故近年来在实现了低电源驱动的半导体存储装置中，增加抵抗软故障的能力变成很重要的课题。

下面，简单说明因软故障产生的数据反转的机理。首先，当α射线或中子射线照射半导体存储装置的半导体层，特别是半导体层中的阱时，在该阱内产生很多电子·空穴对。该电子·空穴对按照由阱或扩散区域间的PN接合产生的电位分布而收集在扩散区。特别，在P阱内，所产生的电子·空穴对中的电子收集在同一P阱区内的N+扩散区，使该N+扩散区的电位下降。此外，在N阱区内，所产生的电子·空穴对中的空穴收集在同一N阱区内的P+扩散区，使该P+扩散区的电位上升。

这里，当收集电子的N+扩散区或收集空穴的P+扩散区是存储节点时，若收集的电子或空穴在上述扩散区的临界电荷以上，则该电子或空穴使存储节点保持的数据反转。即，有时，半导体存储装置因α射线或中子射线的照射而改变存储保持的内容，存在完全不能回到当初的存储状态的问题。

发明内容

本发明是为了解决上述问题而提出的，其目的在于提供一种半导体存储装置，通过设置用来使因α射线或中子射线照射而产生的电子·空穴对分散的伪扩散区和阱区，可以提高抗软故障的能力。

为了解决上述问题而达到上述目的，本发明的半导体存储装置的特征在于：在由第1导电型的第1阱区、在第1阱区上形成的与第1导电型不同的第2导电型的第1杂质扩散区、与第1阱区相邻的第2导电型的第2阱区和在第2阱区上形成的第1导电型的第2杂质扩散区构成晶体管存储电路的半导体存储装置中，在第1阱区上形成不构成晶体管存储电路的第2导电型的第3杂质扩散区，在第2阱区上形成不构成晶体管存储电路的第1导电型的第4杂质扩散区。

若按照该发明，在第1阱区(N阱区)上，除构成存储节点的第1杂质扩散区(P+扩散区)之外，还形成对存储动作不起作用的虚拟的第3杂质扩散区(P+扩散区)，同时，在第2阱区(P阱区)上，除构成存储节点的第2杂质扩散区(N+扩散区)之外，还形成对存储动作不起作用的虚拟的第4杂质扩散区(N+扩散区)，所以，可以使因α射线或中子射线照射而在第1阱区和第2阱区产生的电子·空穴对分别分散到虚拟的第3杂质扩散区和虚拟的第4杂质扩散区。

下一个发明的半导体存储装置的特征在于：在将由第1导电型的第1阱区、在第1阱区上形成的与第1导电型不同的第2导电型的第1杂质扩散区、与第1阱区相邻的第2导电型的第2阱区和在第2阱区上形成的第1导电型的第2杂质扩散区构成的多个晶体管存储电路相对配置使它们分别共有第1阱区和第2阱区的半导体存储装置中，在共有的第1阱区上形成不构成晶体管存储电路的第2导电型的第3杂质扩散区，使其为相对的晶体管存储电路之间所共有，在共有的第2阱区上形成不构成晶体管存储电路的第1导电型的第4杂质扩散区，使其为相对的晶体管存储电路之间所共有。

若按照该发明，配置多个晶体管存储电路(存储器单元)来构成存储器单元阵列，同时，使对存储动作不起作用的虚拟的第3杂质扩散区(P+扩散区)和对存储动作不起作用的虚拟的第4杂质扩散区(N+扩散区)为相邻存储器单元之间所共有，所以，相互的存储器单元的存储节点被虚拟的杂质扩散区分隔，同时，在各存储器单元中，可以使因α射线或中子射线照射而在第1阱区和第2阱区产生的电子·空穴对分别分散到虚拟的第3杂质扩散区和虚拟的第4杂质扩散区。

下一个发明的半导体存储装置的特征在于：在上述发明中，在第2阱区上形成用来构成多端口的晶体管存储电路的第1导电型的第5杂质扩散区。

下一个发明的半导体存储装置的特征在于：在上述发明中，第4杂质扩散区在第2杂质扩散区和第5杂质扩散区之间形成。

下一个发明的半导体存储装置的特征在于：第3杂质扩散区和第4杂质扩散区具有延伸的形状，使其为配置在与晶体管存储电路间的相对的方向垂直的方向上的多个存储器单元之间所共有。

下一个发明的半导体存储装置的特征在于：在上述发明中，第3杂质扩散区与加规定电位的电位线连接。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述规定电位是晶体管存储电路的电源电位或该电源电位以上的电位。

下一个发明的半导体存储装置的特征在于：在上述发明中，第4杂质扩散区与加规定电位的电位线连接。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述规定电位是接地电位或该接地电位以下的电位。

下一个发明的半导体存储装置的特征在于：在上述发明中，第3杂质扩散区的杂质浓度比上述第1杂质扩散区的杂质浓度大。

下一个发明的半导体存储装置的特征在于：在上述发明中，第4杂质扩散区的杂质浓度比上述第2杂质扩散区的杂质浓度大。

下一个发明的半导体存储装置的特征在于：在由第1导电型的第1阱区、在第1阱区上形成的与第1导电型不同的第2导电型的第1杂质扩散区、与第1阱区相邻的第2导电型的第2阱区和在第2阱区上形成的第1导电型的第2杂质扩散区构成晶体管存储电路的半导体存储装置中，包括与第1阱区相邻形成的不构成晶体管存储电路的第2导电型的第3阱区和与第2阱区相邻形成的不构成晶体管存储电路的第1导电型的第4阱区。

若按照该发明，与第1阱区(N阱区)相邻，形成对存储动作不起作用的虚拟的第3阱区(P阱区)，同时，与第2阱区(P阱区)相邻，形成对存储动作不起作用的虚拟的第4阱区(N阱区)，所以，可以使第1阱区和第2阱区上产生的电子或空穴减少，其减少量正好相当于因α射线或中子射线照射而在虚拟的第3阱区和虚拟的第4阱区上产生的电子·空穴对。

下一个发明的半导体存储装置的特征在于：在将由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成的多个晶体管存储电路配置成使上述第1杂质扩散区之间和上述第2杂质扩散区之间分别相对的半导体存储装置中，包括在上述第1阱区之间与该第1阱区相邻形成的不构成上述晶体管存储电路的上述第2导电型的第3阱区和在上述第2阱区之间与该第2阱区相邻形成的不构成晶体管存储电路的上述第1导电型的第4阱区。

若按照该发明，配置多个晶体管存储电路(存储器单元)来构成存储器单元阵列，同时，使对存储动作不起作用的虚拟的第3阱区(P阱区)和对存储动作不起作用的虚拟的第4阱(N阱区)插在相邻存储器单元之间，所以，相互的存储器单元的存储节点被虚拟的阱区分隔，同时，在各存储器单元中，可以使使第1阱区和第2阱区上产生的电子或空穴减少，其减少量正好相当于因α射线或中子射线照射而在虚拟的第3阱区和虚拟的第4阱区上产生的电子·空穴对。

下一个发明的半导体存储装置的特征在于：在上述发明中，在第2阱区上形成用来构成多端口的晶体管存储电路的上述第1导电型的第5杂质扩散区。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第4阱区在上述第2杂质扩散区和上述第5杂质扩散区之间形成。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第3阱区和第4阱区具有延伸的形状，使其为配置在与晶体管存储电路间的相对的方向垂直的方向上的多个存储器单元之间所共有。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第3阱区与加规定电位的电位线连接。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述规定电位是上述晶体管存储电路的电源电位或该电源电位以上的电位。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第4阱区与加规定电位的电位线连接。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述规定电位是接地电位或该接地电位以下的电位。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第3阱区的杂质浓度比上述第2杂质扩散区的浓度大。

下一个发明的半导体存储装置的特征在于：在上述发明中，上述第4阱区的杂质浓度比上述第1阱区的杂质浓度大。

下一个发明的半导体存储装置的特征在于：在配置多个由第1导电型的第1阱区、在第1阱区上形成的与第1导电型不同的第2导电型的第1杂质扩散区、与第1阱区相邻的第2导电型的第2阱区和在第2阱区上形成的第1导电型的第2杂质扩散区构成的晶体管存储电路的半导体存储装置中，各晶体管存储电路配置成在与第1阱区和第2阱区的边界线垂直的方向上且具有相同的面向。

若按照该发明，相对过去的因相邻存储器单元之间共有阱区而增加的同一阱区而言，可以减小其面积，结果，可以减小因α射线或中子射线照射而产生的电子·空穴对的数量。

附图的简单说明：

图1是表示构成实施形态1的半导体存储装置的SRAM存储器单元的设计构成例的图。

图2是表示实施形态2的半导体存储装置的设计构成例的图。

图3是表示构成实施形态3的半导体存储装置的SRAM存储器单元的设计构成例的图。

图4是表示实施形态4的半导体存储装置的设计构成例图。

图5是表示实施形态5的半导体存储装置的设计构成例图。

图6是表示实施形态6的半导体存储装置的等效电路的图。

图7是表示构成实施形态6的半导体存储装置的2端口SRAM存储器单元的设计构成例的图。

图8是表示构成实施形态6的半导体存储装置的2端口SRAM存储器单元的另一设计构成例的图。

图9是表示实施形态7的半导体存储装置的设计构成例的图。

图10是先有的CMOS型SRAM的存储器单元的等效电路图。

图11是表示先有的SRAM存储器单元的设计构成例的图。

图12是表示有先有的SRAM存储器单元构成的存储器单元阵列的设计构成例的图。

发明的具体实施方式

下面，根据附图详细说明本发明的半导体存储装置的实施形态。再有，本发明并不限于这些实施形态。

实施形态1.

首先，说明实施形态1的半导体存储装置。实施形态1的半导体存储装置在特征在于：在1比特的SRAM存储器单元的构成中，在构成存储节点的P+扩散区的附近形成不对存储动作起作用的虚拟的P+扩散区，同时，在构成存储节点的N+扩散区的附近形成不对存储动作起作用的虚拟的N+扩散区。

构成实施形态1的半导体存储装置的SRAM存储器单元的等效电路如图10所示，这里省略其电路动作的说明。图1是表示构成实施形态1的半导体存储装置的SRAM存储器单元的设计构成例的图。再有，在图1中，对和图11共同的部分附加相同的符号并省略其说明。

在图1所示的SRAM存储器单元的设计中，相对与N阱区NW和P阱区PW的边界线平行且位于同一直线上的P+扩散区FL100、FL110和FL120，在与上述边界线相反一侧的P阱区NW上形成以与上述边界线平行的方向作为其长边方向的矩形P+扩散区FL150。

此外，在同样的SRAM存储器单元的设计中，相对与N阱区NW和P阱区PW的边界线平行且位于同一直线上的N+扩散区FL200、FL210、FL220、FL230和FL240，形成以与上述边界线平行的方向作为其长边方向的矩形N+扩散区FL250，同时，该N+扩散区配置在与上述边界线相反一侧的P阱区PW上。

再有，这些P+扩散区FL150和N+扩散区FL250不存在与多晶硅布线层重叠的部分，是不形成晶体管元件的虚拟形。

此外，虚拟的N+扩散区FL250可以和对存储动作起作用的N+扩散区FL200、FL210、FL220、FL230和FL240在同一制造工序中形成。即，通过经同一掩膜向P阱区PW注入N型离子杂质，同时形成FL200、FL210、FL220、FL230、FL240和FL250。对于虚拟的P+扩散区FL150也一样，可以和对存储动作起作用的P+扩散区FL100、FL110和FL120在同一制造工序中形成。即，通过经同一掩膜向N阱区NW注入P型离子杂质，同时形成FL100、FL110、FL120和FL150。

现在，假设因从芯片封装发出的α射线或从宇宙来的中子射线而在P阱区PW内产生很多电子·空穴对。P阱区PW内产生的电子·空穴对中的电子因为是P阱区PW的少子，故按照P阱区PW和各N+扩散区FL200、FL210、FL220、FL230、FL240、FL250之间的电位分布而收集在各N+扩散区FL200、FL210、FL220、FL230、FL240、FL250中。这时，与先有的设计相比，使收集的电子分散相当于N+扩散区FL250的面积。换言之，使对存储动作起作用的其它的N+扩散区FL200、FL210、FL220、FL230和FL240收集的电子减少，其减少量相当于N+扩散区FL250收集的电子。

同样，N阱区NW内产生的电子·空穴对中的空穴因为是N阱区NW的少子，故按照N阱区NW和各P+扩散区FL100、FL110、FL120和FL150之间的电位分布而收集在各P+扩散区FL100、FL110、FL120和FL150中。这时，与先有的设计相比，使收集的空穴分散相当于P+扩散区FL150的面积。换言之，使对存储动作起作用的其它的P+扩散区FL100、FL110和FL120收集的电子减少，其减少量相当于P+扩散区FL150收集的电子。

特别，在形成存储节点的P+扩散区FL110、FL120和N+扩散区FL210、FL220中，若收集的电子或空穴在上述扩散区的临界电荷以上，其节点电位瞬间变化，存在保持数据反转的危险，但如上所述，因收集的电荷分散在N+扩散区FL250和P+扩散区FL150中，故很难达到上述临界电荷量。结果，提高了抗软故障的能力。

此外，也可以使新追加的N+扩散区FL250和P+扩散区FL150与VDD线或GND线连接，对这些扩散区加VDD电位或GND电位。

特别，当使N+扩散区FL250与VDD线连接时，因可以使N+扩散区FL250的电位升到更高的电位，故可以加强收集P阱区PW内产生的电子的能力。即，和不与VDD线连接的情况比较，可以更加减少其他N+扩散区FL200、FL210、FL220、FL230和FL240收集的电子，可以进一步提高抗软故障的能力。

如以上说明的那样，若按照实施形态1的半导体存储装置，因在构成存储节点的P+扩散区的附近形成不对存储动作起作用的虚拟的P+扩散区，同时，在构成存储节点的N+扩散区的附近形成不对存储动作起作用的虚拟的N+扩散区，故能够将因α射线或中子射线照射而在P阱区产生的一部分电子收集在上述虚拟的N+扩散区，同时，将因α射线或中子射线照射而在N阱区产生的一部分空穴收集在上述虚拟的P+扩散区。因此，在对存储动作起作用的P+扩散区和N+扩散区中，收集因α射线或中子射线照射而产生的电子或空穴的数量达到临界电荷量而产生软故障的可能性可以大大降低。

实施形态2.

其次，说明实施形态2的半导体存储装置。实施形态2的半导体存储装置在特征在于：配置多个在实施形态1中已说明的SRAM存储器单元构成存储器单元阵列，同时，使上述虚拟的P+扩散区和上述虚拟的N+扩散区为相邻的SRAM存储器单元之间所共有。

图2是表示实施形态2的半导体存储装置的设计构成例的图。图2特别示出配置成矩阵状的多个SRAM存储器单元中的相邻的3个比特。再有，在图2中，对和图1及图12共同的部分附加相同的符号并省略其说明。

如图2所示，在配置多个SRAM存储器单元的多比特构成中，使图1所示的SRAM存储器单元的方向相互改变180度。由此，如图12说明的那样，在与图2的纸面上下方向相邻的存储器单元之间，共有N型阱区NW1和P型阱区PW1。进而，在实施形态2的半导体存储装置中，为与位于各存储器单元的边界区的虚拟扩散区相邻的存储器单元之间所共有。

例如，在图2中，在存储器单元MC0和MC1之间的N阱区NW1上，形成对减小两存储器单元间的软故障都有贡献的虚拟P+扩散区FL150。同样，在存储器单元MC0和MC2之间的P阱区PW2上，形成对减小两存储器单元间的软故障都有贡献的虚拟N+扩散区FL250。

如以上说明的那样，若按照实施形态2的半导体存储装置，因配置多个在实施形态1中已说明的SRAM存储器单元构成存储器单元阵列，同时，使上述虚拟的P+扩散区和上述虚拟的N+扩散区为相邻的SRAM存储器单元之间所共有，所以，利用虚拟扩散区将相互的SRAM存储器单元的存储节点分隔，可以减小各SRAM存储器单元的存储节点收集的电荷量，同时，可以减小使2比特的保持数据同时反转的危险性，结果，能够降低发生多比特错误的可能性。进而，因SRAM存储器单元之间共有虚拟扩散区，故与一个一个形成虚拟扩散区的情况相比，可以减小形成该虚拟扩散区所必需要的面积。

实施形态3.

其次，说明实施形态3的半导体存储装置。实施形态3的半导体存储装置在特征在于：在1比特的SRAM存储器单元的构成中，与形成了构成存储节点的P+扩散区的N阱区相邻形成虚拟P阱区，同时，与形成了构成存储节点的N+扩散区的P阱区相邻形成虚拟N阱区。

因构成实施形态3的半导体存储装置的SRAM存储器单元的等效电路如图10所示，故省略其电路动作的说明。图3是表示构成实施形态3的半导体存储装置的SRAM存储器单元的设计构成例的图。在图3中，对和图11相同的部分附加同一符号并省略其说明。

在图3所示的SRAM存储器单元的设计中，相对与N阱区NW和P阱区PW的边界线平行且位于同一直线上的P+扩散区FL100、FL110和FL120，在与上述边界线相反一侧的上述N阱区NW相邻的位置上形成P阱区DPW。特别，该P阱区DPW在先有的SRAM存储器单元中，位于作为N阱区NW的一部分的区域内。即，在先有的SRAM存储器单元中，将N阱区NW的一部分作为P阱区DPW。

此外，在相同的SRAM存储器单元的设计中，相对与N阱区NW和P阱区PW的边界线平行且位于同一直线上的N+扩散区FL200、FL210、FL220、FL230和FL240，在与上述边界线相反一侧的上述P阱区PW相邻的位置上形成N阱区DNW。特别，该N阱区DNW在先有的SRAM存储器单元中，位于作为P阱区PW的一部分的区域内。即，在先有的SRAM存储器单元中，将P阱区PW的一部分作为N阱区DNW。

再有，这些P阱区DPW和N阱区DNW是不形成扩散区或多晶硅布线层等其它半导体层的虚拟阱区。

此外，虚拟的N阱区DNW可以在和N阱区NW相同的制造工序中形成。即，通过经同一掩膜向硅衬底注入N型离子杂质，可以同时形成N阱区DNW和NW。对于虚拟的P阱区DPW也一样，可以在和P阱区PW相同的制造工序中形成。即，通过经同一掩膜向硅衬底注入P型离子杂质，可以同时形成P阱区DPW和PW。

现在，假设因从芯片封装发出的α射线或从宇宙来的中子射线而在P阱区PW和N阱区NW内产生多个电子·空穴对。因在P阱区PW内产生的电子·空穴对中的电子是P阱区PW的少子，故按照P阱区PW和各N+扩散区FL200、FL210、FL220、FL230、FL240之间的电位分布，电子向各N+扩散区FL200、FL210、FL220、FL230和FL240集中。

这时，虽然N阱区DNW也产生电子·空穴对，但因该N阱区DNW的少子是空穴且构成存储节点的N+扩散区FL200、FL210、FL220、FL230和FL240与N阱区DNW是相同的导电型，所以，在该虚拟N阱区DNW中产生的电子·空穴对不向上述N+扩散区FL200、FL210、FL220、FL230和FL240集中。

这里，特别是新形成的虚拟N阱区DNW在本来是先有的设计中的P阱区PW的一部分的区域内形成，换言之，与先有的的设计比较，P阱区PW的面积减小，所以，对存储动作起作用的其它N+扩散区FL200、FL210、FL220、FL230和FL240收集的电子的数量也相应地减小。

同样，因在N阱区NW内产生的电子·空穴对中的空穴是N阱区NW的少子，故按照N阱区NW和各P+扩散区FL100、FL110、FL120之间的电位分布，空穴向各P+扩散区FL100、FL110和FL120集中。这时，虽然P阱区DPW也产生电子·空穴对，但因该P阱区DPW的少子是电子且构成存储节点的P+扩散区FL100、FL110和FL120与P阱区DPW是相同的导电型，所以，在该虚拟P阱区DPW中产生的电子·空穴对不向上述P+扩散区FL100、FL110和FL120集中。

这里，特别是新形成的虚拟P阱区DPW在本来是先有的设计中的P阱区NW的一部分的区域内形成，换言之，与先有的的设计比较N阱区NW的面积减小，所以，对存储动作起作用的其它P+扩散区FL100、FL110和FL120收集的空穴的数量也相应地减小。

特别，在形成存储节点的P+扩散区FL110和FL120以及N+扩散区FL210和FL220中，当收集到规定的临界电荷量以上的电子或空穴时，该节点电位便产生瞬间变化，存在保持数据反转的危险，但是，如上所述，因虚拟阱区的形成而使产生的电子·空穴对的数量减小，所以，难以达到上述临界电荷量。结果，提高了抗软故障的能力。

此外，也可以使新增加的虚拟P阱区DPW和虚拟N阱区DNW与VDD线或GND线连接，对这些阱区加VDD电位或GND电位。

如上所述，若按照实施形态3的半导体存储装置，在形成了构成存储节点的P+扩散区的一部分N阱区内形成虚拟的P阱区，同时，在形成了构成存储节点的N+扩散区的一部分P阱区内形成虚拟的N阱区，所以，形成了P+扩散区的N阱区的面积变小，能够减小因α射线或中子射线的照射而在该N阱区产生的空穴的数量，同时，形成了N+扩散区的P阱区的面积变小，能够减小因α射线或中子射线的照射而在该P阱区产生的电子的数量。因此，在对存储动作起作用的P+扩散区和N+扩散中，可以减小因α射线或中子射线的照射而产生的电子或空穴的收集数量，可以降低发生因达到临界电荷量而使数据反转的所谓软故障的可能性。

实施形态4.

其次，说明实施形态4的半导体存储装置。实施形态4的半导体存储装置在特征在于：配置多个在实施形态3中已说明的SRAM存储器单元构成存储器单元阵列，同时，使上述虚拟的P阱区和上述虚拟的N阱区为相邻的SRAM存储器单元之间所共有。

图4是表示实施形态4的半导体存储装置的设计构成例的图。图4特别示出配置成矩阵状的多个SRAM存储器单元中的相邻的3个比特。再有，在图4中，对和图3及图12共同的部分附加相同的符号并省略其说明。

如图4所示，在配置多个SRAM存储器单元的多比特构成中，使图3所示的SRAM存储器单元的方向相互改变180度。由此，如图12说明的那样，在与图4的纸面上下方向相邻的存储器单元之间，共有N型阱区NW1和P型阱区PW1。进而，在实施形态4的半导体存储装置中，为与位于各存储器单元的边界区的虚拟扩散区相邻的存储器单元之间所共有。

例如，在图4中，在存储器单  MC0和MC1之间的N阱区NW1上，形成对减小两存储器单元间的软故障都有贡献的虚拟P阱区DPW0。同样，在存储器单元MC0和MC2之间的P阱区PW2上，形成对减小两存储器单元间的软故障都有贡献的虚拟N阱区DNW0。

如以上说明的那样，若按照实施形态4的半导体存储装置，因配置多个在实施形态3中已说明的SRAM存储器单元构成存储器单元阵列，同时，使上述虚拟的P阱区和上述虚拟的N阱区为相邻的SRAM存储器单元之间所共有，所以，利用虚拟阱区将相互的SRAM存储器单元的存储节点分隔，可以减小各SRAM存储器单元的存储节点收集的电荷量，同时，可以减小使2比特的保持数据同时反转的危险性，结果，能够降低发生多比特错误的可能性。

实施形态5.

其次，说明实施形态5的半导体存储装置。实施形态5的半导体存储装置在特征在于：在实施形态2或4所示的半导体存储装置中，虚拟扩散区或虚拟阱区不仅象图2和图4那样为在一个方向上相邻的SRAM存储器单元之间所共有，而且为在与该方向正交的方向上相邻的SRAM存储器单元之间所共有。

再有，下面象实施形态2所示那样，说明形成虚拟扩散区的存储器单元阵列。对于形成虚拟阱区的情况，也可以实现同样的构成。

图5是表示实施形态5的半导体存储装置的设计构成例图。图5(a)是用来说明半导体存储装置的存储器单元阵列的整体的说明图。图5(a)所示的存储器单元阵列具有根据输入地址缓冲器140地址指定多根字线111中的一根的行译码器120、根据输入地址缓冲器140的地址指定多根位线112中的一根同时经读出放大器进行数据的读出或写入的I/O接口130。

再有，在图5(a)中，为了避免图示的复杂，被行译码器120分隔的阵列部101和102内的表现形式不同，但两阵列部的构成相同且配置多个存储器单元。

图5(b)是图5(a)所示的区域150的放大图。如图5(b)所示，虚拟扩散区150和实施形态2说明的一样，不仅为以一个轴(以下，X轴)为中心而面对面的2个存储器单元之间所共有，而且通过加长该长方形的长边方向的长度，也为配置在上述X轴的方向的多个存储器单元之间所共有。

在该X轴方向共有的存储器单元的个数只要是2个以上就行，如图5(a)所示，在整个存储器单元阵列中，可以在X轴方向形成多个共有的虚拟扩散区，并向每一个扩散区加VDD电位或GND电位。

如上所述，若按照实施形态5的半导体存储装置，通过将虚拟扩散区或虚拟阱区做成使其长边方向的长度更长的长方形状，使虚拟扩散区或虚拟阱区不仅为相对配置的2个SRAM存储器单元之间所共有，而且为配置在与该相对方向正交的方向上的多个SRAM存储器单元之间所共有，所以，当给虚拟扩散区或虚拟阱区  VDD电位或GND电位时，可以减少与VDD线和GND线连接所必要的接点数，可以使完成与这些接点的连接的上层布线层的设计简单，同时，可以减小形成接点或布线层所必要的面积，结果，可以减小各存储器单元的尺寸。

实施形态6.

其次，说明实施形态6的半导体存储装置。实施形态6的半导体存储装置在特征在于：对能从2个端口对1个存储器单元进行存取的2端口SRAM存储器单元形成实施形态1～5所示的虚拟扩散区或虚拟阱区。

图6是表示实施形态6的半导体存储装置的等效电路的图，特别是2端口SRAM存储器单元的等效电路图。在图6中，PMOS晶体管P1和NMOS晶体管N1(或N5)构成第1CMOS反相器，PMOS晶体管P2和NMOS晶体管N2(或N6)构成第2CMOS晶体管，在这些CMOS反相器之间，输入输出端子互补连接。

即，利用这些MOS晶体管P1、P2、N1、N2、N5和N6构成触发器电路，在图6中，可以对既是上述第1CMOS反相器的输出点又是第2CMOS反相器的输入点的存储节点NA和既是上述第2CMOS反相器的输出点又是第1CMOS反相器的输入点的存储节点NB进行数据的写入或读出。

此外，NMOS晶体管N3、N4、N7和N8分别起存取门(access gate)的作用，NMOS晶体管N3使其栅极与第1字线WL1连接，源极与上述存储节点NA连接，同时，使其漏极与第1正相位线BL1连接。NMOS晶体管N7使其栅极与第2字线WL2连接，源极与上述存储节点NA连接，同时，使其漏极与第2正相位线BL2连接。

此外，NMOS晶体管N4使其栅极与第1字线WL1连接，源极与上述存储节点NB连接，同时，使其漏极与第1反相位线BLB1连接。NMOS晶体管N8使其栅极与第2字线WL2连接，源极与上述存储节点NB连接，同时，使其漏极与第2反相位线BLB2连接。

即，通过第1字线WL1、第1正相位线BL1和第1反相位线BLB1的选择，可以读出第1端口保持的数据，通过第2字线WL2、第2正相位线BL2和第2反相位线BLB2的选择，可以读出第2端口保持的数据。

这里，图6所示的等效电路的本身与先有的2端  SRAM存储器单元没有任何区别，但实施形态6的半导体存储装置在构成该一个2端口SRAM存储器单元的设计构成上有其特征。即，对2端口SRAM形成图1或图3所示的虚拟扩散区或虚拟阱区。

再有，在下面，将说明象实施形态1所示那样形成了虚拟扩散区的2端口SRAM存储器单元的设计构成，但是，若象在实施形态3中说明的那样，通过将虚拟扩散区换成虚拟阱区，也可以得到和实施形态3同样的效果。

图7是表示构成实施形态6的半导体存储装置的2端口SRAM存储器单元的设计构成例的图。如图7所示，1个2端口SRAM存储器单元在半导体衬底上形成的N型阱区NW和P型阱区PW上形成。而且，图6的等效电路所示的PMOS晶体管P1和P2在同一N阱区NW内形成，NMOS晶体管N1～N8在同一P阱区PW内形成。

在图7中，PMOS晶体管P1将利用注入P型杂质形成的P+扩散区FL100和FL110分别作为源极区和漏极区，将上述P+扩散区FL100、FL110和多晶硅布线层PL110之间的区域作为栅极区。同样，PMOS晶体管P2将利用注入P型杂质形成的P+扩散区FL100和FL120分别作为源极区和漏极区，将上述P+扩散区FL100、FL120和多晶硅布线层PL120之间的区域作为栅极区。MOS晶体管P1和P2共同将P+扩散区FL100作为其源极区。

这里，特别是P+扩散区FL100、FL110和FL120与N阱区NW和P阱区PW的边界线平行且位于同一直线上。

此外，在图7中，NMOS晶体管N1将利用注入N型杂质形成的N+扩散区FL200和FL210分别作为源极区和漏极区，将上述N+扩散区FL200、FL210和多晶硅布线层PL210之间的区域作为栅极区。同样，NMOS晶体管N2将利用注入N型杂质形成的N+扩散区FL200和FL220分别作为源极区和漏极区，将上述N+扩散区FL200、FL220和多晶硅布线层PL220之间的区域作为栅极区。MOS晶体管N1和N2共同将N+扩散区FL200作为其源极区。

此外，NMOS晶体管N3将利用注入N型杂质形成的N+扩散区FL230和FL210分别作为源极区和漏极区，将上述N+扩散区FL230、FL210和多晶硅布线层PL140之间的区域作为栅极区。即，MOS晶体管N1和N3共同将N+扩散区FL210作为其漏极区。

此外，NMOS晶体管N4将利用注入N型杂质形成的N+扩散区FL240和FL220分别作为源极区和漏极区，将上述N+扩散区FL240、FL220和多晶硅布线层PL130之间的区域作为栅极区。即，MOS晶体管N2和N4共同将N+扩散区FL220作为其漏极区。

这里，特别是N+扩散区FL200、FL210、FL220、FL230和FL240与N阱区NW和P阱区PW的边界线平行且位于同一直线上。

此外，NMOS晶体管N5将利用注入N型杂质形成的N+扩散区FL300和FL310分别作为源极区和漏极区，将上述N+扩散区FL300、FL310和多晶硅布线层PL110之间的区域作为栅极区。同样，NMOS晶体管N6将利用注入N型杂质形成的N+扩散区FL300和FL320分别作为源极区和漏极区，将上述N+扩散区FL300、FL320和多晶硅布线层PL120之间的区域作为栅极区。即，MOS晶体管N5和N6共同将N+扩散区FL300作为其源极区。

此外，NMOS晶体管N7将利用注入N型杂质形成的N+扩散区FL330和FL310分别作为源极区和漏极区，将上述N+扩散区FL330、FL310和多晶硅布线层PL240之间的区域作为栅极区。即，MOS晶体管N5和N7共同将N+扩散区FL310作为其漏极区。

此外，NMOS晶体管N8将利用注入N型杂质形成的N+扩散区FL340和FL320分别作为源极区和漏极区，将上述N+扩散区FL340、FL320和多晶硅布线层PL230之间的区域作为栅极区。即，MOS晶体管N6和N8共同将N+扩散区FL320作为其漏极区。

这里，特别是N+扩散区FL300、FL310、FL320、FL330和FL340是在同一直线上，而且，N+扩散区FL300、FL310、FL320、FL330和FL340所在的直线与N阱区NW和P阱区PW的边界线平行。

进而，在上述构成中，多晶硅布线层PL110起与PMOS晶体管P1、NMOS晶体管N1和NMOS晶体管N5的栅极区连接的连接线的作用，多晶硅布线层PL120也一样，起与PMOS晶体管P2、NMOS晶体管N2和NMOS晶体管N6的栅极区连接的连接线的作用。

此外，在上述P+扩散区FL100、FL110、FL120和N+扩散区FL200、FL210、FL220、FL230、FL240、FL300、FL310、FL320、FL330、FL340以及多晶硅布线层PL110、PL120、PL130、PL140、PL230、PL240上，分别形成至少1个以上的连接孔。而且，利用金属等上层布线层将这些连接孔连接起来，从而实现象图6所示的等效电路那样的的连接。

再有，关于连接上述连接孔的上层布线层，可以考虑各种结构，为了不构成本发明的主要部分和容易理解，在图7中，用粗实现简单地示出上述连接孔间的连接线。若按照图7，P+扩散区FL110、N+扩散区FL210、N+扩散区FL310和多晶硅布线层PL120利用上层布线层进行电连接，形成存储节点NA，P+扩散区FL120、N+扩散区FL220、N+扩散区FL320和多晶硅布线层PL110利用上层布线层进行电连接，形成存储节点NB。

此外，在图7中，P+扩散区FL110经连接孔和上层布线层与电源线VDD线连接，N+扩散区FL200和FL300经连接孔和上层布线层与接地线GND线连接。此外，N+扩散区FL230和FL240分别经连接孔和上层布线层与正相位线BL1和反相位线BLB1电连接。此外，N+扩散区FL330和FL340分别经连接孔和上层布线层与正相位线BL2和反相位线BLB2电连接。

进而，多晶硅布线层PL130和PL140经连接孔和上层布线层与字线WL1电连接，多晶硅布线层PL230和PL240经连接孔和上层布线层与字线WL2电连接。

而且，上述实施形态6的半导体存储装置中在上述结构中，相对与N阱区NW和P阱区PW的边界线平行且位于同一直线上的P+扩散区FL100、FL110和FL120，在与上述边界线相反一侧的N阱区NW上进而形成将与上述边界线平行的方向作为其长边方向的长方形的P+扩散区FL150。

进而，在将上述N阱区FL200、FL210、FL220、FL230、FL240和上述N阱区FL300、FL310、FL320、FL330、FL340夹在中间的P阱区PW上，与N阱区NW和P阱区PW的边界线平行且相对该边界线形成将与上述边界线平行的方向作为其长边方向的长方形的N+扩散区FL250。

再有，这些P+扩散区FL150和N+扩散区FL250是不存在与多晶硅布线层重叠的部分、不形成晶体管元件的虚拟图形。

现在，假设因从芯片封装发出的α射线或从宇宙来的中子射线而在P阱区PW内产生电子·空穴对。因P阱区PW内产生的电子·空穴对中的电子是P阱区PW的少子，故按照P阱区PW和各N+扩散区FL200、FL210、FL220、FL230、FL240、FL250、FL300、FL310、FL320、FL330和FL340之间的电位分布，这些电子被这些N+扩散区收集。这时，与先有的的设计比较，一部分电子便分散在N+扩散区FL250所占的面积内。换言之，对存储动作起作用的其它N+扩散区FL200、FL210、FL220、FL230、FL240、FL300、FL310、FL320、FL330和FL340收集的电子减少，其减少的数量相当于N+扩散区FL250收集的电子的数量。

同样，因P阱区PW内产生的电子·空穴对中的空穴是N阱区NW的少子，故按照N阱区NW和各P+扩散区FL100、FL110、FL120和FL150之间的电位分布，这些空穴被这些P+扩散区收集。这时，与先有的设计比较，一部分空穴便分散在P+扩散区FL150所占的面积内。换言之，对存储动作起作用的其它P+扩散区FL100、FL110、FL120和FL150收集的空穴减少，其减少的数量相当于P+扩散区FL150收集的空穴的数量。

特别，在形成存储节点的P+扩散区FL110、FL120和N+扩散区FL210、FL220中，若收集的电子或空穴在规定的临界电荷以上，其节点电位瞬间变化，存在保持数据反转的危险，但如上所述，因收集的电荷分散在N+扩散区FL250和P+扩散区FL150中，故很难达到上述临界电荷量。结果，对于2端口SRAM存储器单元的构成，也提高了抗软故障的能力。

此外，也可以使新追加的N+扩散区FL250和P+扩散区FL150与VDD线或GND线连接，对这些扩散区加VDD电位或GND电位。

特别，当使N+扩散区FL250与VDD线连接时，因可以使N+扩散区FL250的电位升到更高的电位，故可以加强收集P阱区PW内产生的电子的能力。即，和不与VDD线连接的情况比较，可以更加减少其他N+扩散区FL200、FL210、FL220、FL230和FL240、FL300、FL310、FL320、FL330和FL340收集的电子的数量，可以进一步提高抗软故障的能力。

在以上说明中，如图7所示，假定虚拟的N+扩散区FL250在构成2端口SRAM存储器单元的P阱区PW区的外缘部形成，但也可以在上述N+扩散区FL200、FL210、FL220、FL230、FL240和FL300、FL310、FL320、FL330、FL340之间形成。

图8是表示这时的设计构成的图。再有，在图8中，对与图7相同的部分附加同一符号，并省略其说明。特别，在图8所示的设计中，在N+扩散区FL200、FL210、FL220、FL230、FL240和FL300、FL310、FL320、FL330、FL340之间形成的虚拟的N+扩散区FL250与多晶硅布线层PL110和PL120没有连接关系。

特别是，如图8所示，因虚拟的N+扩散区FL250可以在离开由N+扩散区FL200、FL210、FL220、FL230、FL240构成的扩散区域带的距离和离开由N+扩散区FL300、FL310、FL320、FL330、FL340构成的扩散区域带的距离大致相等的位置上形成，故本来由两扩散区域带收集的电子可以收集在虚拟的N+扩散区FL250中，能够提高抗软故障的能力。

如以上说明的那样，若按照实施形态6的半导体存储装置，在2端口SRAM存储器单元的设计构成中，因在构成存储节点的P+扩散区的附近形成对存储动作不起作用的P+扩散区，同时在构成存储节点的N+扩散区的附近形成对存储动作不起作用的N+扩散区，所以，能得到和实施形态1同样的效果。

再有，在以上说明了的例子中，假设形成虚拟扩散区，但如果象实施形态3那样形成虚拟的阱区，也可以得到和实施形态3同样的效果。进而，当如图2或图4所示那样，通过配置多个实施形态6所示的2端口SRAM存储器单元并使其相互对置来构成存储器单元阵列时，也可以象在实施形态2或4中说明的那样，在相邻存储器单元之间的边界区形成虚拟扩散区或虚拟阱区且为两存储器单元所共有。

此外，通过将实施形态6所示的2端口SRAM存储器单元用于在实施形态5中说明了的图5的构成中，可以使在与相对配置的方向垂直的方向上配置的多个存储器单元之间共有虚拟扩散区或虚拟阱区。

实施形态7.

其次，说明实施形态7的半导体存储装置。实施形态7的半导体存储装置在特征在于：不是通过使图11所示的先有的的SRAM存储器单元如图12所示那样在2个SRAM存储器单元之间相对配置，而是通过以相同的方向配置多个SRAM存储器单元来构成构存储器单元阵列。

图9是表示实施形态7的半导体存储装置的设计构成例的图，在图9中，特别示出呈矩阵状配置的多个SRAM存储器单元中的相邻3个比特，对和图11相同的部分附加同一符号并省略其说明。如图9所示，存储器MC0、MC1、MC2分别配置在相同的方向。

因此，存储器单元之间不能共有阱区，但相反，因没有共有的必要，故可以缩小相同导电型的阱区的面积。即，在同一阱区内，因α射线或中子射线的照射而产生的电子·空穴对的数量减少，结果，构成存储节点的扩散区收集的少子的数量减少，与先有的设计构成比较，可以提高抗软故障的能力。

如以上说明的那样，若按照实施形态7的半导体存储装置，因在同一方向配置多个先有的1个比特的SRAM存储器单元而构成存储器单元阵列，故对通过相邻的存储器单元之间共有阱区而增加的同一阱区，可以减小其面积。结果，可以减少因α射线或中子射线的照射而产生的电子·空穴对的数量。此外，可以使2比特的保持数据同时反转的危险性减小，结果，可以减小发生多比特错误的可能性。

再有，在以上说明了的实施形态1、2、5和6中，也可以使虚拟N+扩散区和虚拟P+扩散区的各杂质浓度比构成晶体管电路的N+扩散区和P+扩散区的杂质浓度大。例如，若是图1，经同一掩膜在P阱区PW中注入N型离子的杂质，同时形成N+扩散区FL200、FL210、FL220、FL230、FL240和FL250，然后，将N+扩散区FL200、FL210、FL220、FL230和FL240的部分掩蔽起来，只对N+扩散区FL250注入N型离子，由此可以提高N+扩散区FL250的杂质浓度。同样，经同一掩膜在N阱区NW中注入P型离子的杂质，同时形成P+扩散区FL100、FL110、FL120和FL150，然后，将P+扩散区FL100、FL110和FL120的部分掩蔽起来，只对P+扩散区FL150注入P型离子，由此可以提高P+扩散区FL150的杂质浓度。

由此，可以将阱区产生的电子·空穴对拉到虚拟的N+扩散区和虚拟的P+扩散区，可以降低构成存储节点的N+扩散区和P+扩散区达到临界电荷量的概率。

此外，在实施形态3、4、5和6中，即使虚拟N阱区和虚拟P阱区的各杂质浓度比构成晶体管电路的N阱区和P阱区的杂质浓度大，也可以得到和上述同样的效果。例如，若是图3，经同一掩膜在硅衬底中注入N型离子的杂质，同时形成N阱区NWDNW，然后，将N阱区NW掩蔽起来，只对虚拟的N阱区DNW注入N型离子，由此可以提高虚拟的N阱区DNW的杂质浓度。同样，经同一掩膜在硅衬底中注入P型离子的杂质，同时形成P阱区PW和DPW，然后，将P阱区PW掩蔽起来，只对虚拟的P阱区DPW注入P型离子，由此可以提高虚拟的P阱区DPW的杂质浓度。

如以上说明的那样，若按照本发明，可以将因α射线或中子射线的照射而在第1阱区或第2阱区产生的电子或空穴的一部分收集在虚拟扩散区，因此，可以降低发生软故障的可能性，即，在对存储动作起作用的杂质扩散区中，因上述电子或空穴的收集而积蓄的电荷难以达到产生数据反转的临界电荷量。

若按照下一个发明，因在相邻存储器单元之间共有的阱区上形成杂质扩散区且为两存储器之间所共有，故与分别形成虚拟的杂质扩散区的情况相比，可以减小形成该虚拟的杂质扩散区所必要的面积，同时，利用虚拟的杂质扩散区将存储器单元的存储节点相互分隔，可以进一步减少各存储器单元的存储节点收集的电荷量，降低发生软故障的可能性。此外，可以减小同时发生使2比特的保持数据反转的多比特错误。

若按照下一个发明，即使对于多端口SRAM存储器单元的设计构成，也可以减小因虚拟杂质扩散区的形成而产生和上述同样的软故障的可能性。

若按照下一个发明，为了构成多端口的晶体管存储电路，在分开配置在同一阱区上的2个杂质扩散区之间形成虚拟的杂质扩散区，所以，可以使本来是两个扩散区收集的电子均匀地分散到虚拟的N+扩散区，可以提高抗软故障的能力。

若按照下一个发明，例如通过形成使虚拟杂质扩散区的长边方向更长的长方形状，不仅可以使该虚拟杂质扩散区为对置的2个存储器单元之间所共有，而且可以为配置在与对置方向正交方向上的多个存储器单元之间所共有。此外，当对虚拟的杂质扩散区加规定的电位时，可以减少与规定的电位线连接的连接线的数量，可以使起与这些连接线连接作用的上层的布线层的设计简单，同时，可以削减连接线与布线层的形成所必要的面积，结果，可以减小各存储器单元的尺寸。

若按照下一个发明，通过对虚拟的第3杂质扩散区加规定的电位，可以控制收集阱区内产生的电子的能力。

若按照下一个发明，作为加给虚拟的第3杂质扩散区的规定的电位，可以使用晶体管存储电路的电源电位，此外，通过使用该电源电位以上的电位，可以加强收集阱区内产生的电子的能力。

若按照下一个发明，通过对虚拟的第4杂质扩散区加规定的电位，可以控制收集阱区内产生的空穴的能力。

若按照下一个发明，作为加给虚拟的第4杂质扩散区的规定的电位，可以使用晶体管存储电路的接地电位，此外，通过使用该接地电位以下的电位，可以加强收集阱区内产生的空穴的能力。

若按照下一个发明，通过使虚拟的第3杂质扩散区的杂质浓度比构成晶体管存储电路的第1杂质扩散区的杂质浓度大，可以将第1阱区产生的空穴拉向虚拟的第3杂质扩散区，可以降低构成存储节点的第1杂质扩散区达到临界电荷量的概率。

若按照下一个发明，通过使虚拟的第4杂质扩散区的杂质浓度比构成晶体管存储电路的第2杂质扩散区的杂质浓度大，可以将第2阱区产生的电子拉向虚拟的第4杂质扩散区，可以降低构成存储节点的第2杂质扩散区达到临界电荷量的概率。

若按照下一个发明，可以减小因α射线或中子射线的照射而在第1阱区和第2阱区上产生的电子或空穴，其减少的数量相当于对存储动作不起作用的虚拟的第3阱区(P阱区)和对存储动作不起作用的虚拟的第4阱区(N阱区)的面积，因此，因α射线或中子射线的照射而使第1阱区和第2阱区收集的电子或空穴减少，结果，因杂质扩散区收集的电子或空穴减少故可以降低对存储动作起作用的杂质扩散区中的软故障发生的可能性。

若按照下一个发明，因在相邻存储器单元之间形成虚拟的第3阱区或虚拟的第4阱区，故利用虚拟阱区可以将存储器单元的存储节点相互分开，，进而，可以减少各存储器单元的存储节点收集的电荷量，降低软故障发生的可能性。此外，可以减小2比特的保持数据同时反转的多比特错误。

若按照下一个发明，即使在多端口SRAM存储器单元的构成中，也可以降低因虚拟区的形成引起的和上述同样的软故障发生的可能性。

若按照下一个发明，为了构成多端口的晶体管存储电路，在分开配置在同一阱区上的2个杂质扩散区之间形成虚拟的杂质扩散区，所以，可以使上述2个杂质扩散区收集的电子减少，其减少量相当于虚拟阱区产生的电子的数量，可以提高抗软故障的能力。

若按照下一个发明，例如通过形成使虚拟阱区的长边方向更长的长方形状，不仅可以使该虚拟阱区为对置的2个存储器单元之间所共有，而且可以为配置在与对置方向正交方向上的多个存储器单元之间所共有。此外，当对虚拟阱区加规定的电位时，可以减少与规定的电位线连接所必要的连接线的数量，可以使起与这些连接线连接作用的上层的布线层的设计简单，同时，可以削减连接线或布线层的形成所必要的面积，结果，可以减小各存储器单元的尺寸。

若按照下一个发明，通过对虚拟的第3阱区加规定的电位，可以控制收集阱区内产生的电子的能力。

若按照下一个发明，作为加给虚拟的第3阱区的电位是规定的电位，可以使用晶体管存储电路的电源电位，此外，通过使用该电源电位以上的电位，可以加强收集阱区内产生的电子的能力。

若按照下一个发明，通过对虚拟的第4阱区加规定的电位，可以控制收集阱区内产生的空穴的能力。

若按照下一个发明，作为加给虚拟的第4阱区的规定的电位，可以使用晶体管存储电路的接地电位，此外，通过使用该接地电位以下的电位，可以加强收集阱区内产生的空穴的能力。

若按照下一个发明，通过使虚拟的第3阱区的杂质浓度比构成晶体管存储电路的第2阱区的杂质浓度大，可以将阱区产生的空穴拉向虚拟的第3阱区，可以降低构成存储节点的第1杂质扩散区达到临界电荷量的概率。

若按照下一个发明，通过使虚拟的第4阱区的杂质浓度比构成晶体管存储电路的第1阱区的杂质浓度大，可以将阱区产生的电子拉向虚拟的第4阱区，可以降低构成存储节点的第2杂质扩散区达到临界电荷量的概率。

若按照下一个发明，因在同一方向配置多个先有的1个比特的存储器单元而构成存储器单元阵列，故与过去的通过相邻的存储器单元之间共有阱区而增加的同一阱区比较，可以减小其面积。结果，可以减少因α射线或中子射线的照射而产生的电子·空穴对的数量，可以提高抗软轴故障的能力。此外，可以使2比特的保持数据同时反转的危险性减小，结果，可以减小发生多比特错误的可能性。

Claims (23)

1.一种半导体存储装置，在由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成晶体管存储电路的半导体存储装置中，其特征在于：

在上述第1阱区上形成不构成上述晶体管存储电路的上述第2导电型的第3杂质扩散区，

在上述第2阱区上形成不构成上述晶体管存储电路的上述第1导电型的第4杂质扩散区。

2.一种半导体存储装置，在将由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成的多个晶体管存储电路相对配置使它们分别共有上述第1阱区和上述第2阱区的半导体存储装置中，其特征在于：

在共有的上述第1阱区上形成不构成上述晶体管存储电路的上述第2导电型的第3杂质扩散区，使其为相对的晶体管存储电路之间所共有，

在共有的上述第2阱区上形成不构成上述晶体管存储电路的上述第1导电型的第4杂质扩散区，使其为相对的晶体管存储电路之间所共有。

3.权利要求1或2记载的半导体存储装置，其特征在于：在上述第2阱区上形成用来构成多端口的晶体管存储电路的上述第1导电型的第5杂质扩散区。

4.权利要求3记载的半导体存储装置，其特征在于：上述第4杂质扩散区在上述第2杂质扩散区和上述第5杂质扩散区之间形成。

5.权利要求4记载的半导体存储装置，其特征在于：上述第3杂质扩散区和上述第4杂质扩散区具有延伸的形状，使其为配置在与上述晶体管存储电路间的相对的方向垂直的方向上的多个存储器单元之间所共有。

6.权利要求1～5的任何一项记载的半导体存储装置，其特征在于：上述第3杂质扩散区与加规定电位的电位线连接。

7.权利要求6记载的半导体存储装置，其特征在于：上述规定电位是上述晶体管存储电路的电源电位或该电源电位以上的电位。

8.权利要求1～7的任何一项记载的半导体存储装置，其特征在于：上述第4杂质扩散区与加规定电位的电位线连接。

9.权利要求8记载的半导体存储装置，其特征在于：上述规定电位是接地电位或该接地电位以下的电位。

10.权利要求1～9的任何一项记载的半导体存储装置，其特征在于：上述第3杂质扩散区的杂质浓度比上述第1杂质扩散区的杂质浓度大。

11.权利要求1～10的任何一项记载的半导体存储装置，其特征在于：上述第4杂质扩散区的杂质浓度比上述第2杂质扩散区的杂质浓度大。

12.一种半导体存储装置，在由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成晶体管存储电路的半导体存储装置中，其特征在于：

包括与上述第1阱区相邻形成的不构成晶体管存储电路的上述第2导电型的第3阱区和与上述第2阱区相邻形成的不构成上述晶体管存储电路的上述第1导电型的第4阱区。

13.一种半导体存储装置，在将由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成的多个晶体管存储电路配置成使上述第1杂质扩散区之间和上述第2杂质扩散区之间分别相对的半导体存储装置中，其特征在于：

包括在上述第1阱区之间与该第1阱区相邻形成的不构成上述晶体管存储电路的上述第2导电型的第3阱区和在上述第2阱区之间与该第2阱区相邻形成的不构成晶体管存储电路的上述第1导电型的第4阱区。

14.权利要求12或13记载的半导体存储装置，其特征在于：在上述第2阱区上形成用来构成多端口的晶体管存储电路的上述第1导电型的第5杂质扩散区。

15.权利要求14记载的半导体存储装置，其特征在于：上述第4阱区在上述第2杂质扩散区和上述第5杂质扩散区之间形成。

16.权利要求15记载的半导体存储装置，其特征在于：上述第3阱区和第4阱区具有延伸的形状，使其为配置在与晶体管存储电路间的相对的方向垂直的方向上的多个存储器单元之间所共有。

17.权利要求12～16的任何一项记载的半导体存储装置，其特征在于：上述第3阱区与加规定电位的电位线连接。

18.权利要求17记载的半导体存储装置，其特征在于：上述规定电位是上述晶体管存储电路的电源电位或该电源电位以上的电位。

19.权利要求12～18的任何一项记载的半导体存储装置，其特征在于：上述第4阱区与加规定电位的电位线连接。

20.权利要求19记载的半导体存储装置，其特征在于：上述规定电位是接地电位或该接地电位以下的电位。

21.权利要求12～20的任何一项记载的半导体存储装置，其特征在于：上述第3阱区的杂质浓度比上述第2杂质扩散区的浓度大。

22.权利要求12～21的任何一项记载的半导体存储装置，其特征在于：上述第4阱区的杂质浓度比上述第1阱区的杂质浓度大。

23.一种半导体存储装置，在配置多个由第1导电型的第1阱区、在上述第1阱区上形成的与上述第1导电型不同的第2导电型的第1杂质扩散区、与上述第1阱区相邻的上述第2导电型的第2阱区和在上述第2阱区上形成的上述第1导电型的第2杂质扩散区构成的晶体管存储电路的半导体存储装置中，其特征在于：

各晶体管存储电路配置成在与上述第1阱区和上述第2阱区的边界线垂直的方向上且具有相同的面向。

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