JP2002311913A - 液晶表示装置及び制御回路 - Google Patents

液晶表示装置及び制御回路

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Abstract

(57)【要約】 【課題】 液晶表示モジュールに供給する表示データの
ポート数及びフォーマットの自由度を高める。試験用の
データの合成を可能とする。 【解決手段】 液晶表示装置のドライバ群１３を画面の
左右半分に分割して並列に同時動作させるタイミングコ
ントローラ回路に関し、表示ディジタルデータ出力部１
１からの複数ポートの各種フォーマットの表示データ
を、メモリ回路１２１において画面左半分及び右半分の
データに分割された複数ポートの表示データに変換し、
該表示データを入力選択回路により選択出力し、各種の
表示データに対応可能とする。ラインメモリを使用して
データの並べ替えを行う。試験用の表示データをライン
メモリにより合成することを可能とする。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に関し、特に、各種の表示ディジタ
ルデータを扱うことが可能な液晶表示装置及び制御回路
に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置に
おいては、交叉した複数の信号線の交点にマトリクス状
に配置されたスイッチング素子（ＴＦＴ：薄膜トランジ
スタ）を有する画素部、前記画素部の外周部の一辺に配
置された複数のソースドライバ等を備える液晶表示パネ
ル（以下、「表示パネル」という。）と、グラフィック
コントローラ等、データの送り側から送信された表示デ
ィジタルデータ（以下、「表示データ」ともいう。）を
受信し前記ソースドライバ群を動作させるタイミングコ
ントローラとから構成されている。
【０００３】かかる液晶表示装置においては、近年の液
晶パネルの大型化、高精細化による１ライン当たりの画
素数の増大に伴い、液晶パネルを駆動するソースドライ
バ群の高速化及びＥＭＩの抑制等が重要となっており、
ソースドライバ群を分割し表示データを並列に供給する
ことで動作速度を低減するような技術が提案されている
（特開平５−２１０３５９号公報、特開平１０−２０７
４３４号公報）。
【０００４】図１５は、前記特開平５−２１０３５９号
公報記載のソースドライバ群の駆動方式を示す図であ
る。液晶パネルのソースドライバ群を液晶パネルの右半
分８ａと左半分８ｂに分割し、水平方向の１ライン分の
表示データを前半と後半との２つに分けて、２分割した
各ソースドライバ群に並列に供給する構成を採用してい
る。この駆動方式では、コントローラ９の前段にインタ
ーフェース部を設け、１ポートからの表示データ（１系
列の表示ディジタルデータ）を当該インターフェース部
において、１ライン分の表示データ毎に画面左半分と画
面右半分に分割し、２ポートの表示データ（２系列の表
示ディジタルデータ）Ｓ１、Ｓ２に変換して出力し、コ
ントローラ９では前記２ポートの表示データＳ１、Ｓ２
を入力して、前記ソースドライバ群の分割した各画面半
分のソースドライバ群８ａ、８ｂに、２ポートの表示デ
ータＳ１Ｕ、Ｓ２Ｕとして並列に供給するとともに、そ
れぞれの書込のスタート信号（水平同期信号）ＳＰを並
列に同一タイミングで供給するように構成している。
【０００５】この駆動方式によれば、従来のように１ポ
ートの表示データをそのまま全てのソースドライバ群に
供給し１ライン単位で順次駆動する駆動方式と比べ、ソ
ースドライバ群へ供給する表示データのデータレート及
び供給クロックの繰り返し周波数は１／２に低減するこ
とができ、一層高速化した表示データによるソースドラ
イバ群の低速駆動及びＥＭＩの抑制を実現することが可
能である。
【０００６】図１６は、前記特開平１０−２０７４３４
号公報記載のソースドライバ群の駆動方式を示す図であ
る。この駆動方式では、画面左半分と画面右半分の２ポ
ートの表示データにより、２分割したソースドライバ群
をそれぞれ駆動するタイミングコントローラの入力部
に、１ポートの表示データをデータレートが１／２で、
２ポートの表示データに分割するラインメモリーを設け
て構成した制御回路を、前記２つのソースドライバ群の
中間部に配置して前記制御回路とソースドライバ群との
間の配線数の増加を少なくしたものである。
【０００７】
【発明が解決しようとする課題】ソースドライバ群を左
右方向に分割して動作させ、分割表示する表示パネルの
駆動方式は、画面の分割数が増える程、パネルにおける
表示データの低速化を可能とする利点を有するものの、
分割数が増えるほどデータ配線数等が増大することによ
り製造上及び信号特性上（クロストーク等）の困難な問
題が生じる。
【０００８】この点、前述のように画面左半分と画面右
半分とに２分割する駆動方式は大型、高精細パネルにお
いても実現が可能であり、高速な表示データに対して有
効な駆動方式にあたるものと云える。
【０００９】ところで、液晶表示装置においては、一般
に液晶パネルとタイミングコントローラとを一体化し液
晶表示モジュールとして各種の情報機器を製造するユー
ザーに提供されることが普通であり、前記ユーザーは、
前記情報機器に前記液晶表示モジュールを使用する際
に、扱う表示データのデータ形式等を前記液晶表示モジ
ュールのタイミングコントローラの仕様に適合させるよ
うに設計するか、又は信号処理を行うことが必要とされ
る。
【００１０】図１５に示す駆動方式では、コントローラ
９の前段に１ポートの表示データを２ポートの表示デー
タに分割するインターフェースを設けているから、表示
データの送り側は１ポートの表示データとして出力する
という制約を伴うものであり、また、図１６に示す駆動
方式もコントローラの入力部に同様なインターフェース
を設けた特殊なコントローラＩＣを使用するものである
から、図１５に示す駆動方式と同様の制約を伴うもので
ある。つまり、何れも扱う表示データに応じて、例えば
個別の信号変換回路を更に追加することが必要となるの
みならず、入力表示データとしては基本的に１ポートの
データを扱うものであるから、高速な表示データに対し
て使用不可能となる場合がある。
【００１１】このように、従来の駆動方式では液晶表示
装置への表示データの送り側においては、表示データの
データ形式又はデータ形式の変換等の出力処理回路等に
おいて自由度がなく、特に、超高速表示データの取り扱
い等の点で問題がある。
【００１２】つまり、ユーザの扱う表示データは、扱う
情報機器の種類等により、 （１）必ずしも１ポートの表示データに限られず、表示
データの高速処理等の関係から複数ポートで扱う必要が
生じ得るし、表示データのデータの並びについても、液
晶パネルにおける１ラインの画素の順番とは一致しない
場合がありうる。 （２）また、複数ポートの表示データの位相は互いに異
なる場合もありうる。 （３）更に、液晶パネルの表示検査、試験等のための特
殊な表示データを入力する必要もありうる。
【００１３】例えば、近年使用される最高周波数のドッ
トクロック程度の速度で映像データをサンプリングして
Ａ／Ｄ変換器等を動作させることは不可能であり、また
ディジタルデータでさえ前記ドットクロックの動作速度
での転送等を実現することは不可能である場合が多く、
かかる場合、最初から複数ポートを使用して前記ドット
クロックより低いクロック周波数の表示データを生成し
て液晶パネルに供給することが必要であり、複数ポート
に発生するデータ順序のフォーマットも各種のものが考
えられる。また、複数のＡ／Ｄ変換器の時分割的な動作
によって高速な表示データを複数ポートで生成する場合
等は、複数ポート間の時間的に隣接するサンプリングデ
ータには必然的な位相差が生じる。更に、液晶パネルの
検査等のために画面半分のみの表示データの供給等、特
殊な表示データへの対応を可能とする必要も生じうる。
【００１４】以上の事情を鑑みると従来の駆動方式の液
晶表示モジュールでは、液晶表示装置への送り側のデー
タ形式等に大きな制約を強いるものであり、回路設計上
等の自由度においても問題があるのみならず、画面左半
分と画面右半分に分割した表示データのデータ形式にす
るための信号変換回路等に関連して、液晶表示装置が複
雑かつ高価になる点でも問題がある。
【００１５】（目的）本発明の目的は、液晶表示モジュ
ールに供給する表示データの信号形式における自由度が
高い液晶表示装置及び制御回路を提供することにある。
【００１６】本発明の他の目的は、異なる複数ポートの
表示データを扱うことが可能な液晶表示装置及び制御回
路を提供することにある。
【００１７】本発明の他の目的は、液晶表示モジュール
の高速動作時の試験表示用データへの対応を可能とした
液晶表示装置及び制御回路を提供することにある。
【００１８】
【課題を解決するための手段】本発明の液晶表示装置
は、液晶パネルと、入力する表示ディジタルデータを、
前記液晶パネルを駆動するタイミングで出力する制御回
路（例えば図１の１２）と、前記液晶パネルのソースラ
インに接続され、前記制御回路の出力である表示データ
およびソースドライバ制御信号を入力するソースドライ
バ（例えば図１の１３）と、前記液晶パネルのゲートラ
インに接続され、前記制御回路の出力であるゲートドラ
イバ制御信号を入力するゲートドライバ（例えば図１の
１５）と、複数の階調電圧を生成し前記ソースドライバ
に供給する階調電圧回路（例えば図１の１６）を有する
液晶表示装置において、前記タイミングコントローラ
は、２Ｎポート（Ｎは自然数）の表示ディジタルデータ
により、画面左半分と画面右半分に分割した液晶パネル
の２つのドライバ群（例えば図１の１３１、１３２）を
並列に動作させる液晶表示装置であって、入力する表示
ディジタルデータは、異なるＮポートのそれぞれ画面左
半分及び画面右半分のデータとして分割された２Ｎポー
トの第１の表示ディジタルデータ（例えば図２
（ａ））、あるいは、各ポートに時系列なデータとして
分割された２Ｎポートの第２の表示ディジタルデータ
（例えば図２（ｂ））であり、入力する前記第２の表示
ディジタルデータを書き込み、前記第１の表示ディジタ
ルデータとして読み出すメモリを有するメモリ回路（例
えば図１の１２１）と、前記第１または第２の表示ディ
ジタルデータの入力に対して、２Ｎポートの前記第１の
表示ディジタルデータを前記２つのドライバ群に出力す
るように設定可能な入力選択回路（例えば図１の１２
２）を備えることを特徴とする。
【００１９】また、前記液晶表示装置において、入力す
る表示ディジタルデータとして、各ポートに時系列なデ
ータとして分割された２Ｎポートの表示ディジタルデー
タであって、異なるＮポートの表示ディジタルデータが
互いにデータ又はクロックが半周期位相がずれた第３の
表示ディジタルデータ（例えば図２（ｃ））を含み、前
記メモリ回路は、前記第３の表示ディジタルデータに関
する半周期の位相ずれを調整する位相調整回路（例えば
図３の３１）を備え、前記入力選択回路は、２Ｎポート
の前記第３の表示ディジタルデータを前記２つのドライ
バ群に出力するように設定可能であることを特徴とし、
又は、入力する表示ディジタルデータとして、画面左半
分又は画面右半分のデータのみからなるＮポートの第４
の表示ディジタルデータ（例えば図１３（ａ）、
（ｂ））を含み、前記メモリ回路は、前記メモリに前記
第４の表示ディジタルデータを書き込み、画面左半分及
び画面右半分のそれぞれＮポートの前記第４の表示ディ
ジタルデータでなる前記第１の表示ディジタルデータ
（例えば図１３（ｃ））として読み出し、前記入力選択
回路は、当該２Ｎポートの第１の表示ディジタルデータ
を前記２つのドライバ群に出力するように設定可能であ
ることを特徴とし、又は、入力する表示ディジタルデー
タとして、画面左半分又は画面右半分のデータのみから
なるＮポートの第４の表示ディジタルデータを含み、前
記メモリ回路は、前記メモリに前記第４の表示ディジタ
ルデータを書き込み、画面左半分及び画面右半分の連続
する偶数データと奇数データが同一である２Ｎポートの
前記第１の表示ディジタルデータ（例えば図１４
（ｃ））として読み出し、前記入力選択回路は、当該２
Ｎポートの第１の表示ディジタルデータを前記２つのド
ライバ群に出力するように設定可能であることを特徴と
する。
【００２０】本発明の制御回路は、２Ｎポート（Ｎは自
然数）の表示ディジタルデータにより、画面左半分と画
面右半分に分割した液晶パネルの２つのドライバ群（例
えば図１の１３１、１３２）を並列に動作させる制御回
路であって、入力する表示ディジタルデータは、異なる
Ｎポートのそれぞれ画面左半分及び画面右半分のデータ
として分割された２Ｎポートの第１の表示ディジタルデ
ータ（例えば図２（ａ））、あるいは、各ポートに時系
列なデータ単位で所定順序で分割された２Ｎポートの第
２の表示ディジタルデータ（例えば図２（ｂ））であ
り、入力する前記第２の表示ディジタルデータを書き込
み、前記第１の表示ディジタルデータとして読み出すメ
モリ（ラインメモリ）を有するメモリ回路（例えば図１
の１２１）と、前記第１又は第２の表示ディジタルデー
タの入力に対して、２Ｎポートの前記第１の表示ディジ
タルデータを前記２つのドライバ群に出力するように設
定可能な入力選択回路（例えば図１の１２２）を備える
ことを特徴とする。
【００２１】入力する表示ディジタルデータとして、各
ポートに時系列にデータ毎に所定順序で分割された２Ｎ
ポートの表示ディジタルデータであって、異なるＮポー
トの表示ディジタルデータが互いにデータ又はクロック
が半周期位相がずれた第３の表示ディジタルデータ（例
えば図２（ｃ））を含み、前記メモリ回路は、前記第３
の表示ディジタルデータに関する半周期の位相ずれを調
整する位相調整回路（例えば図３の３１）を備え、前記
入力選択回路は、２Ｎポートの前記第３の表示ディジタ
ルデータを前記２つのドライバ群に出力するように設定
可能であることを特徴とし、又は、入力する表示ディジ
タルデータとして、画面左半分又は画面右半分のデータ
のみからなるＮポートの第４の表示ディジタルデータ
（例えば図１３（ａ）、（ｂ））を含み、前記メモリ回
路は、前記ラインメモリに前記第４の表示ディジタルデ
ータを書き込み、画面左半分及び画面右半分のそれぞれ
Ｎポートの前記第４の表示ディジタルデータでなる前記
第１の表示ディジタルデータ（例えば図１３（ｃ））と
して読み出し、前記入力選択回路は、当該２Ｎポートの
第１の表示ディジタルデータを前記２つのドライバ群に
出力するように設定可能であることを特徴とし、又は、
入力する表示ディジタルデータとして、画面左半分又は
画面右半分のデータのみからなるＮポートの第４の表示
ディジタルデータ（例えば図１４（ａ）、（ｂ））を含
み、前記メモリ回路は、前記ラインメモリに前記第４の
表示ディジタルデータを書き込み、画面左半分及び画面
右半分の連続する偶数データと奇数データが同一である
２Ｎポートの前記第１の表示ディジタルデータ（例えば
図１４（ｃ））として読み出し、前記入力選択回路は、
当該２Ｎポートの第１の表示ディジタルデータを前記２
つのドライバ群に出力するように設定可能であることを
特徴とする。
【００２２】（作用）液晶表示装置のドライバ群を画面
の左右半分に分割して並列に同時動作させるタイミング
コントローラ回路に関し、複数ポート（２Ｎポート、Ｎ
は自然数）の各種フォーマットの表示データを、画面左
半分及び画面右半分のデータとして分割された複数ポー
トの表示ディジタルデータとして、常に出力するように
構成して、ポート数及び各種フォーマットの表示データ
に対応可能とする。データのラインメモリを使用して並
べ替えて出力フォーマットを選択可能とする。試験用の
表示データをラインメモリにより合成することを可能と
する。
【００２３】
【発明の実施の形態】次に、本発明の液晶表示装置及び
制御回路の実施の形態について説明する。 （第１の実施の形態）図１は、本発明の液晶表示装置及
び制御回路の第１の実施の形態の構成を示す図である。
アクティブマトリクス型の液晶パネル１４と、ソースド
ライバ群１３と、ゲートドライバ１５と、ソースドライ
バ群１３及びゲートドライバ１５を制御する制御回路
（以下、「タイミングコントローラ」という。）１２
と、ソースドライバ群１３に階調電圧を供給する階調電
圧回路１６と、前記タイミングコントローラ１２に、表
示ディジタルデータ（表示データ）を出力する画像ディ
ジタルデータ出力部１１と、から構成される。
【００２４】液晶パネル１４は、ガラス基板上にライン
方向（水平方向）に配置されたゲートライン（走査信号
線）と、該走査信号線に対し直交方向（垂直方向）に配
置されたソースライン（ソース信号線）と、その交叉す
る位置に配置され、当該箇所の画素電極に階調電圧を供
給して駆動するスイッチ素子（薄膜トランジスタ：ＴＦ
Ｔ）等とからなるアクティブマトリクス基板で構成され
る。
【００２５】ソースドライバ群１３は、表示データ及び
階調電圧回路１６から入力する階調電圧を入力して前記
ソース信号線を駆動する２分割された２つのドライバ群
１３１、１３２から構成されており、ソースドライバ群
１３１は、画面左半分の画素電極に表示ディジタルデー
タを、当該データ値に対応する表示用の階調電圧に変換
して前記ソース信号線に供給、駆動し、ソースドライバ
群１３２は、同様に画面右半分の画素電極に表示ディジ
タルデータを、当該データ値に対応する表示用の階調電
圧に変換して前記ソース信号線に供給、駆動するように
構成される。
【００２６】映像ディジタルデータ出力部１１では、液
晶パネルの画面左半分と画面右半分の各ソースドライバ
群を駆動するディジタルの表示データとして、各種のポ
ート数（１ポートは表示データのビット数×３の信号）
及びデータ形式（フォーマット）の表示データが扱われ
る。
【００２７】タイミングコントローラ１２は、メモリ回
路１２１及びディップスイッチ等の外部から入力される
設定データまたは表示ディジタルデータ出力部１１から
入力される設定データにより制御可能な入力選択回路１
２２を備える。タイミングコントローラ１２は、映像デ
ータ出力部１１から出力される異なるポート数及びフォ
ーマットの表示データに対して、前記入力選択回路１２
２により何れの表示データの入力にも拘わらず、２つの
ソースドライバ群１３１、１３２が正しく液晶パネルの
画面左半分と画面右半分のソースドライバ群を並列に駆
動し表示動作を実行できるように、後述する入力した表
示データの処理を行い、ソースドライバ群１３１、１３
２に対して、処理後の表示データを液晶パネルを駆動す
るタイミングで、それぞれのスタート信号（水平同期信
号）等のソースドライバ制御信号とともに並列に出力
し、また、前記走査信号線を１ライン単位で走査するよ
うにゲートドライバ１５にゲートドライバ制御信号を出
力する。
【００２８】図２は、本実施の形態の映像ディジタルデ
ータ出力部１１から出力される２ポート出力の表示デー
タのフォーマット（タイミングコントローラ入力）及び
前記タイミングコントローラ１２による処理結果の表示
データのフォーマット（タイミングコントローラ出力）
を示す図である。何れも表示データとして、表示パネル
上の１ライン（水平方向）の画素数に対応する２Ｍ個の
データ（１番目の画素から２Ｍ番目の画素までの対応す
る０番目〜２Ｍ−１番目のディジタルデータ）からなる
ものを示しており、図２（ａ）〜（ｃ）に、フォーマッ
ト１〜３の３種類のデータ形式の表示データを、図２
（ｄ）に、何れのデータ形式の表示データに対してもタ
イミングコントローラ１２は、２ポートの同一フォーマ
ットの表示データを出力することを、それぞれ示してい
る。つまり、フォーマット１（図２（ａ））は、２つの
ポート１、２の表示データとして、ポート１は画面左半
面の表示データを、ポート２は画面右半分の表示データ
をそれぞれ出力する場合を示している。
【００２９】フォーマット２（図２（ｂ））は、２つの
ポート１、２の表示データとして、１ラインの時系列な
データのうち、ポート１は偶数の表示データを、ポート
２は奇数の表示データをそれぞれ出力する場合を示して
いる。
【００３０】フォーマット３（図２（ｃ））は、２つの
ポート１、２の表示データとして、同様にポート１は偶
数の表示データであり、ポート２は前記偶数の表示デー
タに対して位相がデータの半周期（１／２クロック）遅
れた奇数の表示データを出力する場合を示している。
【００３１】タイミングコントローラ１２は、入力選択
回路１２２による設定により、前記各フォーマット１〜
３の何れの表示データを入力しても、データ変換を行い
図２（ｄ）に示すフォーマット１のデータ形式の表示デ
ータをソースドライバ群１３１、１３２に出力する。
【００３２】図３は、第１の実施の形態のタイミングコ
ントローラ１２の構成例を示す図である。
【００３３】表示データの２つの入力ポート１、２と出
力ポート１、２とを備え、ポート１側には、入力ポート
１に接続された位相調整回路３１、入力ポート１又は位
相調整回路３１の出力を切り換え出力するスイッチ３
２、スイッチ３２の出力に接続されたメモリ３３、入力
ポート１又はメモリ３３の出力を切り換えて出力するス
イッチ３４を備え、ポート２側には、入力ポート２に接
続されたメモリ３５、入力ポート２又はメモリ３５の出
力を切り換えて出力するスイッチ３６を備え、スイッチ
３４、３６の出力をデータ単位で出力ポート１、２に切
り換え出力するメモリの読み出しのマルチプレクサ機能
を有するスイッチ３７を備え、更に、外部等から入力さ
れる設定データに基づき各スイッチ３２、３４、３６、
３７の切り換えを制御する入力選択回路３８を備える。
前記位相調整回路３１、メモリ３３、３５及びデータの
書込、読出スイッチ等によりメモリ回路を構成する。 （動作の説明）第１の実施の形態におけるタイミングコ
ントローラ１２の動作を図２、３を参照して以下説明す
る。
【００３４】（フォーマット１）表示データポート１、
２に入力するデータがフォーマット１（図２（ａ））の
表示データの並びの場合は、設定データによる入力選択
回路３８の選択信号２、３により、スイッチ３４、３
６、３７は入力ポート１、２がそれぞれ出力ポート１、
２に接続されるように固定的に切り換え、表示データを
出力ポート１、２にスルーにして出力する。
【００３５】（フォーマット２）表示データポート１、
２に入力するデータがフォーマット２（図２（ｂ））の
表示データの並びの場合は、入力選択回路３８の選択信
号１によりスイッチ３２は入力ポート１を選択し、選択
信号２によりスイッチ３４、３６は何れもメモリ３３、
３５側を選択し、スイッチ３８のデータ単位のスイッチ
ングによりメモリ３３及びメモリ３５に記憶したデータ
から画面左半分のデータのみを出力ポート１に、画面右
半分のデータのみを出力ポート２にそれぞれ出力するよ
うに記憶データを読み出し切り換えて出力する。
【００３６】（フォーマット３）表示データポート１、
２に入力するデータがフォーマット３（図２（ｃ））の
表示データの並びの場合は、入力選択回路３８の選択信
号１によりスイッチ３２は位相調整回路３１の出力を選
択して位相が進んでいるポート１のデータをポート２の
データの位相と一致させ、スイッチ３４、３６は何れも
メモリ３３、３５側を選択し、スイッチ３８のデータ単
位のスイッチングによりメモリ３３及びメモリ３５に記
憶したデータから画面左半分のデータのみを出力ポート
１に、画面右半分のデータのみを出力ポート２にそれぞ
れ出力されるように記憶データを読み出し切り換えて出
力する。
【００３７】図４は、位相調整回路３１の具体的な構成
例を示す図である。図４（ａ）に示すように、クロック
信号によりデータを記憶（シフト）するフリップフロッ
プ（例えば、Ｄ型フリップフロップ：Ｆ／Ｆ）回路４
１、４２により構成される。
【００３８】図４（ｂ）に示すように、ポート間の表示
データの位相差はデータの半周期（半クロック）であ
り、同図のように表示データポート１のデータがポート
２に対して半クロック位相が進んでいる場合、ポート１
のデータをそのクロックＡの変化点（立ち下がり）でフ
リップフロップ回路４１に取り込む。フリップフロップ
回路４１の出力は表示データポートＡ１に示すように表
示データ２と同一位相となる。後続の回路としては、フ
リップフロップ回路４１の出力をクロックＡを反転させ
表示データ２のクロックＢと同相のクロックとしてフリ
ップフロップ回路４２に取り込み、ポート２のデータ及
びクロックと同一位相の動作を可能とする。
【００３９】図４（ｃ）は、位相調整回路３１の他の構
成例を示しており、フリップフロップ回路４３、４４、
４５を追加し、ポート２のデータに対する半クロック位
相遅れを与えるフリップフロップ回路４４を設け、その
出力とフリップフロップ回路４２の出力をクロックＢに
よりそれぞれのフリップフロップ回路４３、４５に取り
込むようにして位相を一致させるように構成している。
【００４０】図５、図６及び図７は、第１の実施の形態
において表示データがフォーマット２、３の場合のより
詳細なメモリ回路の動作タイミングチャートを示す図で
ある。それぞれ１ライン目〜３ライン目までのタイミン
グチャートを示す図である。
【００４１】フォーマット２、３の場合は、画面左半分
と右半分のデータが２つのポートから別々に入力されな
いので、図３に示すメモリ３３、３５により、データの
並べ替えを行う。
【００４２】図３に示すメモリ３３、３５として、ライ
ン単位の画素データを記憶可能なラインメモリ（１ライ
ンメモリのメモリ記憶容量はデータのビット数×３×１
ラインのデータ数（画素数））を８個使用し、メモリ
１、３、５、７をメモリ３３に、メモリ２、４、６、８
をメモリ３５に設け、選択信号３による個々のデータ単
位の出力ポートへのデータの切り換えにより表示データ
の並べ替えを行う動作例を以下説明する。
【００４３】図５は、入力する表示データの１ライン目
のラインメモリ（１〜８）の制御のタイミングチャート
を示す図である。ポート１及びポート２の表示データを
入力し、ポート１からの画面左半分（１／２ライン）の
奇数データはラインメモリ１に記憶し、ポート２からの
画面左半分（１／２ライン）の偶数データはラインメモ
リ２に記憶する。続くポート１からの画面右半分（１／
２ライン）の奇数データはラインメモリ３に記憶し、ポ
ート２からの画面右半分（１／２ライン）の偶数データ
はラインメモリ４に記憶する。
【００４４】以上の動作期間にはラインメモリへの他の
書き込み及び読み出し動作は行っておらず、最初の前記
１ラインのデータ入力期間は、出力ポート１、２にはデ
ータが出力されない。
【００４５】図６は、２ライン目のラインメモリ（１〜
８）の制御のタイミングチャートを示す図である。２ラ
イン目はラインメモリ１〜４の読み出し制御と、ライン
メモリ５〜８の書き込み制御を行う。ポート１からの画
面左半分（１／２ライン）の奇数データはラインメモリ
５に記憶し、ポート２からの画面左半分（１／２ライ
ン）の偶数データはラインメモリ６に記憶する。続くポ
ート１からの画面右半分（１／２ライン）の奇数データ
はラインメモリ７に記憶し、ポート２からの画面右半分
（１／２ライン）の偶数データがラインメモリ８に記憶
する。
【００４６】ここで、前記書き込み動作と並行して、ラ
インメモリ１の奇数データとラインメモリ２の偶数デー
タを交互に読み出すとともに、ラインメモリ３の奇数デ
ータとラインメモリ４の偶数データを交互に読み出し、
スイッチ３７を同期して制御すことにより、画面左半分
（１／２ライン）及び画面右半分（１／２ライン）の時
系列な完全なデータを同時に出力ポート１及び出力ポー
ト２に出力する。
【００４７】図７は、３ライン目のラインメモリ（１〜
８）の制御のタイミングチャートを示す図である。３ラ
イン目は、ラインメモリ１〜４に図５に示す書き込み制
御を行い、ラインメモリ５〜８に図６に示すようなライ
ンメモリ５、６及びラインメモリ７、８の読み出し制御
を行い、スイッチ３７の同期した制御により画面左半分
（１／２ライン）及び画面右半分（１／２ライン）の時
系列な完全なデータを出力ポート１及び出力ポート２に
同時に出力する。
【００４８】以上のラインメモリ１〜８の書き込み及び
読み出し動作は４ライン目以降も繰り返され、タイミン
グコントローラは、画面左半分及び画面右半分の２ポー
トの並列データとして、それぞれ図１に示す分割された
２つのソースドライバ群１３１、１３２に出力する。
【００４９】図８は、ソースドライバ群の一部構成例を
示す図である。２つに分割されたソースドライバ１３
１、１３２内のシフトレジスタ群とラッチ回路とからな
る構成部分のみを示している。タイミングコントローラ
１２は、同一のスタート信号（水平同期信号）と共に前
記２ポートの並列な表示データを、分割した２つのソー
スドライバ群１３１、１３２にそれぞれ出力する。
【００５０】シフトレジスタ群は、同一のスタート信号
を初段のシフトレジスタａ１、ｂ１から入力し並列の表
示データのクロックでスタート信号をシフトし、各シフ
トレジスタａ１、ａ２、…、ｂ１、ｂ２…の各段から互
いに同期した前記クロック周期のタイミング信号を順次
出力する。前記タイミング信号と前記表示データとによ
り、表示データをシフトレジスタの段数と同じ回路数の
ラッチ回路に順次書き込む。１ラインの全ての表示デー
タがラッチ回路に書き込まれた後、ラッチデータは階調
電圧回路１６の出力が供給された図示しないＤ／Ａ変換
回路により、各ラッチデータ値に対応する階調電圧に変
換されソース信号線に供給される。
【００５１】（第２の実施の形態）図９、図１０は、本
発明の第２の実施の形態の表示データの例を示す図であ
る。入力４ポート、出力４ポートの表示データを扱う場
合を示している。
【００５２】図９（ａ）〜（ｃ）、図１０（ｄ）〜
（ｅ）は、各ポートに時系列なデータ単位で所定順序で
分割された４ポートの表示データであり、フォーマット
１〜５として５種類のデータ形式の表示データの例を示
している。図１０（ｆ）は、何れのデータ形式の表示デ
ータの入力に対してもタイミングコントローラ２が出力
する４ポートの同一データ形式の表示データの例を示す
図である。つまり、フォーマット１（図９（ａ））は、
４つのポートの内、ポート１、２の表示データとして、
画面左半面の偶数及び奇数のデータ、ポート３、４の表
示データとして、画面右半分の偶数及び奇数のデータと
して、それぞれが並列に出力される場合を示している。
【００５３】フォーマット２（図９（ｂ））は、４つの
ポートに同時に出力されるデータが１ラインの順次連続
するデータ、つまり、各ポート１〜２の表示データは、
それぞれ２Ｍ−４、２Ｍ−３、２Ｍ−２及び２Ｍ−１番
目のデータ列である場合を示している。
【００５４】フォーマット３（図９（ｃ））は、各ポー
トのデータ列がフォーマット２と同一であるが、ポート
１、２とクロック３、４のクロックが互いに逆相の２相
クロックＡ、Ｂを使用する点で異なるデータ列である場
合を示している。
【００５５】フォーマット４（図１０（ｄ））は、フォ
ーマット２と類似し、各ポート１〜４の表示データは、
それぞれ２Ｍ−４、２Ｍ−２、２Ｍ−３及び２Ｍ−１番
目のデータ列である点で異なる場合を示している。
【００５６】フォーマット５（図１０（ｅ））は、各ポ
ートのデータ列がフォーマット４と同一であるが、ポー
ト１、２とクロック３、４のクロックが互いに逆相の２
相クロックＡ、Ｂを使用する点で異なるデータ列の場合
を示している。
【００５７】タイミングコントローラ２は、前記各フォ
ーマット１〜５の何れの表示データを入力した場合に
も、図１０（ｆ）に示すフォーマット１のデータ形式と
してソースドライバ群３１、３２に出力する。
【００５８】図１１は、第２の実施の形態のタイミング
コントローラの構成を示す図である。本実施の形態は、
ポート１〜ポート４の４入力及び４出力ポートであり、
入出力ポート間に各ポートのデータを入力するデータ、
クロックの位相調整回路１１１と、前記位相調整回路１
１１の出力を入力するメモリ１１２と、各ポートのデー
タ及びメモリ１１２の出力を入力するマルチプレクサ１
１３と、外部等から入力される設定データにより、前記
位相調整回路１１１、メモリ１１２及びマルチプレクサ
１１３を制御する信号を出力する入力選択回路１１４と
から構成される。
【００５９】（動作の説明）次に、第２の実施の形態の
タイミングコントローラの動作を説明する。本実施の形
態のタイミングコントローラ（図１１）は、フォーマッ
ト１〜５に応じて入力される設定データに基づく入力選
択回路１１４の出力により、４ポートの入力データをマ
ルチプレクサ１１３を介しデータ配列を変換せずにその
まま４ポートの出力とするか、位相調整回路１１１、メ
モリ１１２及びマルチプレクサ１１３を介してデータ配
列を変換して４ポートの出力とするか、その際、位相調
整回路１１１においてデータに対する位相調整を行うか
否かについて制御する。
【００６０】（フォーマット１）表示データポート１〜
４から入力するデータがフォーマット１（図９（ａ））
の場合は、ポート１、２とポート３、４とが画面の左右
のデータとして分割された状態で入力されているので、
設定データにより入力選択回路１１４は、位相調整回路
１１１及びメモリ１１２の動作を停止させ、マルチプレ
クサ１１３が４入力ポートのデータ配列を変更すること
なく入力された表示データをそのまま４出力ポートに出
力するように制御する。
【００６１】（フォーマット２）表示データポート１〜
４から入力するデータがフォーマット２（図９（ｂ））
の場合は、各データの位相は同一であるので、設定デー
タにより入力選択回路１１４は、位相調整回路１１１、
メモリ１１２及びマルチプレクサを制御し、位相調整回
路１１１での位相調整は行わずに各データをスルーとし
て入力ポート１〜４順にデータ０〜３の順番で各データ
をメモリ１１１に書き込み、マルチプレクサ１１３はメ
モリ１１１の出力をデータ単位で選択して図１０（ｆ）
に示す画面左右の分割したデータの並びに変換して出力
する。
【００６２】（フォーマット３）表示データポート１〜
４から入力するデータがフォーマット３（図９（ｃ））
のデータの場合は、入力選択回路１１４は、ポート１、
２の各データのクロックのみを半クロックだけ位相（遅
延）するように位相調整回路１１１の位相調整を行い、
全データのクロックの位相及びトリガエッジを同一と
し、メモリ１１１にデータを書き込み、マルチプレクサ
１１３はフォーマット２と同様の制御により図１０
（ｆ）の示す画面左右の分割したデータの並びに変換し
て出力する。
【００６３】（フォーマット４）表示データポート１〜
４から入力するデータがフォーマット４（図１０
（ｄ））のデータの場合は、各データの位相は同一で入
力されるので、入力選択回路１１４は、位相調整回路１
１１での位相調整は行わずに各データをスルーとしてポ
ート１〜４順にデータ０〜３の順番で各データをメモリ
１１１に書き込み、マルチプレクサ１１３はメモリ１１
１の出力を選択して図１０（ｆ）に示す画面左右に対応
する分割したデータの並びに変換して出力する。
【００６４】（フォーマット５）表示データポート１〜
４から入力するデータがフォーマット５（図１０
（ｅ））のデータの場合は、ポート１、２とポート３、
４とのクロックの位相が半クロックずれているので、入
力選択回路１１４は、ポート１、２の各データのクロッ
クのみを半クロックだけ位相（遅延）するように位相調
整回路１１１の位相調整の制御を行って全データのクロ
ックの位相及びトリガエッジを同一としてデータをメモ
リ１１１に書き込み、マルチプレクサ１１３はフォーマ
ット４と同様の制御により図１０（ｆ）に示す画面左右
に対応する分割したデータの並びに変換して出力する。
【００６５】図１２は、４ポートの表示データを入力す
るソースドライバ群の一部構成例を示す図である。第１
の実施の形態と同様に２つに分割されたソースドライバ
１３１、１３２のシフトレジスタ群とラッチ回路部分の
みを示している。
【００６６】タイミングコントローラ１２は、同一のス
タート信号（水平同期信号）と共に前記４ポートの並列
表示データを、分割した２つのソースドライバ群１３
１、１３２にそれぞれ出力する。
【００６７】シフトレジスタ群は、第１の実施の形態と
比べ１／２の段数により構成し、ラッチ回路ａ１、ａ
２、…は、第１の実施の形態と同一数のラッチ回路数で
構成している。シフトレジスタ群に対し同一のスタート
信号を初段のシフトレジスタａ１、ｂ１から入力し、並
列の表示データのクロックでスタート信号をシフトし、
各シフトレジスタａ１、ａ２、…、ｂ１、ｂ２…の各段
から前記クロック周期でタイミング信号を順次出力す
る。
【００６８】本実施の形態では各画面半分用の表示デー
タは２ポートのデータで入力するので、シフトレジスタ
の各段のタイミング信号により、２ポートの各表示デー
タを同時に隣接するラッチ回路に書き込むように制御す
る。１ラインの全ての表示データがラッチ回路ａ１、ａ
２、…、ｂ１、ｂ２…に書き込まれた後、ラッチデータ
は階調電圧回路１６の出力が供給された図示しないＤ／
Ａ変換回路により、ラッチデータ値に対応する階調電圧
に変換されソース信号線に供給される。
【００６９】以上の実施の形態では、画面左半分及び画
面右半分の両方の表示データを入力する場合を説明した
が、高速度の表示データ等を入力とし、液晶パネル等、
液晶表示装置の各部の診断、検査を行う等のため、画面
左半分又は画面右半分の片方の表示データを入力し表示
する実施の形態について以下説明する。 （第３の実施の形態）図１３は、本発明の液晶表示装置
及び制御回路の第３の実施の形態のタイミングチャート
を示す図である。画面左半分又は画面右半分の表示デー
タのみを入力し、当該表示データに基づき画面左半分及
び画面右半分に同一画面として同時に表示させるように
表示データを出力する実施の形態である。
【００７０】図１３（ａ）、（ｃ）は、ポート１の画面
左半分のみの表示データを入力して、当該表示データを
出力ポート１、２に同時に並列に出力する例を、図１３
（ｂ）、（ｃ）は、ポート２の画面右半分のみの表示デ
ータを入力して、同様に出力ポート１、２に並列に表示
データを出力する例をそれぞれ示している。
【００７１】表示データの処理は、２ポートの表示デー
タとして、画面左半分又は画面右半分のデータのみから
なる１ポートの表示データ（図１３（ａ）又は図１３
（ｂ））を入力し、ラインメモリにおいて前記１ポート
の表示データを記憶し、読み出し時に画面左半分及び画
面右半分の両方に対する同じ表示データを２ポートの出
力に送出する。
【００７２】例えば、図３に示すタイミングコントロー
ラの構成の場合、２個のラインメモリを使用し、表示デ
ータが入力される１ポートの各データを１／２ライン単
位で交互に２個のラインメモリにそれぞれ順次書き込む
とともに、直前に書き込んだ２個のラインメモリのデー
タを画面左半分及び画面右半分のデータとして２ポート
に同時に読み出すことにより実現する。図１１に示すタ
イミングコントローラの構成（入出力２ポート）の場合
も、同様なメモリの使用による画面左半分及び画面右半
分の両方に対する同じ表示データの出力が可能である。
また、入力する前記１ポートの表示データを２つのメモ
リへ同時に１／２ライン単位で書き込むとともに、同様
にして前回書き込んだ２つのメモリから画面左半分及び
画面右半分の表示データを同時に読み出すように制御す
ることにより実現する。
【００７３】図１１に示すタイミングコントローラの構
成により、２Ｎポートの表示データに対しても同様の画
面左半分及び画面右半分の両方に対する同じ表示データ
の出力が可能である。
【００７４】（第４の実施の形態）図１４は、本発明の
液晶表示装置及び制御回路の第４の実施の形態のタイミ
ングチャートを示す図である。画面左半分又は画面右半
分の表示データのみを入力し、当該表示データに基づき
画面半分の表示をライン方向に引き延ばした全画面表示
とする例を示している。
【００７５】図１４（ａ）、（ｃ）は、ポート１の画面
左半分のみのデータを入力して、出力ポート１、２に、
入力した表示データを１／２ライン単位で画面左半分及
び画面右半分のデータとして１データを２回ずつ２ポー
トの出力に連続して並列に出力する例を、図１４
（ｂ）、（ｃ）は、ポート２の画面右半分のみのデータ
を入力して、同様に２ポートの出力に１データを２回ず
つ並列に出力する例を示している。
【００７６】表示データの処理は、２ポートの表示デー
タとして、画面左半分又は画面右半分の表示データのみ
からなる１ポートの表示データを入力し、ラインメモリ
において前記１ポートの表示データを記憶し、読み出し
時に１データ毎に２ポートに続けて２回ずつデータを出
力することにより、画面左半分及び画面右半分が連続す
る偶数データと奇数データが同一である表示データを出
力する。
【００７７】例えば、図３に示すタイミングコントロー
ラの構成において、前記１ポートの表示データを読み込
んだメモリ３３（又は３５）からの読み出しをスイッチ
３７により２ポートに対して行うように制御することに
より実現する。図１１に示すタイミングコントローラの
構成（入出力２ポート）の場合も、同様なメモリの使用
による画面左半分及び画面右半分の両方に対する同じ表
示データの出力が可能である。また、入力する前記１ポ
ートの表示データを２つのメモリへの書き込みにおいて
１ライン単位で２データずつ書き込むとともに、同様に
前回書き込んだ２つのメモリから画面左半分及び画面右
半分の表示データを同時に読み出すように制御すること
により実現する。
【００７８】図１１に示すタイミングコントローラの構
成により、２Ｎポートの表示データに対しても同様の画
面左半分及び画面右半分の両方に対する同じ表示データ
の出力が可能である。 （他の実施の形態）以上説明した実施の形態では、２ポ
ートに入力する表示データとして、フォーマット１、
２、３の場合を説明し、４ポートに入力する表示データ
としてフォーマット１〜５の場合を説明してきたが、本
発明は、２Ｎポート（Ｎは自然数）の表示データを対象
とすることができることは明らかである。また、前記２
Ｎポートの表示データとしては、異なるＮポートのそれ
ぞれ画面左半分及び画面右半分のデータとして分割され
た２Ｎポートの表示データ（第１の表示データ）、ある
いは、各ポートに時系列なデータ単位で所定順序で分割
された２Ｎポートの表示データ（第２の表示データ）と
することができ、必ずしも、前記第２の表示データが、
異なるＮポートの表示データとして互いにデータの半周
期（クロックの半周期）の位相ずれを有する表示データ
をも含むことを必須とするものではないことは、本発明
の趣旨から明らかである。
【００７９】また、表示データに位相ずれを有する場合
に設けられる位相調整回路は、２Ｎポートの出力として
送出されるデータが同一位相であればよいので、メモリ
の出力側に設けて適宜位相を調整するように構成するこ
とができること云うまでもない。
【００８０】図３に示す実施の形態において、メモリ内
に設けられるラインメモリとして、表示データのビット
数×３×１ラインのデータ数のメモリ記憶容量のものを
使用する例を説明したが、２Ｎポートのデータに対し、
１／２Ｎラインのデータ数を記憶可能なラインメモリと
して構成することにより、メモリ数を節約することが可
能である。
【００８１】
【発明の効果】本発明によれば、表示データによる画面
左半分と右半分に分割したソースドライバ群の駆動を制
御する制御回路（タイミングコントローラ）に入力する
各種フォーマットの表示データを一定の単一フォーマッ
トに変換して出力する切替変換機能を備えているので、
液晶表示装置に供給する表示データの信号形式に対する
自由度が高い液晶表示モジュールを構成することが可能
である。
【００８２】また、液晶表示装置に対する表示データの
送り側において表示データのフォーマットに応じた信号
変換処理を行う信号処理回路等を設ける必要がなくなる
から、液晶表示装置が高価格化するのを回避することが
可能である。
【００８３】更に、制御回路内に表示データの処理回路
を内蔵することにより、入力した表示データと異なる表
示データを発生することが可能であり、高速動作時の試
験表示用データ等の発生が可能である。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置及び制御回路の第１の
実施の形態を示す図である。
【図２】 第１の実施の形態で扱う２ポート出力のデー
タ形式を示す図である。
【図３】 第１の実施の形態のタイミングコントローラ
の構成例を示す図である。
【図４】 第１の実施の形態の位相調整回路の具体的な
構成例を示す図である。
【図５】 第１の実施の形態のメモリの動作タイミング
チャートを示す図である。
【図６】 第１の実施の形態のラインメモリの動作タイ
ミングチャートを示す図である。
【図７】 第１の実施の形態のラインメモリの動作タイ
ミングチャートを示す図である。
【図８】 第１の実施の形態のソースドライバの一部構
成例を示す図である。
【図９】 本発明の液晶表示装置及び制御回路の第２の
実施の形態で扱う表示データのデータ形式を示す図であ
る。
【図１０】 第２の実施の形態で扱う表示データの例を
示す図である。
【図１１】 第２の実施の形態のタイミングコントロー
ラの構成を示す図である。
【図１２】 第２の実施の形態のソースドライバの一部
構成例を示す図である。
【図１３】 本発明の液晶表示装置及び制御回路の第３
の実施の形態のタイミングチャートを示す図である。
【図１４】 本発明の液晶表示装置及び制御回路の第４
の実施の形態のタイミングチャートを示す図である。
【図１５】 従来の液晶表示装置の制御回路を示す図で
ある。
【図１６】 従来の液晶表示装置の他の制御回路を示す
図である。
【符号の説明】
１１ 表示ディジタルデータ出力部 １１３ マルチプレクサ １２ タイミングコントローラ １２１ メモリ回路 １２２、３７、１１４ 入力選択回路 １３ ソースドライバ群 １３１ 画面左半分のソースドライバ群 １３２ 画面右半分のソースドライバ群 １４ 液晶パネル １５ ゲートドライバ １６ 階調電圧回路 ３１、１１１ 位相調整回路 ３３、３５、１１２ メモリ ３２、３４、３６ スイッチ ３８ スイッチ（マルチプレクサ機能スイッチ） ４１、４２、４３、４４、４５ フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ｑ (72)発明者 奥苑 登 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H093 NA16 NA43 NA53 NC13 NC15 NC16 NC22 NC26 NC34 ND50 ND56 ND60 5C006 AF07 AF22 AF51 AF52 AF71 BB16 BC03 BC12 BF05 FA12 FA44 FA52 5C080 AA10 BB06 DD08 DD27 DD30 FF13 JJ02 JJ04

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 液晶パネルと、入力する表示ディジタル
    データを、前記液晶パネルを駆動するタイミングで出力
    する制御回路と、前記液晶パネルのソースラインに接続
    され、前記制御回路の出力である表示データおよびソー
    スドライバ制御信号を入力するソースドライバと、前記
    液晶パネルのゲートラインに接続され、前記制御回路の
    出力であるゲートドライバ制御信号を入力するゲートド
    ライバと、複数の階調電圧を生成し前記ソースドライバ
    に供給する階調電圧回路を有する液晶表示装置におい
    て、 前記タイミングコントローラは、２Ｎポート（Ｎは自然
    数）の表示ディジタルデータにより、画面左半分と画面
    右半分に分割した液晶パネルの２つのドライバ群を並列
    に動作させる液晶表示装置であって、 入力する表示ディジタルデータは、異なるＮポートのそ
    れぞれ画面左半分及び画面右半分のデータとして分割さ
    れた２Ｎポートの第１の表示ディジタルデータ、あるい
    は、各ポートに時系列なデータとして分割された２Ｎポ
    ートの第２の表示ディジタルデータであり、 入力する前記第２の表示ディジタルデータを書き込み、
    前記第１の表示ディジタルデータとして読み出すメモリ
    を有するメモリ回路と、前記第１または第２の表示ディ
    ジタルデータの入力に対して、２Ｎポートの前記第１の
    表示ディジタルデータを前記２つのドライバ群に出力す
    るように設定可能な入力選択回路とを備えることを特徴
    とする液晶表示装置。
  2. 【請求項２】 入力する表示ディジタルデータとして、
    各ポートに時系列なデータとして分割された２Ｎポート
    の表示ディジタルデータであって、異なるＮポートの表
    示ディジタルデータが互いにデータの半周期の位相がず
    れた第３の表示ディジタルデータを含み、前記メモリ回
    路は、前記第３の表示ディジタルデータに関する半周期
    の位相ずれを調整する位相調整回路を備え、前記入力選
    択回路は、２Ｎポートの前記第３の表示ディジタルデー
    タを前記２つのドライバ群に出力するように設定可能で
    あることを特徴とする請求項１記載の液晶表示装置。
  3. 【請求項３】 入力する表示ディジタルデータとして、
    画面左半分又は画面右半分のデータのみからなるＮポー
    トの第４の表示ディジタルデータを含み、前記メモリ回
    路は、前記メモリに前記第４の表示ディジタルデータを
    書き込み、画面左半分及び画面右半分のそれぞれＮポー
    トの前記第４の表示ディジタルデータでなる前記第１の
    表示ディジタルデータとして読み出し、前記入力選択回
    路は、当該２Ｎポートの第１の表示ディジタルデータを
    前記２つのドライバ群に出力するように設定可能である
    ことを特徴とする請求項１記載の液晶表示装置。
  4. 【請求項４】 入力する表示ディジタルデータとして、
    画面左半分又は画面右半分のデータのみからなるＮポー
    トの第４の表示ディジタルデータを含み、前記メモリ回
    路は、前記メモリに前記第４の表示ディジタルデータを
    書き込み、画面左半分及び画面右半分の連続する偶数デ
    ータと奇数データが同一である２Ｎポートの前記第１の
    表示ディジタルデータとして読み出し、前記入力選択回
    路は、当該２Ｎポートの第１の表示ディジタルデータを
    前記２つのドライバ群に出力するように設定可能である
    ことを特徴とする請求項１記載の液晶表示装置。
  5. 【請求項５】 前記メモリ回路は、前記メモリとして８
    Ｎ個のラインメモリを備え、２Ｎポートの各データを１
    ライン単位で２Ｎ個のラインメモリにそれぞれ順次書き
    込むとともに、直前に書き込んだ２Ｎ個のラインメモリ
    のデータから画面左半分及び画面右半分のデータを時系
    列に読み出すことを特徴とする請求項１又は２記載の液
    晶表示装置。
  6. 【請求項６】 前記メモリ回路は、ラインメモリの出力
    部に読み出しデータを並べ替えるデータ単位のマルチプ
    レクサを備えることを特徴とする請求項１ないし５の何
    れか１つの請求項記載の液晶表示装置。
  7. 【請求項７】 ２Ｎポート（Ｎは自然数）の表示ディジ
    タルデータにより、画面左半分と画面右半分に分割した
    液晶パネルの２つのドライバ群を並列に動作させる制御
    回路であって、 入力する表示ディジタルデータは、異なるＮポートのそ
    れぞれ画面左半分及び画面右半分のデータとして分割さ
    れた２Ｎポートの第１の表示ディジタルデータ、あるい
    は、各ポートに時系列にデータ毎に所定順序で分割され
    た２Ｎポートの第２の表示ディジタルデータであり、 入力する前記第２の表示ディジタルデータを書き込み、
    前記第１の表示ディジタルデータとして読み出すメモリ
    を有するメモリ回路と、前記第１または第２の表示ディ
    ジタルデータの入力に対して、２Ｎポートの前記第１の
    表示ディジタルデータを前記２つのドライバ群に出力す
    るように設定可能な入力選択回路とを備えることを特徴
    とする制御回路。
  8. 【請求項８】 入力する表示ディジタルデータとして、
    各ポートに時系列にデータ毎に所定順序で分割された２
    Ｎポートの表示ディジタルデータであって、異なるＮポ
    ートの表示ディジタルデータが互いにデータ又はクロッ
    クが半周期位相がずれた第３の表示ディジタルデータを
    含み、前記メモリ回路は、前記第３の表示ディジタルデ
    ータに関する半周期の位相ずれを調整する位相調整回路
    を備え、前記入力選択回路は、２Ｎポートの前記第３の
    表示ディジタルデータを前記２つのドライバ群に出力す
    るように設定可能であることを特徴とする請求項７記載
    の制御回路。
  9. 【請求項９】 入力する表示ディジタルデータとして、
    画面左半分又は画面右半分のデータのみからなるＮポー
    トの第４の表示ディジタルデータを含み、前記メモリ回
    路は、前記メモリに前記第４の表示ディジタルデータを
    書き込み、画面左半分及び画面右半分のそれぞれＮポー
    トの前記第４の表示ディジタルデータでなる前記第１の
    表示ディジタルデータとして読み出し、前記入力選択回
    路は、当該２Ｎポートの第１の表示ディジタルデータを
    前記２つのドライバ群に出力するように設定可能である
    ことを特徴とする請求項７記載の制御回路。
  10. 【請求項１０】 入力する表示ディジタルデータとし
    て、画面左半分又は画面右半分のデータのみからなるＮ
    ポートの第４の表示ディジタルデータを含み、前記メモ
    リ回路は、前記ラインメモリに前記第４の表示ディジタ
    ルデータを書き込み、画面左半分及び画面右半分の連続
    する偶数データと奇数データが同一である２Ｎポートの
    前記第１の表示ディジタルデータとして読み出し、前記
    入力選択回路は、当該２Ｎポートの第１の表示ディジタ
    ルデータを前記２つのドライバ群に出力するように設定
    可能であることを特徴とする請求項７記載の制御回路。
  11. 【請求項１１】 前記メモリ回路は、前記メモリとして
    ８Ｎ個のラインメモリを備え、２Ｎポートの各データを
    １ライン単位で２Ｎ個のラインメモリにそれぞれ順次書
    き込むとともに、直前に書き込んだ２Ｎ個のラインメモ
    リのデータから画面左半分及び画面右半分のデータを時
    系列に読み出すことを特徴とする請求項７または８記載
    の制御回路。
  12. 【請求項１２】 前記メモリ回路は、ラインメモリの出
    力部に読み出しデータを並べ替えるデータ単位のマルチ
    プレクサを備えることを特徴とする請求項７ないし１１
    の何れか１つの請求項記載の制御回路。
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