JP3129271B2 - ゲートドライバ回路及びその駆動方法、並びにアクティブマトリクス型液晶表示装置 - Google Patents

ゲートドライバ回路及びその駆動方法、並びにアクティブマトリクス型液晶表示装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートドライバ回
路及びその駆動方法、並びにアクティブマトリクス型液
晶表示装置に関し、特にアクティブマトリクス型液晶表
示装置を駆動するためのゲートドライバ回路に関する。
【０００２】
【従来の技術】液晶表示装置として、各画素にアクティ
ブ素子である薄膜トランジスタ（ThinFilm Transistor
(以下、ＴＦＴと略称する)）等を集積したアクティブマ
トリクス方式が主流になっている。ＴＦＴは、使用され
る半導体材料の違いによってアモルファスシリコンＴＦ
ＴとポリシリコンＴＦＴとに分類される。
【０００３】ポリシリコンＴＦＴを用いて液晶表示装置
を構成する場合には、このＴＦＴの電流駆動能力が高い
ことにより、周辺回路を画素と同一の基板上に配設する
ことができるので、小型化が可能である。このように、
周辺回路が同一基板に一体化された液晶表示装置は、駆
動回路一体型液晶表示装置と呼ばれる。駆動回路一体型
液晶表示装置は、周辺回路として、画素ＴＦＴのソース
端子に接続されたデータ線を駆動するデータドライバ
と、画素ＴＦＴのゲート端子に接続されたゲート線を駆
動するゲートドライバとを備え、小型且つ高精細の液晶
表示装置が要求される液晶プロジェクタ等で多く用いら
れる。
【０００４】近年、映像信号源の多様化に伴って、液晶
プロジェクタに幅広い周波数帯域の映像信号を表示する
機能（以下、マルチシンク機能と呼ぶ）が求められてい
る。このため、液晶プロジェクタに用いられる駆動回路
一体型液晶表示装置にも、マルチシンク機能を実現する
ためのドライバ回路が必要になる。
【０００５】液晶表示装置は、ＣＲＴと異なり、映像信
号に対応して表示画素数を変化させることができない。
このため、液晶表示装置では、液晶表示装置に備えた画
素数と異なる画素数の映像信号を表示する場合に、一般
に次の方法でマルチシンク機能を実現する。この方法に
は、表示エリアの一部に映像を表示する第１の表示方法
と、表示エリアの縦方向と横方向とで映像信号の画素数
を同じ比率で変化させ、液晶表示装置に備えた全画素数
に近づけて表示する第２の表示方法とがある。
【０００６】図１１は、上記第１の表示方法を説明する
ため表示エリアを模式的に示した図である。この表示エ
リアは、横方向に１２８０画素を、縦方向に１０２４画
素を夫々備えている。同図では、パーソナルコンピュー
タの表示規格の１つであるＳＶＧＡによる映像を示し、
この表示では横方向に８００画素を、縦方向に６００画
素を夫々有している。つまり、横方向８００画素及び縦
方向６００画素から成る映像を表示エリアの中央部分に
表示し、この中央の表示領域以外の部分に黒色を表示す
ることにより、この表示領域の周縁の非表示部分に光が
投射されることを防いでいる。
【０００７】アクティブマトリクス型液晶表示装置で
は、コントラスト比を向上させるため、ＴＮ液晶のノー
マリーホワイトモードで駆動することが一般的である。
ノーマリーホワイトモードとは、液晶画素に電圧を印加
しない場合に光を透過させる駆動方法である。この駆動
方法では、黒の領域を表示するためには、映像信号を表
示しない垂直ブランキング期間内で、黒表示用の信号を
その対応する領域に書き込むことが必要である。この場
合に、垂直ブランキング期間は、４ｍsec程度と極めて
短時間であるため、通常の映像信号を表示するだけの駆
動方法では、黒色表示用の信号を所望領域に書き込むこ
とが困難になるという問題を生じる。
【０００８】上記問題を解決するための駆動方法が、特
開平8-122747号に記載されている。該公報に記載の駆動
方法では、垂直ブランキング期間にゲートドライバ回路
を高速動作させ、黒の表示領域に黒表示用信号を一斉に
書き込む。図１２は、この駆動方法を説明するための回
路図であり、図１１における上下の黒領域に黒表示用信
号を一斉に書き込む機能を有するゲートドライバ回路を
示す。このゲートドライバは、Ｎ段の転送素子Ａ１1〜
Ａ１Nを有する走査回路Ａ１と、走査回路Ａ１の各転送
素子に夫々対応するＮ個のデコード回路Ａ４とを備え
る。デコード回路Ａ４は夫々、各４個ずつのＮＡＮＤ回
路Ａ４１とＮＯＴ回路Ａ４２とを備える。走査回路Ａ１
は、クロック信号ＣＬＫに同期してスタートパルスＳＰ
の情報を取り込み、更に転送素子Ａ１1〜Ａ１Nの各段に
保持した情報を回路の左から右にシフトさせる。デコー
ド回路Ａ４は、Ｍ個（ここでは８個）のデコード信号Ｄ
Ｃ1〜ＤＣ8によって走査回路Ａ１における転送素子Ａ１
1〜Ａ１Nの各段の出力を夫々４分割する。
【０００９】図１３は、図１２のゲートドライバ回路の
動作を示すタイミングチャートである。映像１フレーム
分の期間Ｔｆは、映像を表示する動作を行う映像表示期
間Ｔｎｍと、上下縁部の黒表示領域に情報を書き込む黒
領域書込み期間Ｔｂｗとに分割されており、双方の期間
Ｔｎｍ及びＴｂｗでは夫々異なる動作が行われる。
【００１０】映像表示期間Ｔｎｍでは、映像信号Ｖsig
の水平同期信号の４倍の周期を有するクロック信号ＣＬ
Ｋに走査回路Ａ１を同期させ、スタートパルスＳＰを走
査回路Ａ１に取り込むことによって、出力Ｓ1〜ＳNを得
る。映像表示期間Ｔｎｍの内で、実際に映像信号を書き
込む期間はＴｓであり、この映像書込み期間Ｔｓにおい
てのみデコード信号ＤＣ1〜ＤＣ8が供給される。これに
より、期間Ｔｓ内で出力がハイレベルになるＳa+1〜Ｓb
の信号が、デコード信号ＤＣ1〜ＤＣ8によって夫々４分
割され、この結果として出力端子Ｇ4a+1〜Ｇ4bにパルス
が順次に出力される。更に、デコード信号ＤＣ1〜ＤＣ8
の各パルス幅を１水平期間（水平同期信号の周期）とす
ることにより、出力端子Ｇ4a+1〜Ｇ4bに出力される各パ
ルスの幅が１水平期間と同等になるため、このパルスで
ゲート線を駆動することにより映像を書き込む。
【００１１】図１４は、図１３における黒領域書込み期
間Ｔｂｗを拡大して示すタイミングチャートである。黒
領域書込み期間Ｔｂｗでは、クロック信号ＣＬＫが水平
同期信号の周波数の３桁以上高い周波数に切り替えら
れ、短いパルス幅のスタートパルスＳＰが供給される。
黒領域書込み期間Ｔｂｗでは、走査回路Ａ１の転送素子
Ａ１1〜Ａ１Nの段数と同数のクロックパルスを供給した
時点でクロック信号ＣＬＫを停止させる（クロック停止
期間Ｔｗ）。これにより、走査回路Ａ１の転送素子Ａ１
1〜Ａ１Nの各段には、出力Ｓ1〜Ｓa及びＳb+1〜ＳNでハ
イレベルが保持され、出力Ｓa+1及びＳbでローレベルが
保持される。このように、クロック停止期間Ｔｗで、デ
コード信号ＤＣ1〜ＤＣ8にハイレベルが供給されるの
で、出力Ｓ1〜Ｓa及びＳb+1〜ＳNに接続されたデコード
回路Ａ４はその出力が全てハイレベルになる。この後
に、Ｎ個以上のクロックパルスが供給されて、走査回路
Ａ１の全ての転送素子Ａ１1〜Ａ１Nの情報がローレベル
にされる。
【００１２】ここで、走査回路Ａ１の転送素子の段数Ｎ
を例えば２５６、ａを５３、ｂを２０３とすると、映像
表示期間Ｔｎｍでは、Ｇ（４×５３＋１）〜Ｇ（２０３
×４）、つまりＧ213〜Ｇ812における６００本のゲート
線が、水平同期信号に同期して順次に出力されて映像が
書き込まれる。一方、黒領域書込み期間Ｔｂｗでは、Ｇ
1〜Ｇ（４×５３）及びＧ（２０３×４＋１）〜Ｇ（２
５６×４）、つまりＧ1〜Ｇ212及びＧ813〜Ｇ1024のゲ
ート線が一斉にハイレベルになる。このとき、データ線
に黒表示用の信号が供給されることにより、上下の黒領
域に黒情報が一斉に書き込まれる。
【００１３】
【発明が解決しようとする課題】上記のように従来の駆
動方法によると、走査回路Ａ１が２００段以上の転送素
子を有する場合には、これら多くの転送素子を高速動作
させなければならない。また、垂直ブランキング期間中
に、黒領域のゲート線を一斉に駆動するためにクロック
信号ＣＬＫの周波数を切り替える等の複雑な動作を実現
する外部駆動回路が必要になる。このため、この動作を
実現するための外部駆動回路の設計が煩雑になると共
に、回路規模が大きくなるという問題も生じる。
【００１４】本発明は、上記に鑑み、マルチシンク機能
に不可欠な表示エリア上下の黒領域に一斉書き込みする
ための駆動方法を簡略化させ、外部駆動回路の設計を簡
易化させ且つ回路規模の大型化を回避できるゲートドラ
イバ回路及びその駆動方法、並びにアクティブマトリク
ス型液晶表示装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のゲートドライバ回路は、液晶表示装置を駆
動するためのゲートドライバ回路において、複数のゲー
ト線に夫々対応する記憶素子を有し、所望のゲート線に
対応する前記記憶素子の論理値を所定値に設定するメモ
リ回路と、前記記憶素子と同数の転送素子から成る走査
回路と、前記記憶素子と同数の論理演算部を有し、該論
理演算部各々に、１対１で対応した前記記憶素子各々の
出力と前記転送素子各々の出力、及び映像信号書込み期
間に対応して論理値が反転する制御信号が入力される論
理演算回路とを備え、前記論理演算回路の第ｎ番目の論
理演算部は、第ｎ番目の前記記憶素子の出力をＭnと
し、第ｎ番目の前記転送素子の出力をＳnとし、前記制
御信号をＢＷとするとき、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭn＊
ＢＷの論理演算を行って演算結果をその対応するゲート
線に向けて出力することを特徴とする。
【００１６】本発明におけるＸＢＷ及びＸＭｎは、論理
値ＢＷ及びＭnの反転信号を夫々示している。
【００１７】本発明のゲートドライバ回路では、常に映
像信号の水平同期信号の周波数と同程度以下の周波数で
走査回路を動作させることが可能であるので、従来のよ
うに水平同期信号の３桁程度も高い周波数のクロック信
号に同期させて高速動作させる必要がない。従って、ゲ
ートドライバ回路を制御するための外部駆動回路の設計
が簡易になる。また、走査回路のクロック周波数を途中
で変化させるような複雑な動作が必要ないので、外部駆
動回路の構造及びその駆動方法が簡略化でき、回路規模
も小さくできる。
【００１８】また、本発明のゲートドライバ回路は、液
晶表示装置を駆動するためのゲートドライバ回路におい
て、複数の記憶素子を有し、所望の前記記憶素子の論理
値を所定値に設定するメモリ回路と、前記記憶素子と同
数の転送素子から成る走査回路と、前記記憶素子と同数
の論理演算部を有し、該論理演算部各々に、１対１で対
応した前記記憶素子各々の出力と前記転送素子各々の出
力、及び映像信号書き込み期間に対応して論理値が反転
する制御信号が入力される論理演算回路と、前記記憶素
子と同数のデコード部を有し、該デコード部各々に、１
対１で対応した前記論理演算部各々の出力、及び映像書
込み期間に複数のデコード信号が入力され、前記論理演
算部各々の出力を前記デコード信号と同数の出力として
分割し、該分割出力各々をその対応するゲート線に出力
するデコード回路とを備え、前記論理演算回路の第ｎ番
目の論理演算部は、第ｎ番目の前記記憶素子の出力をＭ
nとし、第ｎ番目の前記転送素子の出力をＳnとし、前記
制御信号をＢＷとするとき、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭn
＊ＢＷの論理演算を行って演算結果をその対応するゲー
ト線に向けて出力することを特徴とする。この場合、前
記と同様の効果が得られると共に、同様の動作によって
より多くのゲート線を駆動できるという効果も得られ
る。
【００１９】
【００２０】また、本発明のゲートドライバ回路の駆動
方法は、前記ゲートドライバ回路を駆動する駆動方法で
あって、液晶表示装置の動作が開始された時点では、表
示すべき画素に接続されたゲート線に対応する前記記憶
素子に正の論理値を、他の記憶素子に負の論理値を夫々
書き込み、映像書込み期間では、前記制御信号の論理値
を負として、正の論理値が記憶された前記記憶素子に対
応する前記論理演算部の各出力端子の信号を順次に取り
出し、垂直ブランキング期間では、前記制御信号の論理
値を正として、負の論理値が記憶された前記記憶素子に
対応する前記論理演算部の各出力端子の信号を一斉に取
り出し、前記液晶表示装置に備えた画素数よりも少ない
画素数の映像を表示することを特徴とする。
【００２１】これにより、液晶表示装置が有する画素数
よりも少ない画素数の映像を表示エリアの一部に表示す
ると共に、映像が表示されていない上下部分に黒情報を
一斉に表示することが可能なる。
【００２２】更に、本発明のゲートドライバ回路の駆動
方法は、前記ゲートドライバ回路を駆動する駆動方法で
あって、液晶表示装置の動作が開始された時点では、表
示すべき各画素に接続されたゲート線に対応する前記デ
コード回路の出力端子の番号を所定数で除した番号に対
応する記憶素子に正の論理値を、他の記憶素子に負の論
理値を夫々書き込み、映像書込み期間では、前記制御信
号の論理値を負として、正の論理値が記憶された前記記
憶素子に対応する前記デコード回路の各出力端子の信号
を順次に取り出し、垂直ブランキング期間では、前記制
御信号の論理値を正とし且つ前記デコード信号を正の論
理値として、負の論理値が記憶された前記記憶素子に対
応する前記デコード回路の各出力端子の信号を一斉に取
り出し、前記液晶表示装置に備えた画素数よりも少ない
画素数の映像を表示することを特徴とする。
【００２３】この場合には、液晶表示装置が有する画素
数よりも少ない画素数の映像を表示エリアの一部に表示
すると共に、映像が表示されていない上下部分に黒情報
を一斉に表示することが可能なり、同様の動作でより多
くのゲート線が駆動できる。
【００２４】本発明のゲートドライバ回路の駆動方法
は、前記ゲートドライバ回路を駆動する駆動方法であっ
て、液晶表示装置の動作が開始された時点では、表示す
べき各画素に接続されたゲート線に対応する前記デコー
ド回路の出力端子の番号を所定数で除した番号に対応す
る記憶素子に正の論理値を、他の記憶素子に負の論理値
を夫々書き込み、映像書込み期間では、前記制御信号の
論理値を負として、正の論理値が記憶された前記記憶素
子に対応する前記デコード回路の各出力端子の信号を順
次に取り出し、垂直ブランキング期間を２つ以上の期間
に分割し、一方の期間では、前記制御信号の論理値を正
とし且つ前記デコード信号の奇数番目の信号を正の論理
値とし且つ前記デコード信号の偶数番目の信号を負の論
理値として、負の論理値が記憶された前記記憶素子に対
応する前記デコード回路の出力で、奇数番目の出力端子
の信号を一斉に取り出し、他方の期間では、前記制御信
号の論理値を正とし且つ前記デコード信号の偶数番目の
信号を正の論理値とし且つ前記デコード信号の奇数番目
の信号を負の論理値として、負の論理値が記憶された前
記記憶素子に対応する前記デコード回路の出力で、偶数
番目の出力端子の信号を一斉に取り出し、前記液晶表示
装置に備えた画素数よりも少ない画素数の映像を表示す
ることを特徴とする。
【００２５】これにより、液晶表示装置が有する画素数
よりも少ない画素数の映像を表示エリアの一部に表示す
ると共に、映像が表示されていない上下部分に黒情報を
一斉に表示することが可能なり、同様の動作でより多く
のゲート線が駆動できる。
【００２６】本発明のアクティブマトリクス型液晶表示
装置は、相互に直交して延びる複数のデータ線及び複数
のゲート線と、アクティブ素子、画素容量及び蓄積容量
から成る画素が各データ線と各ゲート線との交点に対応
してアレイ状に配列された画素マトリクスと、データ線
を駆動するデータドライバ回路と、ゲート線を駆動する
前記ゲートドライバ回路とを同一基板上に備えることを
特徴とする。
【００２７】これにより、コンパクトな構成のアクティ
ブマトリクス型液晶表示装置を得ることができる。
【００２８】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例に係るゲ
ートドライバ回路の要部を拡大して示す回路図である。
このゲートドライバ回路は、液晶プロジェクタ用のアク
ティブマトリクス型液晶表示装置を駆動する際に好適で
あり、表示エリアのゲート線数と同じＮ個の記憶素子を
有し、各記憶素子に記憶された情報を夫々出力するＮ個
の出力端子を有するメモリ回路１１を備える。ゲートド
ライバ回路は更に、記憶素子と同数のＮ段の転送素子を
有し、各転送素子に記憶された情報を夫々出力するＮ個
の出力端子を有するシフトレジスタとしての走査回路１
２と、メモリ回路１１及び走査回路１２双方からの任意
の出力Ｍn及びＳn、並びに制御信号ＢＷを入力とするＮ
個の論理演算部１３を有するゲート線駆動回路とを備え
る。
【００２９】メモリ回路１１は、記憶情報を外部から変
更可能に構成されており、走査回路１２は、水平同期信
号の周波数と等しいクロック信号ＳＣＬＫとスタート信
号ＳＳＰとを制御信号として入力する。また、メモリ回
路１１における第ｎ番目の記憶素子からの出力をＭnと
し、走査回路１２における第ｎ番目の転送素子からの出
力をＳnとし、制御信号をＢＷとするとき、各論理演算
部１３は、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭｎ＊ＢＷの論理演算
を行い、図示しない液晶表示装置の対応するゲート線に
演算結果を出力する。
【００３０】上記構成のゲートドライバ回路では、この
回路で駆動する液晶表示装置に備えた画素数よりも少な
い画素数の映像を表示する際には以下のように動作す
る。まず、液晶表示装置の中で、映像を表示する画素に
接続された所望のゲート線に対応するメモリ回路１１の
記憶素子に正の論理値を、他の記憶素子には負の論理値
を書き込むという動作を、液晶表示装置が動作を開始し
た時点又は映像信号の画素数が変化した時点で少なくと
も１回は行う。
【００３１】次いで、液晶表示装置の表示エリアに映像
信号を書き込む映像書込み期間においては、制御線ＢＷ
の論理値を負とし、走査回路１２を映像信号の水平同期
信号（クロック信号ＳＣＬＫ）に同期させて駆動する。
これにより、正の論理値が記憶された記憶素子に対応す
るゲート線が順次に駆動される。
【００３２】一方、映像信号を書き込まない垂直ブラン
キング期間では、制御信号ＢＷの論理値を正とする。こ
れにより、メモリ回路１１における負の論理値を記憶し
た記憶素子の番号と同じ番号の出力端子が一斉に駆動さ
れる。この期間では、液晶表示装置の全データ線に黒表
示用の信号が印加されることにより、表示エリアの上下
の領域に黒情報が一斉に書き込まれる。この場合に、上
下の黒領域は、フレーム反転方式又はデータ線反転方式
で駆動することができる。
【００３３】次に、本発明の第２実施形態例に係るゲー
トドライバについて説明する。図２は、本実施形態例に
係るゲートドライバ回路の要部を拡大して示す回路図で
ある。このゲートドライバ回路も、液晶プロジェクタ用
のアクティブマトリクス型液晶表示装置を駆動する際に
好適であり、メモリ回路１１と同様の構成を有するメモ
リ回路２１と、走査回路１２と同様の構成を有する走査
回路２２と、論理演算部１３と同様の構成を有する論理
演算部２３を有するゲート線駆動回路とを備える。ゲー
ト線駆動回路は更に、各論理演算部２３の出力とデコー
ド信号ＤＣ1〜ＤＣm（ｍは、Ｎより大きい正の偶数）と
を入力とし、ｍ本の出力端子を有するＮ個のデコード回
路（デコード部）２４とを備える。
【００３４】メモリ回路２１は、記憶情報を外部から変
更可能に構成される。走査回路２２は、水平同期信号の
周波数の１／ｍの周波数を持つクロック信号ＳＣＬＫ
と、スタート信号ＳＳＰとを制御信号として入力し、記
憶素子と同数の転送素子から成るシフトレジスタとして
構成される。メモリ回路２１におけるｎ番目の記憶素子
からの出力をＭnとし、走査回路２２におけるｎ番目の
転送素子からの出力をＳnとし、制御信号をＢＷとする
とき、各論理演算部２３は、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭｎ
＊ＢＷの論理演算を行い、対応するデコード回路２４に
演算結果を夫々出力する。デコード回路２４は、対応す
る論理演算部２３の出力と、デコード信号ＤＣ1〜ＤＣm
とを入力とし、デコード信号ＤＣ1〜ＤＣmによって論理
演算部２３の出力をｍ個に分割し、演算結果をゲートド
ライバ回路の出力として対応するゲート線に出力する。
【００３５】本実施形態例におけるゲートドライバ回路
は、この回路で駆動する液晶表示装置の画素数よりも少
ない画素数の映像を表示する際には以下に示す２通りの
方法で動作できる。
【００３６】第１の駆動方法では、まず、液晶表示装置
の中で、映像を表示すべき画素に接続された所望のゲー
ト線を駆動するゲートドライバ回路の出力端子の番号を
ｍで除した番号に対応する記憶素子に正の論理値を、他
の記憶素子には負の論理値を夫々書き込むという動作
を、液晶表示装置が動作を開始した時点又は映像信号の
画素数が変化した時点で少なくとも１回は行う。
【００３７】映像書込み期間では、制御信号ＢＷの論理
値を負とし、走査回路２２を映像信号の水平同期信号
（クロック信号ＳＣＬＫ）に同期させて駆動する。これ
により、メモリ回路２１における正を記憶した記憶素子
の番号に対応するデコード回路２４の出力端子に接続さ
れたゲート線が順次に駆動される。
【００３８】垂直ブランキング期間では、制御信号ＢＷ
の論理値を正とし、デコード信号ＤＣ1〜ＤＣmを全て正
の論理値とする。これにより、負の論理値を記憶した記
憶素子の番号に対応するデコード回路２４の出力端子が
一斉に駆動される。この期間では、液晶表示装置の全デ
ータ線に、黒情報を表示させる信号を印加することによ
って、上下の黒領域が一斉に書き込まれる。この場合
に、上下の黒領域はフレーム反転方式又はデータ線反転
方式によって駆動できる。
【００３９】一方、第２の駆動方法では、液晶表示装置
の中で、映像を表示すべき画素に接続されたゲート線を
駆動するゲートドライバ回路の出力端子の番号をｍで除
した番号の記憶素子に正の論理値を、他の記憶素子には
負の論理値を夫々書き込むという動作を、液晶表示装置
が動作を開始した時点又は映像信号の画素数が変化した
時点で少なくとも１回は行う。
【００４０】映像書込み期間では、制御信号ＢＷの論理
値を負とし、走査回路２２を映像信号の水平同期信号
（クロック信号ＳＣＬＫ）に同期させて駆動する。更
に、デコード信号としてそのパルス幅が水平同期信号の
周期以下で、その周期がクロック信号ＳＣＬＫの周期と
等しい信号を、ｍ個の位相に分割してＤＣ1〜ＤＣmに供
給する。これにより、メモリ回路２１における正の論理
値を記憶した記憶素子の番号に対応するデコード回路２
４の出力端子の信号が順次に取り出される。
【００４１】垂直ブランキング期間では、この期間を更
に２つ以上の期間に分割し、その内の一方の期間では、
制御信号ＢＷの論理値を正とし、ＤＣ1〜ＤＣmの奇数番
目のデコード信号のみを正の論理値にする。これによ
り、メモリ回路２１における負の論理値を記憶した記憶
素子の番号に対応するデコード回路２４の出力の内で、
奇数番目の出力端子の信号が一斉に取り出される。他方
の期間では、制御信号ＢＷの論理値を正とし、ＤＣ1〜
ＤＣmの偶数番目のデコード信号のみを正の論理値とす
る。これにより、負の論理値を記憶した記憶素子の番号
に対応するデコード回路２４の出力の内で、偶数番目の
出力端子の信号が一斉に取り出される。このとき、液晶
表示装置の全データ線に、黒表示用の信号を印加するこ
とによって、奇数のゲート線と偶数のゲート線とに夫々
接続された画素毎に、上下の黒領域が交互に時分割で書
き込まれる。この場合に、上下の黒領域はフレーム反転
方式、データ線反転方式、ゲート線反転方式、及びドッ
ト反転方式の何れかで駆動できる。
【００４２】図３は、第１又は第２実施形態例における
ゲートドライバ回路を適用可能な液晶表示装置を示す回
路図である。液晶表示装置は、相互に直交して延びるＬ
本のデータ線Ｄ1〜ＤLとＮ本のゲート線Ｇ1〜ＧNとの各
交点に、アクティブ素子であるＴＦＴ３６１、液晶容量
（画素容量）３６２及び蓄積容量３６３から成る画素３
６がアレイ状に配設された画素マトリクスを備える。こ
の画素マトリクスと同一の基板上には、各データ線を駆
動するデータドライバ回路３５と、各ゲート線を夫々駆
動するゲートドライバ回路３０とが配設される。これに
より、コンパクトな構成のアクティブマトリクス型液晶
表示装置が実現される。ゲートドライバ回路３０は、第
１実施形態例に対応するものであり、メモリ回路３１、
走査回路３２及び論理演算部３３を備える。この液晶表
示装置に第２実施形態例のゲートドライバ回路を適用す
る場合には、メモリ回路３１、走査回路３２及び論理演
算部３３に加えてデコード回路が設けられる。この場合
には、デコード回路も含めたゲートドライバ回路３０
が、上記と同様に同一基板に設けられることになる。
【００４３】上記構成の液晶表示装置をゲートドライバ
回路３０を用いて駆動することにより、液晶表示装置が
有する画素数よりも少ない画素数の映像を表示エリアの
一部に表示し、映像が表示されない上下領域に黒情報を
一斉に表示することができる。
【００４４】図４は、第１実施形態例に対応するゲート
ドライバ回路の具体例を示す回路図である。このゲート
ドライバ回路は、第１実施形態例におけるメモリ回路１
１に対応するメモリ回路４１と、走査回路１２に対応す
る走査回路４２と、論理演算部１３に対応する論理演算
部４３を有するゲート線駆動回路とを備える。
【００４５】メモリ回路４１は、一対のＤ型フリップフ
ロップ（以下、ＤＦＦと略称する）４１１、４１２から
構成される記憶素子をＮ個備えており、クロック信号Ｍ
ＣＬＫ及び制御信号ＭＳＰを入力する。ＤＦＦ４１１
は、クロック信号ＭＣＬＫの立上がりで入力端子Ｄのデ
ータを取り込み、次のクロック信号ＭＣＬＫの立上がり
までデータを保持する。ＤＦＦ４１２は、クロック信号
ＭＣＬＫの立下がりで入力端子Ｄのデータを取り込み、
次のクロック信号ＭＣＬＫの立下がりまでデータを保持
する。この結果としてメモリ回路４１は、クロック信号
ＭＣＬＫの立上がりで制御信号ＭＳＰのデータを番号１
の記憶素子に取り込み、その後クロック信号ＭＣＬＫが
変化する毎に、データを次の番号の記憶素子に転送す
る。各記憶素子の情報は、対応する出力端子Ｍ1〜ＭNに
出力される。
【００４６】クロック信号ＭＣＬＫは、任意の周波数に
構成することができるので、クロック信号ＳＣＬＫと同
じ周波数及び同じ位相のクロック信号とすることができ
る。この場合には、例えば同一の発振回路からのクロッ
ク信号をメモリ回路４１及び走査回路４２の双方に供給
することが可能になるので、回路規模の一層の簡素化が
可能になる。
【００４７】走査回路４２は、一対のＤＦＦ４２１、４
２２から構成される転送素子をＮ段備えたシフトレジス
タとして構成されており、クロック信号ＳＣＬＫ及び制
御信号ＳＳＰを入力する。走査回路４２は、クロック信
号ＳＣＬＫの立上がりで制御信号ＳＳＰのデータを１段
目の転送素子に取り込み、その後にクロック信号ＳＣＬ
Ｋが変化する毎に、データを次段の転送素子に転送す
る。各段の転送素子の出力は、対応する出力端子Ｓ1〜
ＳNに夫々出力される。
【００４８】論理演算部４３は、メモリ回路４１の各記
憶素子（４１１、４１２）と走査回路４２の各転送素子
（４２１、４２２）とに夫々対応してＮ個が配設され
る。各論理演算部４３は夫々、３個のＮＡＮＤ回路４３
１、４３２、４３３から構成されている。ＮＡＮＤ回路
４３１及び４３３は２入力ＮＡＮＤ回路から成り、相互
に同様の構成を備える。また、ＮＡＮＤ回路４３２は、
３入力のＮＡＮＤ回路から構成され、３入力の内の１つ
である制御信号ＢＷが反転入力になる。Ｎ個の論理演算
部４３は夫々、メモリ回路４１の各記憶素子の出力Ｍ1
〜ＭN及び走査回路４２の各転送素子の出力Ｓ1〜ＳNの
内の対応する出力と、制御信号ＢＷとを入力してＭn＊
Ｓn＊ＸＢＷ＋ＸＭｎ＊ＢＷの論理演算を行い、対応す
る出力端子から出力Ｇ1〜Ｇnを夫々出力する。
【００４９】ゲートドライバ回路の出力（Ｇ1〜Ｇn）
は、制御信号ＢＷが負の論理値である場合には、メモリ
回路４１の記憶素子に記憶した情報が正の論理値を持つ
ときにのみ走査回路４２の出力結果と等しくなるため、
この際に映像表示を行う。一方、ゲートドライバ回路の
出力は、制御信号ＢＷが正の論理値である場合には、走
査回路４２の出力に拘わらず、メモリ回路４１における
記憶素子の情報が負の論理値を持つときに正の論理値に
なるので、この際に黒情報の表示を行う。
【００５０】次に、本具体例のゲートドライバ回路の動
作について説明する。ゲートドライバ回路の動作は、黒
表示のためのメモリ回路４１への書き込み動作と、通常
の映像の表示動作とに分けられる。図５は、メモリ回路
への書込み動作を説明するためのタイミングチャート、
図６は、映像の表示動作を説明するためのタイミングチ
ャートである。
【００５１】ここでは、ゲートドライバ回路によって駆
動される液晶表示装置に、この装置が有する画素数より
も少ない画素数の映像を表示する場合を想定し、この場
合の２つの動作について夫々説明する。まず、図５で
は、メモリ回路４１への書込み期間Ｔｍｗで、ａ＋１番
からｂ番までのゲート線に繋がる画素に黒情報を表示す
る場合を想定する。この際に、メモリ回路４１にクロッ
ク信号ＭＣＬＫをＮ＋１個供給し、このクロック信号Ｍ
ＣＬＫに同期する制御信号ＭＳＰを所定のタイミングで
ハイレベルにする。この制御信号ＭＳＰは、クロック信
号ＭＣＬＫのクロックパルス数が１番からａ番までは負
の論理値になり、ａ＋１番からｂ番までが正の論理値に
なり、ｂ＋１番からＮ番までが負の論理値になる。これ
により、クあロック信号ＭＣＬＫのクロックパルス数が
Ｎ＋１を経過した状態におけるメモリ回路４１の情報
は、記憶素子の１番からａ番までが負の論理値になり、
ａ＋１番からｂ番までが正の論理値になり、ｂ＋１番か
らＮ番までが負の論理値になる。この状態のときにクロ
ック信号ＭＣＬＫを停止させると、各記憶素子の状態を
保持できる。これらの動作を、液晶表示装置が動作を開
始した時点、或いは、映像信号の画素数が変化した時点
で少なくとも１回は行う。
【００５２】図６において、映像の表示動作を行う１フ
レーム期間Ｔｆの内では、期間Ｔｓの間だけ映像信号Ｖ
sigが供給される。この際に、走査回路４１に供給され
るクロック信号ＳＣＬＫは、映像信号Ｖsigの水平同期
信号と同じ周波数とする。制御信号ＳＳＰには、１フレ
ーム期間Ｔｆに１回だけ、クロック信号ＳＣＬＫの周期
と同じ幅のパルスを与える。これにより、その情報がク
ロック信号ＳＣＬＫに同期して順次に走査回路４２の各
段の転送素子に送られ、この結果として走査回路４２の
出力にＳ1〜ＳNが得られる。
【００５３】制御信号ＳＳＰの立上がり位置が調整され
ることにより、期間Ｔｓの開始時間にａ＋１番目の出力
Ｓａ＋１が正の論理値を持つように予め設定される。こ
れにより、期間Ｔｓの間に走査回路４２の出力Ｓａ＋１
〜Ｓｂの出力が順次に正の論理値を出力することにな
る。この場合に、前述のように、メモリ回路４１のａ＋
１番からｂ番までの記憶素子には正の論理値で情報が書
き込まれているので、制御信号ＢＷを期間Ｔｓでローレ
ベルにすることにより、ａ＋１〜ｂ番の論理演算部４３
の出力が走査回路４２の出力と等しくなる。この結果と
して、Ｇa+1〜Ｇbの出力端子にパルスが順次に出力され
る。
【００５４】上記パルスが、対応するゲート線に供給さ
れることにより、ａ＋１番からｂ番までのゲート線に接
続された画素に映像信号が書き込まれる。次いで、期間
Ｔｓ以外の期間で制御信号ＢＷを正の論理値とする。こ
のとき、前述のように、メモリ回路４１では１〜ａ番及
びｂ＋１〜Ｎ番の記憶素子に負の論理値が書き込まれて
いるので、これらの記憶素子に対応する論理演算部４３
の出力が、走査回路４２の出力とは無関係に正の論理値
になる。従って、１〜ａ番及びｂ＋１〜Ｎ番のゲート線
が一斉に駆動されるので、この期間に液晶表示装置に黒
の信号を供給することによって、上下の領域にクロック
信号情報を一斉に書き込むことができる。このときの上
下の黒領域は、フレーム反転駆動又はデータ線反転駆動
となる。これらの動作を繰り返し実行することにより、
液晶表示装置が有する画素数よりも少ない画素数の映像
を表示エリアの一部に表示し、映像が表示されない上下
部分に黒情報を一斉に表示することができる。
【００５５】図７は、第２実施形態例に対応するゲート
ドライバ回路の具体例を示す回路図である。ゲートドラ
イバ回路は、第２実施形態例におけるメモリ回路２１に
対応するメモリ回路７１と、走査回路２２に対応する走
査回路７２と、論理演算部２３に対応する論理演算部７
３、及びデコード回路２４に対応するデコード回路（デ
コード部）７４から成るゲート線駆動回路とを備える。
【００５６】メモリ回路７１は、一対のＤＦＦ７１１及
び７１２から構成される記憶素子をＮ個備えており、ク
ロック信号ＭＣＬＫ及び制御信号ＭＳＰを入力とする。
ＤＦＦ７１１は、クロック信号ＭＣＬＫの立下がりで入
力端子Ｄのデータを取り込み、次のクロック信号ＭＣＬ
Ｋの立下がりまでそのデータを保持する。ＤＦＦ７１２
は、クロック信号ＭＣＬＫの立上がりで入力端子Ｄのデ
ータを取り込み、次のクロック信号ＭＣＬＫの立上がり
までデータを保持する。この結果として、メモリ回路７
１は、クロック信号ＭＣＬＫの立上がりで制御信号ＭＳ
Ｐのデータを番号１の記憶素子に取り込み、その後クロ
ック信号ＭＣＬＫが変化する毎に、そのデータを次の番
号の記憶素子に送る。各記憶素子に記憶された情報は、
対応する出力端子Ｍ1〜ＭNに夫々出力される。
【００５７】走査回路７２は、一対のＤＦＦ７２１及び
７２２から構成される転送素子をＮ段備えたシフトレジ
スタとして構成されており、クロック信号ＳＣＬＫ及び
制御信号ＳＳＰを入力とする。走査回路７２は、クロッ
ク信号ＳＣＬＫの立上がりで制御信号ＳＳＰの情報を１
段目の転送素子に取り込み、その後クロック信号ＳＣＬ
Ｋが変化する毎に、情報を次段の転送素子に転送する。
各段の転送素子の出力は、対応する出力端子Ｓ1〜ＳNに
夫々出力される。
【００５８】論理演算部７３は、メモリ回路７１の各記
憶素子（７１１、７１２）と走査回路７２の各転送素子
（７２１、７２２）とに夫々対応してＮ個配設される。
各論理演算部７３は夫々、３個のＮＡＮＤ回路７３１、
７３２及び７３３から構成される。ＮＡＮＤ回路７３１
及び７３３は２入力のＮＡＮＤ回路から成り、相互に同
様の構成を備える。また、ＮＡＮＤ回路７３２は、３入
力のＮＡＮＤ回路から成り、３入力の内の１つである制
御信号ＢＷが反転入力になる。Ｎ個の論理演算部７３は
夫々、制御信号ＢＷと、メモリ回路７１における各記憶
素子の出力Ｍ1〜ＭN及び走査回路７２における各転送素
子の出力Ｓ1〜ＳNの内で対応する出力とを入力して、Ｍ
n＊Ｓn＊ＸＢＷ＋ＸＭｎ＊ＢＷの論理演算を行い、出力
Ｏ1〜ＯNを夫々出力する。この際に、各論理演算部７３
の出力Ｏ1〜ＯNは、制御信号ＢＷが負の論理値である場
合には、メモリ回路７１の記憶素子に記憶された情報が
正の論理値を持つときにのみ走査回路７２の出力結果と
等しくなる。一方、ゲートドライバ回路の出力は、制御
信号ＢＷが正の論理値である場合には、走査回路７２の
出力に拘わらず、メモリ回路７１における記憶素子の情
報が負の論理値を持つときに正の論理値になる。
【００５９】デコード回路７４は、各論理演算部７３の
出力Ｏ1〜ＯNに対応してＮ個が配設される。各デコード
回路７４は夫々、ｍ個の２入力ＡＮＤ回路から構成さ
れ、論理演算部７３の出力Ｏ1〜ＯNと、２つのデコード
信号ＤＣ1〜ＤＣmとを入力とする。このような構成によ
り、Ｎ個のデコード回路７４は、ｍ×Ｎ個の出力Ｇ1〜
Ｇm×Nをゲートドライバ回路の出力として出力する。な
お、ｍは正の偶数であり、ここでは２である。
【００６０】次に、本具体例のゲートドライバ回路の動
作について説明する。この動作は、メモリ回路７１への
書き込み動作と映像の表示動作とに分けられる。図８は
メモリ回路への書込み動作を説明するためのタイミング
チャート、図９は映像の表示動作を説明するためのタイ
ミングチャートである。
【００６１】ここでは、図５及び図６についての説明と
同様に、液晶表示装置が有する画素数よりも少ない画素
数の映像を表示する場合を想定し、この場合の２通りの
動作について夫々説明する。まず、図８では、デコード
回路７４の出力数であるｍを２とし、ゲート線数２Ｎの
内で、２ａ＋１番から２ｂ番までのゲート線に繋がる画
素に映像を表示する。メモリ回路７１にクロック信号Ｍ
ＣＬＫをＮ＋１個供給し、クロック信号ＭＣＬＫに同期
させて制御信号ＭＳＰを同図に示すように与える。
【００６２】すなわち、制御信号ＭＳＰは、クロック信
号ＭＣＬＫのクロックパルス数が１番からａ番までが負
の論理値であり、ａ＋１番からｂ番までが正の論理値で
あり、ｂ＋１番からＮ番までが負の論理値である。従っ
て、クロック信号ＭＣＬＫのクロックパルス数がＮ＋１
を経過した時点でのメモリ回路７１における各記憶素子
の情報は、１番からａ番までが負の論理値になり、ａ＋
１番からｂ番までが正の論理値になり、ｂ＋１番からＮ
番までが負の論理値になる。この状態でクロック信号Ｍ
ＣＬＫを停止させることにより、各記憶素子の上記記憶
状態が保持される。この動作を、液晶表示装置が動作を
開始した時点、或いは、映像信号Ｖsigの画素数が変化
した時点で少なくとも１回は行う。
【００６３】図９において、映像の表示動作を行う１フ
レーム期間Ｔｆでは、期間Ｔｓの間だけ映像信号Ｖsig
が供給される。この際に、走査回路７２に供給されるク
ロック信号ＳＣＬＫは、映像信号Ｖsigの水平同期信号
の周波数の１／２の周波数とされる。次いで、１フレー
ム期間Ｔｆにおいて１回だけ、クロック信号ＳＣＬＫの
周期と同じ幅のパルスを制御信号ＳＳＰとして与える。
これにより、各転送素子の情報がクロック信号ＳＣＬＫ
に同期して各段の転送素子に順次に送られる。この結
果、走査回路７２の出力としてＳ1〜ＳNが得られる。
【００６４】制御信号ＳＳＰのパルス位置を調整するこ
とによって、期間Ｔｓの開始の時間にａ＋１番目の出力
Ｓa+1が正の論理値を持つように駆動することができ
る。これによると、期間Ｔｓの間に走査回路７２の出力
Ｓa+1〜Ｓbの出力が順次に正の論理値を出力することに
なる。この場合に、メモリ回路７１のａ＋１番からｂ番
の記憶素子には情報が正の論理値として書き込まれてい
るので、制御信号ＢＷを期間Ｔｓで負の論理値にするこ
とにより、ａ＋１〜ｂ番の論理演算部７３の出力Ｏ1〜
ＯNが、走査回路７２の出力と同じになる。更に、デコ
ード信号ＤＣ1、ＤＣ2として、水平同期信号の周期以下
のパルス幅の正の論理値を持ち、その周期がクロック信
号ＳＣＬＫの周期と等しいパルスを、１パルス分ずらし
て２つの等間隔な位相に分けて供給する。これにより、
論理演算部７３の出力の内で、Ｏa+ 1番からＯb番までの
出力が夫々２つに時分割され、この結果としてＧ2a+1か
らＧ 2b番の出力端子に駆動パルスが順次に出力される。
このパルスで、対応するゲート線が夫々駆動されること
によって、２a+1番から２b番までのゲート線に接続され
た画素に映像信号が書き込まれる。
【００６５】更に、期間Ｔｓが経過した時点で制御信号
ＢＷを正の論理値とすると、前述のように、メモリ回路
７１における１〜ａ番及びｂ番の記憶素子に負の論理値
が書き込まれているので、これらの記憶素子に対応する
論理演算部７３の出力が、走査回路７２の出力とは無関
係に正の論理値になる。この出力が、対応するデコード
回路７４によって２分割されることにより、Ｇ1〜Ｇ2a
番及びＧ2b+1〜Ｇ2N番の出力端子に駆動パルスが出力さ
れる。従って、これらの出力端子に対応するゲート線が
一斉に駆動されるので、この期間に液晶表示装置に黒表
示用の信号を供給することにより、上下の領域に黒情報
を一斉に書き込むことができる。このときの上下の黒領
域は、フレーム反転駆動又はデータ線反転駆動になる。
本具体例によると、図４〜図６で説明した上記具体例に
おけるゲート線数のｍ倍のゲート線数に対応させること
ができる。
【００６６】次に、第２実施形態例に対応するゲートド
ライバ回路の別の具体例を説明する。図１０は、この具
体例における映像の表示動作のタイミングチャートを示
す図である。本具体例では、図７に示したゲートドライ
バ回路と同様のゲートドライバ回路を用い、メモリ回路
への書込み動作のタイミングを図８と同様に行う。
【００６７】本具体例においても、ゲートドライバ回路
の動作は、図９の場合と同様にメモリ回路への書込み動
作と映像の表示動作とに分けられ、また、デコード回路
７４の出力数であるｍが２とされ、ゲート線数２Ｎの内
で２a+1番から２b番までのゲート線に繋がる画素に黒情
報を表示する。
【００６８】まず、メモリへの書込み動作について図８
を参照して説明する。メモリ回路７１にクロック信号Ｍ
ＣＬＫをＮ＋１個供給し、このクロック信号ＭＣＬＫに
同期させて制御信号ＭＳＰを図に示したように与える。
つまり、制御信号ＭＳＰは、クロック信号ＭＣＬＫのク
ロックパルス数が１番からａ番までが負の論理値であ
り、ａ＋１からｂ番までが正の論理値であり、ｂ＋１番
からＮ番までが負の論理値である。従って、クロック信
号ＭＣＬＫのクロックパルス数がＮ＋１を過ぎた時点で
のメモリ回路７１の各記憶素子の情報は、１番からａ番
までが負の論理値になり、ａ＋１番からｂ番までが正の
論理値になり、ｂ＋１番からＮ番までが負の論理値にな
る。この状態でクロック信号ＭＣＬＫを停止することに
より、上記記憶状態が保持される。この動作を、液晶表
示装置が動作を開始した時点、或いは、映像信号の画素
数が変化した時点で少なくとも１回は行う。
【００６９】次に、映像を表示する動作について説明す
る。図１０では、１フレーム期間Ｔｆにおいて１回だ
け、クロック信号ＳＣＬＫの周期と同じ幅のパルスを制
御信号ＳＳＰとして与える。これにより、転送素子の情
報がクロック信号ＳＣＬＫに同期して順次に走査回路７
２の各段の転送素子に転送される。この結果として、走
査回路７２の出力Ｓ1〜ＳNが得られる。
【００７０】制御信号ＳＳＰのパルス位置を調整するこ
とにより、期間Ｔｓの開始の時間にａ＋１番目の出力Ｓ
ａ＋１が正の論理値を持つように予め設定される。これ
によると、期間Ｔｓの間に走査回路７２の出力Ｓa+1〜
Ｓbの出力が順次に正の論理値を出力する。このとき、
前述のように、メモリ回路７１のａ＋１番からｂ番まで
の記憶素子には正の論理値の情報が書き込まれているの
で、制御信号ＢＷを期間Ｔｓで負の論理値にすることに
よって、ａ＋１〜ｂ番の論理演算部７３の出力Ｏ 1〜ＯN
が走査回路７２の出力と等しくされる。更に、デコード
信号ＤＣ1、ＤＣ2として、水平同期信号の周期以下のパ
ルス幅の正の論理値を持ち、その周期がクロック信号Ｓ
ＣＬＫの周期と等しいパルスを、２つの等間隔で反転位
相に分けて供給する。これにより、論理演算部７３の出
力の内で、出力Ｏa+1番からＯb番までの出力が夫々２つ
に時分割され、この結果としてＧ2a+1番からＧ2b番まで
の出力端子に信号が順次に出力される。この信号で、対
応するゲート線を駆動することにより、２a+1〜２b番の
ゲート線に接続された画素に映像信号が書き込まれる。
【００７１】期間Ｔｓ以外の期間は２つ以上の期間に分
割されている。つまり、期間Ｔｓの前の期間Ｔｗ１で
は、制御信号ＢＷを正の論理値とされ、メモリ回路７１
の１〜ａ及びｂ＋１〜Ｎ番の記憶素子に負の論理値が書
き込まれており、これらと対応する論理演算部７３の出
力が、走査回路７２の出力とは無関係に正の論理値を出
力する。ここで、デコード信号ＤＣ1のみを正の論理値
にすると、論理演算部７３の出力は、デコード回路７４
によって２分割され、出力Ｇ1〜Ｇ2a及びＧ2b+1〜Ｇ2N
の内で、奇数番の出力端子のみが駆動パルスを出力す
る。
【００７２】他方の期間Ｔｗ２では、制御信号ＢＷが正
の論理値にされ、１〜a及びｂ＋１〜Ｎ番目の記憶素子
に負の論理値が書き込まれており、これらに対応する論
理演算部７３の出力が、走査回路７２の出力とは無関係
に正の論理値を出力する。ここで、デコード信号ＤＣ2
のみを正の論理値とすると、デコード回路７４により２
分割された出力Ｇ1〜Ｇ2a及びＧ2b〜Ｇ2Nの内で、偶数
番目の出力端子のみに駆動パルスが出力される。
【００７３】従って、出力Ｇ1〜Ｇ2a及びＧ2b〜Ｇ2Nに
接続されたゲート線の奇数番目と偶数番目とが交互に夫
々一斉に駆動される。この期間で黒表示用の信号が供給
されることにより、上下の領域に黒情報が一斉に書き込
まれる。このときの上下の黒領域は、フレーム反転方
式、データ線反転方式、データ線反転方式、及びドット
反転方式の何れによっても駆動できる。これらの動作を
繰り返し行うことにより、液晶表示装置が有する画素数
よりも少ない画素数の映像を液晶表示装置の一部に表示
し、映像が表示されていない上下の部分に黒領域を一斉
に表示させる動作を、簡略な駆動方法で実現できる。
【００７４】以上のように、本発明に係るゲートドライ
バ回路によると、映像が表示されない上下の領域に黒情
報を一斉に表示するマルチシンク機能のための動作を実
現する際に、次の効果を得ることができる。まず、ゲー
トドライバ回路の１構成要素である走査回路１２、２
２、４２、７２を、常に映像信号の水平同期信号の周波
数と同程度以下の周波数で動作させることができる。こ
れにより、従来例のように水平同期信号の３桁程度高い
周波数のクロック信号に同期させて高速動作させる必要
がないので、外部駆動回路の回路設計が簡易になり、ま
た回路の信頼性も高めることができる。また、走査回路
のクロック周波数を途中で変更するような複雑な動作が
必要がないので、ゲートドライバ回路を制御する外部駆
動回路の構造が簡素になり、回路規模を小さくでき、複
雑な駆動方法を行わずに済むことになる。
【００７５】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のゲートドライバ回路及びそ
の駆動方法、並びにアクティブマトリクス型液晶表示装
置は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施したゲートドライバ回路及びその駆動方法、並びにア
クティブマトリクス型液晶表示装置も、本発明の範囲に
含まれる。
【００７６】
【発明の効果】以上説明したように、本発明のゲートド
ライバ回路及びその駆動方法によると、マルチシンク機
能に不可欠な表示エリア上下の黒領域に一斉書き込みす
るための駆動方法を簡略化させ、外部駆動回路の設計を
簡易化させ、回路規模の大型化を回避することが可能に
なる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例に係るゲートドライバ
回路の要部を拡大して示す回路図である。
【図２】本発明の第２実施形態例に係るゲートドライバ
回路の要部を拡大して示す回路図である。
【図３】第１又は第２実施形態例におけるゲートドライ
バ回路の適用が可能な液晶表示装置を示す回路図であ
る。
【図４】第１実施形態例に対応するゲートドライバ回路
の具体例を示す回路図である。
【図５】図４の具体例におけるメモリ回路への書込み動
作を説明するためのタイミングチャートである。
【図６】図４の具体例における映像の表示動作を説明す
るためのタイミングチャートである。
【図７】第２実施形態例に対応するゲートドライバ回路
の具体例を示す回路図である。
【図８】図７の具体例におけるメモリ回路への書込み動
作を説明するためのタイミングチャートである。
【図９】図７の例における映像の表示動作を説明するた
めのタイミングチャートである。
【図１０】第２実施形態例に対応するゲートドライバ回
路の別の具体例における映像の表示動作のタイミングチ
ャートを示す図である。
【図１１】従来の表示方法を説明するための表示エリア
を模式的に示す正面図である。
【図１２】従来の表示方法における上下縁部の黒領域を
一斉に書き込むためのゲートドライバを示す回路図であ
る。
【図１３】従来の表示方法におけるゲートドライバの動
作を示すタイミングチャートである。
【図１４】図１３における黒領域書込み期間を拡大して
示すタイミングチャートである。
【符号の説明】
１１、２１、４１、７１ メモリ回路 １２、２２、４２、７２ 走査回路 １３、２３、４３、７３ 論理演算部 ２４、７４ デコード回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 液晶表示装置を駆動するためのゲートド
    ライバ回路において、 複数のゲート線に夫々対応する記憶素子を有し、所望の
    ゲート線に対応する前記記憶素子の論理値を所定値に設
    定するメモリ回路と、 前記記憶素子と同数の転送素子から成る走査回路と、 前記記憶素子と同数の論理演算部を有し、該論理演算部
    各々に、１対１で対応した前記記憶素子各々の出力と前
    記転送素子各々の出力、及び映像信号書込み期間に対応
    して論理値が反転する制御信号が入力される論理演算回
    路とを備え、 前記論理演算回路の第ｎ番目の論理演算部は、第ｎ番目
    の前記記憶素子の出力をＭnとし、第ｎ番目の前記転送
    素子の出力をＳnとし、前記制御信号をＢＷとすると
    き、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭn＊ＢＷの論理演算を行っ
    て演算結果をその対応するゲート線に向けて出力するこ
    とを特徴とするゲートドライバ回路。
  2. 【請求項２】 液晶表示装置を駆動するためのゲートド
    ライバ回路において、 複数の記憶素子を有し、所望の前記記憶素子の論理値を
    所定値に設定するメモリ回路と、 前記記憶素子と同数の転送素子から成る走査回路と、 前記記憶素子と同数の論理演算部を有し、該論理演算部
    各々に、１対１で対応した前記記憶素子各々の出力と前
    記転送素子各々の出力、及び映像信号書き込み期間に対
    応して論理値が反転する制御信号が入力される論理演算
    回路と、 前記記憶素子と同数のデコード部を有し、該デコード部
    各々に、１対１で対応した前記論理演算部各々の出力、
    及び映像書込み期間に複数のデコード信号が入力され、
    前記論理演算部各々の出力を前記デコード信号と同数の
    出力として分割し、該分割出力各々をその対応するゲー
    ト線に出力するデコード回路とを備え、 前記論理演算回路の第ｎ番目の論理演算部は、第ｎ番目
    の前記記憶素子の出力をＭnとし、第ｎ番目の前記転送
    素子の出力をＳnとし、前記制御信号をＢＷとすると
    き、Ｍn＊Ｓn＊ＸＢＷ＋ＸＭn＊ＢＷの論理演算を行っ
    て演算結果をその対応するゲート線に向けて出力するこ
    とを特徴とするゲートドライバ回路。
  3. 【請求項３】 請求項１に記載のゲートドライバ回路を
    駆動する駆動方法であって、 液晶表示装置の動作が開始された時点では、表示すべき
    画素に接続されたゲート線に対応する前記記憶素子に正
    の論理値を、他の記憶素子に負の論理値を夫々書き込
    み、 映像書込み期間では、前記制御信号の論理値を負とし
    て、正の論理値が記憶された前記記憶素子に対応する前
    記論理演算部の各出力端子の信号を順次に取り出し、 垂直ブランキング期間では、前記制御信号の論理値を正
    として、負の論理値が記憶された前記記憶素子に対応す
    る前記論理演算部の各出力端子の信号を一斉に取り出
    し、 前記液晶表示装置に備えた画素数よりも少ない画素数の
    映像を表示することを特徴とするゲートドライバ回路の
    駆動方法。
  4. 【請求項４】 請求項２に記載のゲートドライバ回路を
    駆動する駆動方法であって、 液晶表示装置の動作が開始された時点では、表示すべき
    各画素に接続されたゲート線に対応する前記デコード回
    路の出力端子の番号を所定数で除した番号に対応する記
    憶素子に正の論理値を、他の記憶素子に負の論理値を夫
    々書き込み、 映像書込み期間では、前記制御信号の論理値を負とし
    て、正の論理値が記憶された前記記憶素子に対応する前
    記デコード回路の各出力端子の信号を順次に取り出し、 垂直ブランキング期間では、前記制御信号の論理値を正
    とし且つ前記デコード信号を正の論理値として、負の論
    理値が記憶された前記記憶素子に対応する前記デコード
    回路の各出力端子の信号を一斉に取り出し、 前記液晶表示装置に備えた画素数よりも少ない画素数の
    映像を表示することを特徴とするゲートドライバ回路の
    駆動方法。
  5. 【請求項５】 請求項２に記載のゲートドライバ回路を
    駆動する駆動方法であって、 液晶表示装置の動作が開始された時点では、表示すべき
    各画素に接続されたゲート線に対応する前記デコード回
    路の出力端子の番号を所定数で除した番号に対応する記
    憶素子に正の論理値を、他の記憶素子に負の論理値を夫
    々書き込み、 映像書込み期間では、前記制御信号の論理値を負とし
    て、正の論理値が記憶された前記記憶素子に対応する前
    記デコード回路の各出力端子の信号を順次に取り出し、 垂直ブランキング期間を２つ以上の期間に分割し、一方
    の期間では、前記制御信号の論理値を正とし且つ前記デ
    コード信号の奇数番目の信号を正の論理値とし且つ前記
    デコード信号の偶数番目の信号を負の論理値として、負
    の論理値が記憶された前記記憶素子に対応する前記デコ
    ード回路の出力で、奇数番目の出力端子の信号を一斉に
    取り出し、 他方の期間では、前記制御信号の論理値を正とし且つ前
    記デコード信号の偶数番目の信号を正の論理値とし且つ
    前記デコード信号の奇数番目の信号を負の論理値とし
    て、負の論理値が記憶された前記記憶素子に対応する前
    記デコード回路の出力で、偶数番目の出力端子の信号を
    一斉に取り出し、 前記液晶表示装置に備えた画素数よりも少ない画素数の
    映像を表示することを特徴とするゲートドライバ回路の
    駆動方法。
  6. 【請求項６】 相互に直交して延びる複数のデータ線及
    び複数のゲート線と、アクティブ素子、画素容量及び蓄
    積容量から成る画素が各データ線と各ゲート線との交点
    に対応してアレイ状に配列された画素マトリクスと、前
    記データ線を駆動するデータドライバ回路と、前記ゲー
    ト線を駆動する、請求項１又は２に記載のゲートドライ
    バ回路とを同一基板上に備えることを特徴とするアクテ
    ィブマトリクス型液晶表示装置。
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