JP2009168947A

JP2009168947A - 表示駆動回路および方法

Info

Publication number: JP2009168947A
Application number: JP2008004870A
Authority: JP
Inventors: Hisashi Nakamura; 寿中村
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-01-11
Filing date: 2008-01-11
Publication date: 2009-07-30
Also published as: US20090179878A1

Abstract

【課題】画像データ信号の分割出力を低廉な製造コストで実現できる表示駆動回路および方法を提供。
【解決手段】画像データ信号DIを、各水平周期について分割して複数の分割画像データ信号Dout0およびDout1を生成して出力する表示駆動回路は、画像データ信号DIを画素ごとに書き込み、書き込まれた信号DIを読み出し、少なくとも画像データ信号の１水平周期分の総記憶容量を有するラインメモリ14と、画像データ信号DIの書込みおよび読出しは交互に行われるようにラインメモリ14に指示し、さらに水平周期ごとの画像データ信号DIの読出しは、画像データ信号DIを分割画像データ信号Dout0およびDout1に分割した場合に、各分割画像データ信号について水平周期ごとの最初の信号として出力される画素データ信号がともに書き込まれた後に開始されるようにラインメモリ14を制御する制御回路16とを含む。
【選択図】図１

Description

本発明は、表示駆動回路および方法、より具体的には、入力された画像信号を分割して分割画像信号を出力する表示駆動回路および方法に関するものである。

画像の表示装置などにおいては、伝送されるべきデータ情報が膨大であるため、たとえば表示装置の画面を分割表示することによって、液晶表示（Liquid Crystal Display：LCD）パネルなどの表示部に送るデータレートを低速にしてもよいようにする技術が開発されてきた。

たとえば、特許文献１に記載の表示装置の駆動回路は、液晶パネルを左右２分割してそれぞれデータを転送する例である。この回路では、合計で２ライン分のデータ容量をもつ４つのラインメモリが備えられている。１ライン目のラインデータは画面左右の画素データに分割されて、合計で１ライン分相当の２つのラインメモリ（第１および第２のラインメモリ）にそれぞれ書き込まれる。２ライン目のラインデータでは切替スイッチによりデータの書込み先たるラインメモリが切り替えられるが、２ライン目のラインデータはやはり画面左右の画素データに分割されて、合計で１ライン分相当の、第３および第４のラインメモリにそれぞれ書き込まれる。

２ライン目のデータが第３および第４のラインメモリに書き込まれている間、第１および第２のラインメモリに書き込まれた左右それぞれのデータが読み出され、出力バッファを通して液晶パネルに出力される。この繰り返しの動作により液晶パネルに送るデータレートを遅くすることに成功し、低速のソースドライバを使用できるようにしている。

また、特許文献２に記載の表示装置の駆動回路では、合計で１ライン分のデータ容量である２つのラインメモリを用いて、２つのラインメモリに対してある程度の書込みが終了した時点で、一方のラインメモリのデータ書込み時に２つのラインメモリから分割されたデータの読出しを行うような構成をとっている。
特開平５−２１０３５９号公報特開２００１−２７８８６号公報

しかし、特許文献１に記載の回路では、ラインごとにメモリの動作を書込みと読出しに切り替えているため、合計で２ライン分のデータ容量が必要であった。低機能のタイミングコントローラの例では、ラインメモリはI/O（Input/Output）部を除くロジック部のうち２割程度の面積を占めているため、メモリ容量が製造コストに与える影響は非常に大きく、メモリ容量の削減、ひいては製造コストの削減が望まれていた。

また、特許文献２に記載の回路では、２つのラインメモリのデータ容量は合計１ライン分で済むものの、一方のラインメモリに対しては書込みと読出しが同一のタイミングで行われるようになっている。かかる動作を実現するためには、ラインメモリとして、１つの端子からデータを読み出すと同時に別の端子からデータを書き込むことが可能なデュアルポートRAM（Random Access Memory）を用いる必要があると考えられる。特許文献２にはラインメモリがどのようなRAMであるかについて明記はされていないが、同文献に記載された動作を実現するためには、デュアルポートRAMを用いる必要があると考えられる。

しかし、デュアルポートRAMは、読出しと書込みを別々のタイミングで行う一般的なRAMに比べて回路面積が倍程度大きいものであるため、デュアルポートRAMを用いた回路によっては、製造コストの削減を実現することはできない。

本発明はこのような課題に鑑み、画像データ信号の分割出力を低廉な製造コストで実現できる表示駆動回路および方法を提供することを目的とする。

本発明は上述の課題を解決するために、所定の数の画素データ信号から１水平周期が構成される、画像を表示するために入力された画像データ信号を、各水平周期について分割して複数の分割画像データ信号を生成して出力する表示駆動回路において、画像データ信号を画素ごとに書き込み、書き込まれた画像データ信号を読み出し、少なくとも画像データ信号の１水平周期分の総記憶容量を有する記憶手段と、この記憶手段による画像データ信号の書込みおよび読出しは交互に行われるように記憶手段に指示するとともに、記憶手段による水平周期ごとの画像データ信号の読出しは、画像データ信号を複数の分割画像データ信号に分割した場合に、それぞれの分割画像データ信号について水平周期ごとの最初の信号として出力される画素データ信号が記憶手段に書き込まれた後に開始されるように記憶手段を制御する制御手段とを含む構成をとる。

また、本発明は、所定の数の画素データ信号から１水平周期が構成される、画像を表示するために入力された画像データ信号を、各水平周期について分割して複数の分割画像データ信号を生成して出力する表示駆動方法において、１水平周期の画像データ信号を画素ごとに書き込み、書き込まれた画像データ信号を読み出す記憶工程と、この記憶工程による画像データ信号の書込みおよび読出しは交互に行われるように記憶工程を制御する工程と、記憶工程による水平周期ごとの画像データ信号の読出しは、画像データ信号を複数の分割画像データ信号に分割した場合に、それぞれの分割画像データ信号について水平周期ごとの最初の信号として出力される画素データ信号が記憶工程に書き込まれた後に開始されるように記憶工程を制御する工程とを含む構成をとる。

本発明によれば、記憶手段の記憶容量は画像データ信号の１水平周期分で済むので、従来の記憶手段の記憶容量と比較して半分の容量で画像データ信号を分割出力することができる。加えて、その記憶手段による画素データ信号の読出しを、画像データ信号の１水平周期分から生成される、それぞれの分割画像データ信号の先頭で出力される画素データ信号が書き込まれた後に開始し、さらに画素データ信号の書込みおよび読出しを交互に行うように記憶手段を制御する制御手段を有するので、面積の大きな記憶手段を用いる必要がなくなり、表示駆動回路及び方法を実現するための製造コストを削減することができる。

次に添付図面を参照して本発明による表示駆動回路の実施例を詳細に説明する。本実施例における表示駆動回路10は、制御回路16および駆動部40を含む回路であり、たとえば画像表示装置のタイミングコントローラ内に配置される。

図１に示すように、たとえば画像プロセッサ（不図示）から供給された入力データ信号DIは、画素データごとに、直接、または遅延回路12を経由して、ラインメモリ14に制御回路16が書込指示を与えることによって、ラインメモリ14内の所定の領域に区分けして書き込む。続いて、ラインメモリ14に書き込まれた画素データを、制御回路16はラインメモリ14に読出指示信号を与えることにより読み出させて、画素データが書き込まれたラインメモリ14の区域に応じてAND回路18、20、22または24のいずれか、さらにOR回路26または28のいずれかを経由して、遅延回路30または32へと出力する。さらに、遅延回路30に入力されたデータを遅延させて分割画像データ信号Dout 0として出力し、他方、遅延回路32に入力されたデータを遅延させて分割画像データ信号Dout 1として出力する。

以上のように分割された画像データ信号Dout 0およびDout 1は、たとえばソースドライバ（図示せず）に出力され、ソースドライバなどによる信号変換を経て、液晶表示（Liquid Crystal Display：LCD）パネルなどの表示部（図示せず）で画像が出力される。もっとも、ソースドライバおよび表示部については本発明の理解とは直接関係のない部分であるので、図示および詳細な説明を省略する。

まず、画像プロセッサなどから伝送される情報である入力画像データ信号DIは、たとえば24ビットなど所定のビット数の画像信号であり、画像信号の伝送を許可するデータ許可（Data Enable）信号DEの入力（図示せず）がＨ（high）レベルである場合を画像信号伝送の有効期間とする。他方、信号DEの入力がＬ（low）レベルである場合、ブランキング期間（Tb）として信号DIに情報は伝送されない。

本実施例においては、データ許可信号DEがＨレベルである期間、すなわち画像信号伝送の有効期間は所定の周波数のサンプリングクロック（クロック信号CK1）の16クロック分であり、伝送されるべきデータが存在しないブランキング期間はクロック信号CK1の４クロック分である。この一定のサイクルで画像信号伝送の有効期間とブランキング期間を繰り返す。もっとも、データ許可信号DEの信号レベルのサイクルは上記の例に限られない。

なお、本実施例では、信号DEのサイクルに合わせて、入力画像データ信号DIを、１水平周期分、すなわち画像信号伝送の有効期間であるライン１本あたりの画素データ数を16データ（d0〜dF）のライン信号であるものとして以後の説明を行う。また、ライン信号における画素データが偶数番目（2m：mは１以上の整数）であるか、奇数番目（2m+1）であるかの特定は、画素データを示す符号の末尾に示す16進法の数字（０〜Ｆ）で決定する。さらに、以下の説明において、図１で接続線の参照番号が示されている場合、各信号はその参照番号で特定する。

遅延回路12は、たとえばＤ型フリップフロップ（Delayed flip-flop、D-FF）であり、クロック信号CK1の立下りのタイミングで動作し、遅延回路12に入力された、入力データ信号DIを１クロック分遅延させてラインメモリ14へ出力する回路である。

ラインメモリ14は、画像データ信号DIのうち奇数番目の画素データ信号106および110、さらに遅延回路12によって遅延させられた偶数番目の画素データ信号104および108の供給を受けて、合計でライン信号１本分の情報を記憶するとともに、その情報の読出しを行う読み書き可能な記憶装置（Random Access Memory：RAM）の総体である。本実施例の説明においては、どの画素データを記憶するかに応じてRAM 140、141、142、143と区分している。RAM 140〜143はすべて1/4ライン分の容量を記憶することが可能である。したがって、ラインメモリ14は全体として１ライン分、すなわち１水平周期分の容量を記憶することが可能である。

RAM 140およびRAM 141は、ともに画像データ信号DIを構成するライン信号の前半のデータを画素データ単位で記憶するRAMである。RAM 140はデータ信号入力端子から、遅延回路12によってクロック信号CK1の１サイクル分だけ遅延させられた信号のうちライン信号前半の偶数番目の画素データ（d0、d2、d4、d6）、すなわち信号104の供給を受け、入力されたデータを記憶する。他方、RAM 141はデータ信号入力端子から信号DIのライン信号前半の奇数番目の画素データ（d1、d3、d5、d7）、すなわち信号106の供給を受け、入力されたデータを記憶する。

RAM 142およびRAM 143は、ともに信号DIに係るライン信号の後半のデータを画素データ単位で記憶するRAMである。RAM 142はデータ信号入力端子から、遅延回路12によってクロック信号CK 1の１サイクル分だけ遅延させられた信号のうちライン信号後半の偶数番目の画素データ（d8、dA、dC、dE）、すなわち信号108の供給を受け、入力されたデータを記憶する。他方、RAM 143はデータ信号入力端子から信号DIのライン信号後半の奇数番目の画素データ（d9、dB、dD、dF）、すなわち信号110の供給を受け、入力されたデータを記憶する。

制御回路16は、ラインメモリ14に、画素データ信号104、106、108および110の書込みを指示する書込指示信号wr 0およびwr 1、ラインメモリ14に入力された画素データ信号の記憶場所を指示するアドレス信号add、さらに、ラインメモリ14に書き込まれた画素データ信号の読出しを指示する読出指示信号rd 0およびrd 1を供給する回路である。

制御回路16とRAM 140およびRAM 141との間は、制御回路16からこれらのRAMへデータ書込みを指示する書込指示信号wr 0を供給できるように接続されている。制御回路16から供給される書込指示信号wr 0がＨレベルになるタイミングに従って、RAM 140は遅延回路12によってクロック信号CK1の１クロック分だけ遅延させられた信号104、すなわち入力画像データ信号DIに係るライン信号前半の偶数番目のデータを書き込み、RAM 141は信号106、すなわち信号DIのライン信号前半の奇数番目のデータを書き込む。したがって、制御回路16は、ある画素データのRAM 140への記憶と、その画素データに続いて駆動回路10に伝送された画素データのRAM 141への記憶を同時に行うよう制御することとなる。

また、制御回路16とRAM 142およびRAM 143との間は、制御回路16からこれらのRAMへデータ書込みを指示する書込指示信号wr 1を供給できるように接続されている。制御回路16から供給される書込指示信号wr 1がＨレベルになるタイミングに従って、RAM 142は遅延回路12によってクロック信号CK1の１クロック分だけ遅延させられた信号108、すなわち入力画像データ信号DIに係るライン信号後半の偶数番目のデータを書き込み、RAM 143は信号110、すなわち信号DIのライン信号後半の奇数番目のデータを書き込む。したがって、制御回路16は、ある画素データのRAM 142への記憶と、その画素データに続いて駆動回路10に伝送された画素データのRAM 143への記憶とを同時に行うよう制御することとなる。

なお、制御回路16は、ラインメモリ14の所定のRAMに供給する書込指示信号を、まずはRAM 140および141にライン信号前半部分の画素データがすべて記憶されるまで、Ｈレベルの信号wr 0を連続して供給する。本実施例では１水平周期あたり16画素データのライン信号を使用するので、その半分である８つの画素データが２つのRAMに区分けして記憶されるので、連続して４回の書込指示信号を与える。次いでRAM 142および143にライン信号後半部分の画素データがすべて記憶されるまで、Ｈレベルの信号wr 1を連続して供給する。１ライン分の画素データが所定のRAMにすべて書き込まれた後には、次のライン信号が駆動回路10に伝送されてくるまで書込指示はブランキング期間に入る。ここまでを書込指示信号の１サイクルとして、以後もこの周期で制御回路16はラインメモリ14に書込指示信号を供給する。

さらに、制御回路16とRAM 140およびRAM 142との間は、これらのRAMに書き込まれたデータの読出しを指示する読出指示信号rd 0を供給できるように接続されている。制御回路16から供給される読出指示信号rd 0がＨレベルになるタイミングに従って、RAM 140は書き込まれた順にライン信号前半の偶数番目のデータを信号112として出力し、またRAM 142は書き込まれた順にライン信号後半の偶数番目のデータを信号116として出力する。

また、制御回路16とRAM 141およびRAM 143との間は、各RAMに書き込まれたデータの読出しを指示する読出指示信号rd 1を供給できるように接続されている。制御回路16から供給される読出指示信号rd 1がＨレベルになるタイミングに従って、RAM 141は書き込まれた順にライン信号前半の奇数番目のデータを信号114として出力し、またRAM 143は書き込まれた順にライン信号後半の奇数番目のデータを信号118として出力する。

なお、制御回路16は、ラインメモリ14の所定のRAMに供給するＨレベルの信号による読取指示信号を、まずは偶数番目の画素データが記憶されたRAM 140およびRAM 142に対して信号rd 0、次に奇数番目の画素データが記憶されたRAM 141およびRAM 143に対する信号rd 1の順というように、交互に供給する。たとえば、本実施例では、１ライン16データの画素データが１つのRAMごとに４つずつ記憶されているので、制御回路16は信号rd 0、rd 1の順で交互に４回ずつ読出指示を与える。このように交互に読出指示を与えることにより、画素データはそれぞれ分割画像データ信号Dout 0またはDout 1での並び順に取り揃えられて読み出される。

制御回路16は、１ライン分の画素データを所定のRAMからすべて読み出した後には、ブランキング期間（Tb）に相当する期間だけ、所定のタイミングがきてもラインメモリ14に対する読出指示を中断する。ここまでを読出指示信号の１サイクルとして、以後もこの周期で制御回路16はラインメモリ14に読出指示信号を供給する。

制御回路16は、たとえば本実施例のように、クロック信号CK2がＨレベルであるときに合わせて書込指示信号wrによる書込指示を、クロック信号CK2がＬレベルであるときに合わせて読出指示信号rdによる読出指示を発することにより、ラインメモリ14に画素データの書込みと読出しを交互に行わせている。このように、データの書込みと読出しを交互に行うようにすることにより、ラインメモリ14にデュアルポートRAMのような回路面積の大きなRAMではなく、総記憶容量が１水平周期分の一般的なRAMを用いたとしても分割画像データ信号を生成することが可能となる。

さらに、制御回路16は、読出指示信号の１サイクルにおける読出指示信号rd 0による１回目の読出指示を、画像データ信号DIの１水平周期分のうち、信号DIの後半部である、分割画像データ信号として出力されるときに分割画像データ信号Dout 1の水平周期ごとの先頭信号として最初に伝送される画素データが書き込まれた後に、ラインメモリ14に供給している。たとえば本実施例では、書込指示信号の１サイクル中で最初の信号wr 1による書込指示にて、ライン信号後半の最初のデータd8をRAM 142に書き込ませた後に、読出指示信号rd 0をラインメモリ14に供給している。かかるタイミングで読出指示信号を供給することにより、ラインメモリ14に書き込まれたデータを効率よく読み出させることが可能となる。

ANDゲート18は、制御回路16およびRAM 140のデータ出力端子と接続され、読出指示信号rd 0およびRAM 140からの読出データ信号112の供給を受け、両信号がともにＨレベルのときに、データ信号120を出力する論理積回路である。同様に、ANDゲート20は、制御回路16およびRAM 141のデータ出力端子と接続され、読出指示信号rd 1およびRAM 141からの読出データ信号114の供給を受け、両信号がともにＨレベルのときに、データ信号122を出力する論理積回路である。

また、ANDゲート22は、制御回路16およびRAM 142のデータ出力端子と接続され、読出指示信号rd 0およびRAM 142からの読出データ信号116の供給を受け、両信号がともにＨレベルのときに、データ信号124を出力する論理積回路である。同様に、ANDゲート24は、制御回路およびRAM 143のデータ出力端子と接続され、読出指示信号rd 1およびRAM 143からの読出データ信号118の供給を受け、両信号がともにＨレベルのときに、データ信号126を出力する論理積回路である。

ORゲート26は、ANDゲート18および20の出力と接続され、読出データ信号120および122の供給を受け、いずれかの信号がＨレベルであれば、データ信号128を出力する論理和回路である。同様に、ORゲート28は、ANDゲート22および24の出力と接続され、読出しデータ信号124および126の供給を受け、いずれかの信号がＨレベルであれば、データ信号130を出力する論理和回路である。

なお、ゲート18ないし28からなる構成は、上記の通りに接続した構成に限定されるものではなく、それぞれのRAMからの読出データ信号112〜118からデータ信号128または130を生成して出力する用に供する限りで、他の構成を採用しても、またはANDゲートおよびORゲート以外の論理ゲートを用いてもよい。

遅延回路30は、ORゲート26の出力と接続され、データ信号128の供給を受け、CK1を分周（２分周）した信号であるクロック信号CK2の立上り時の入力に従って動作し、信号128の伝送を１クロック分遅延させ、入力画像データ信号DIの１ラインにおける前半部（d0〜d7）の信号である分割画像データ信号Dout 0として出力する回路である。

遅延回路32は、ORゲート28の出力と接続され、データ信号130の供給を受け、クロック信号CK2の立上り時の入力に従って動作し、信号130の伝送を1クロック分遅延させ、入力画像データ信号DIの１ラインにおける後半部（d8〜dF）の信号である分割画像データ信号Dout 1として出力する回路である。

次に、この実施例の表示駆動回路10における画像信号分割の動作を、図２のタイミングチャートを参照しながら説明する。

この実施例においては、画像プロセッサから入力された１ラインが16データ（d0〜dF）の入力画像データ信号DIのうち、偶数番目の画素データについてはクロック信号CK2がＬレベルのときに、また、奇数番目の画素データについてはクロック信号CK2がＨレベルのときに対応するタイミングで駆動回路10に伝送されている。

遅延回路12は、画像プロセッサから駆動回路10に伝送されてきた入力データ信号DIを受け取り、クロック信号CK1の１サイクル分だけ信号の伝送を遅延させて出力する。

クロック信号CK2がＨレベルとなるタイミングで、制御回路16はデータの書込みをRAM 140および141に要求する書込指示信号wr 0をRAM 140および141に与える。RAM 140は信号wr 0の指示を受けて、遅延回路12によって遅延された偶数番目のデータ信号である画素データd0を記憶する。同時RAM 141も信号wr 0を受けて、データ信号106である画素データd1を記憶する。

同様の流れで、制御回路16は、ライン信号前半の画素データを、偶数番目のデータはRAM 140に、奇数番目のデータはRAM 141にすべて記憶されるまで、RAM 140および141にＨレベルの書込指示信号wr 0を与える。本実施例では、４度にわたる書込指示の結果、RAM 140には画素データd0、d2、d4、d6、すなわち、ライン信号前半の偶数番目の画素データが記憶され、RAM 141には画素データd1、d3、d5、d7、すなわち、ライン信号前半の奇数番目の画素データが記憶される。

制御回路16は、ライン信号前半分の画素データをすべてRAM 140または141に書き込ませた後、今度はＨレベルの書込指示信号wr 1をRAM 142および143に与える。このタイミングでRAM 142に伝送されてくるデータ信号108に乗せられた偶数番目の画素データはデータd8であるので、RAM 142はデータd8を記憶する。また、このタイミングでRAM 143に伝送されるデータ信号110に乗せられた奇数番目の画素データはデータd9であるので、RAM 143は信号データd9を記憶する。

書込指示信号wr 1による指令により、RAM 142にライン信号後半で最初の偶数番目画素データd8が、およびRAM 143にライン信号後半で最初の奇数番目画素データd9が書き込まれた後、制御回路16はクロック信号CK2がＬレベルとなるタイミングに合わせて、読出指示信号rd 0をRAM 140および142、さらにANDゲート18および22に供給する。

制御回路16からの信号rd 0による読出指示を受け取ったRAM 140は、ANDゲート18に読出データ信号112を供給する。信号112として読み出す画素データの順番はRAM 140への書込み順であり、したがって１度目の読出指示でANDゲート18へ出力する信号112の内容はデータd0となる。同様に、信号rd 0による読出指示を受け取ったRAM 142は、ANDゲート22に読出データ信号116を供給する。このときにANDゲート22に信号116として出力される画素データは、ライン信号後半で最先に、そしてこの時点では唯一RAM 142に書き込まれたデータd8である。

ANDゲート18の入力は信号rd 0がＨレベルとなり、信号112はデータd0となるので、ANDゲート18は画素データd0をデータ信号120としてORゲート26に供給する。さらにORゲート26は２入力のうちいずれかがＨレベルとなればその出力はＨレベルとなるので、画素データd0をデータ信号128として遅延回路30へ供給する。同様に、ANDゲート22も画素データd8をデータ信号124としてORゲート28に供給し、さらにORゲート28は画素データd8をデータ信号130として遅延回路32に供給する。

１サイクルの中で最初の読取指示信号rd 0がＬレベルに戻るタイミングに合わせて、制御回路16は再びＨレベルの書込指示信号wr 1をRAM 142および143に供給して、RAM 142には画素データdAが、RAM 143には画素データdBが書き込まれる。また、同じタイミングで読出指示信号rd 0による読出指示は終了するため、RAM 140および142による信号の読出しも終了する。

このとき、遅延回路30では、入力されるクロック信号CK2の立上りに同期して、それまで供給されていた信号128の情報内容である画素データd0を分割画像データ信号Dout 0として出力する。次にクロック信号CK2が立上りクロックパルスを発するまで、遅延回路30は信号Dout 0による画素データd0の出力を続ける。同時に遅延回路32も、入力されるクロック信号CK2の立上りに同期して、それまで供給されていた信号130の情報内容である画素データd8を、次にクロック信号CK2が立上りクロックパルスを発するまで分割画像データ信号Dout 1として出力する。

ライン信号後半の偶数または奇数でそれぞれ２番目の画素データ（dA、dB）をRAM 142および143に書き込む制御回路16からの指示が終了するタイミングに合わせて、制御回路16はRAM 141および143、さらにANDゲート20および24に、今度は読出指示信号rd 1を供給する。

制御回路16からの信号rd 1による読出指示を受け取ったRAM 141は、ANDゲート20に読出データ信号114を供給する。信号114として読み出す画素データの順番はRAM 141への書込み順であり、したがってRAM 141に対する１度目の読出指示でANDゲート20に出力される画素データはデータd1となる。同様に、信号rd 1による読出指示を受け取ったRAM 143は、ANDゲート24に読出データ信号118を供給する。このときにANDゲート24に信号118として伝送される画素データはデータd9である。

ANDゲート20の入力は信号rd 1がＨレベルとなり、信号114はデータd1となるので、ANDゲート20は画素データd1をデータ信号122としてORゲート26に供給する。さらにORゲート26は、画素データd1をデータ信号128として遅延回路30へ供給する。同様に、ANDゲート24も画素データd9をデータ信号126としてORゲート28に供給し、さらにORゲート28は画素データd9をデータ信号130として遅延回路32に供給する。

制御回路16は、画素データd1およびd9の読出しを指示した読出指示信号rd 1をＬレベルに戻す一方で、サイクルで三度目にあたるＨレベルの書込指示信号wr 1を供給して、RAM 142に画素データdCを、RAM 143に画素データdDを、それぞれ書き込ませる。同時に、遅延回路30では、入力されるクロック信号CK2の立上りに同期して、それまで供給されていた信号128の情報内容である画素データd1を分割画像データ信号Dout 0として出力する。遅延回路32でも、それまで供給されていた信号130の情報内容である画素データd9を分割画像データ信号Dout 1として出力する。以後も、このような流れで入力画像データ信号DIの分割出力を続ける。

本実施例においては、入力画像データ信号DIがブランキング期間（Tb）に入った直後のクロック信号CK2はＬレベルであり、そのとき制御回路16は読出指示信号rd 1をRAM 141および143に与える。また、RAM 141および143にも記憶された画素データが残っているので、RAM 141からは画素データd3が、RAM 143からは画素データdBが読み出される。しかし、この回の読出指示信号rd 1による読出指示が終了したときには、信号DIはブランキング期間であり、また制御回路16もラインメモリ14に書込指示を与えないため、この期間でのRAMへのデータの書込みは行われない。このように、データ許可信号DEのブランキング期間におけるラインメモリ14では、読出し動作のみが行われる。

ブランキング期間が終了して、次の水平周期となってから最初のクロック信号CK2がＨレベルとなるタイミング、すなわち駆動回路10に２ライン目の画素データd1が入力されてくる期間では、制御回路16は再び書込指示信号wr 0による書込指示をRAM 140および141に与え、遅延回路12によって遅延された、新たに伝送されてきたライン信号のうち偶数番目として最初の画素データ信号d0をRAM 140に、また奇数番目として最初の画素データ信号d1をRAM 141に、それぞれ書き込ませる。

画像プロセッサから２ライン目にあたる画像データ信号DIの画素データd4が駆動回路10に伝送されてくる期間をもって、最初にラインメモリ14に書き込まれたライン信号の読出しは、RAM 141からのデータd7、RAM 143からのデータdFの読出しによりすべて終了する。

その次のクロック信号CK2の立上りタイミングで、遅延回路30からは画素データd7を情報とした分割画像データ信号Dout 0が、他方、遅延回路32からは画素データdFを情報とした分割画像データ信号Dout 1が出力される。次にクロック信号CK2がＬレベルになる期間で制御部から読出指示信号は出されないので、このときにデータ信号は遅延回路30および32に入力されない。したがって、その次にCK2が立ち上がったタイミング（信号DIによるデータd7の伝送期間）では、遅延回路30および32は分割画像データ信号を伝送せず、分割画像データ信号Dout 0およびDout 1はブランキング期間に入る。

他方、この期間のRAM 140では、２ライン目の画素データd7が書き込まれるが、前のラインの画素データd7はすでに、たとえばこの実施例では、クロック信号CK1の２クロック分の間隔をあけてRAM 140から読み出されているので、画素データが読み出される前に新たに入ってきた画素データと書き換えられてしまうことはない。

本実施例の例に限らず、ブランキング期間（Tb）がクロック信号CK1の２クロック（クロック信号CK2の１クロック以上）以上あれば、読出しデータが次のラインデータで書き換えられることはない。また、読出しの遅れはTb＝２τ（τ：クロック信号CK1のクロックタイム）まで許される。

以上の流れにより、遅延回路30はライン信号前半のデータ（d0〜d7）を駆動回路10に入力された順番通りに分割画像データ信号Dout 0として出力し、他方、遅延回路32はライン信号後半のデータ（d8〜dF）を駆動回路10に入力された順番通りに分割画像データ信号Dout 1として出力する。

このように、本発明に係る表示駆動回路10を用いれば、回路面積を増大させることなく、従来のメモリ容量の半分の容量、すなわち合計で１ライン分のデータ容量のラインメモリ14で画像データを分割して出力することが可能となる。

次に、図３ないし図５を参照しながら本発明による表示駆動回路の別の実施例を詳細に説明する。この実施例における表示駆動回路50は、図３で示すように、クロック信号CK1を２分周したCK2、書込指示信号wr 0およびwr 1、アドレス信号add、ならびに読出指示信号rd 0およびrd 1をクロック信号CK1のタイミングに同期させて生成するための回路である同期信号生成回路60と、この回路60の出力側と接続された、上記の実施例による駆動部40とから構成されている。この実施例における同期信号生成回路60は、前に述べた実施例の制御回路16の機能を含んでいる。なお、駆動部40に係る部分の構成および動作については、すでに述べたものと同様であるので詳細な説明は省略する。

表示駆動回路50の入力側は画像プロセッサなどの出力と接続され、出力側はソースドライバなどの入力と接続されている。画像プロセッサから駆動回路50に入力画像データ信号DI 0、この信号DI 0の伝送を許可するデータ許可信号DE 0およびクロック信号CK1が入力されると、同期信号生成回路60は信号DI 0および信号DE 0をクロック信号CK1の１クロック分だけ遅延させて、それぞれ画像データ信号DIおよびDEとして駆動部40に伝送する。さらに、クロック信号CK1および信号DEに基づいて、クロック信号CK2、ラインメモリ14に画像データ信号DIの書込みを指示する書込指示信号wr 0、wr 1、ラインメモリ14に記憶したデータの読み出しを指示する読出指示信号rd 0、rd 1、およびアドレス信号addを生成して、これらの信号を駆動部40へ伝送する。駆動部40では同期信号生成回路60から伝送された信号をもとに、すでに述べた手順により分割画像データ信号Dout 0およびDout 1を生成し、ソースドライバへ出力する。

図４では、同期信号生成回路60の構成が示されている。遅延回路（D-FF）62は、画像プロセッサなどから入力されてきた画像データ信号DI 0の供給を受け、クロック信号CK1の立下りに従ってデータ信号の伝送を遅延させ、画像データ信号DIとして駆動部40へ出力する回路である。

遅延回路64は、クロック信号CK1の立下りのタイミングで動作し、画像プロセッサから入力されてきたデータ許可信号DE 0を１クロック分遅延させ、データ許可信号DEとして駆動部40へ出力する回路である。

カウンタ66は、たとえば同期型の５ビットバイナリアップカウンタであり、CK1の立下りのタイミングで計数動作するものである。カウンタ66は、クロック信号CK1の入力端子のほかに、計数を許可するためのイネーブル信号が入力されるイネーブル（Ｅ）端子、およびそれまでの計数を初期化するリセット（Ｒ）端子を含む。カウンタ56は計数結果を、２^０の位を信号152、２^１の位を信号154、２^２の位を信号156、２^３の位を信号158、２^４の位を信号160として出力する。

NOTゲート68は、信号160の入力を受け、信号160のレベルを反転させて、その結果をイネーブル信号としてカウンタ66のＥ端子に出力するように接続されている否定回路である。すなわち、カウンタ66によって計数された２^４の位がゼロのときにのみ、Ｌレベルである信号160はNOTゲート68によってＨレベルに反転され、イネーブル信号としてＥ端子に出力され、有効に計数が行われることとなる。

NOTゲート70は、データ許可信号DEの入力を受け、信号DEのレベルを反転させて、その結果をカウンタ66のリセット（Ｒ）端子に出力するように接続されている否定回路である。すなわち、信号DEのブランキング期間には、NOTゲート70は反転した信号DEをカウンタ66のリセット（Ｒ）端子に出力して、それまでの計数をリセットすることとなる。

ANDゲート72は、その入力でカウンタ66から出力される信号152および信号158の供給を受けるように接続され、信号152および信号158がともにＨレベルのときには、Ｈレベルの書込指示信号wr 1を駆動部40へ出力する論理積回路である。

ANDゲート74は、その入力でカウンタ66から出力される信号152および信号158の供給を受けるように接続され、信号152がＨレベルで、なおかつ信号158がＬレベルのときには、Ｈレベルの書込指示信号wr 0を駆動部40へ出力する論理積回路である。

カウンタ76は、たとえば同期型の５ビットバイナリアップカウンタであり、クロック信号CK1の立下りのタイミングで計数動作するものである。カウンタ76は、クロック信号CK1の入力端子のほかに、イネーブル（Ｅ）端子およびリセット（Ｒ）端子を含む。カウンタ76は計数結果を、２^０の位を信号162、２^１の位を信号164、２^２の位を信号166、２^３の位を信号168、２^４の位を信号170として出力する。

NOTゲート78は、信号170の入力を受けるように接続され、信号170のレベルを反転させて、その結果をイネーブル信号としてカウンタ76のＥ端子に出力する否定回路である。すなわち、カウンタ76によって計数された２^４の位がゼロのときにのみ、Ｌレベルの信号170はNOTゲート78によってＨレベルに反転され、イネーブル信号としてカウンタ76のＥ端子に出力されるので、有効に計数が行われることとなる。

ANDゲート80は、カウンタ66から出力される信号152、154、156および158の供給を受けるように接続され、信号152、154および156がともにＬレベル、なおかつ信号158がＨレベルのときには、Ｈレベルの信号172をカウンタ76のＲ端子に供給する論理積回路である。すなわち、ANDゲート80は、カウンタ76のリセット信号である信号172を生成することになる。

ANDゲート82は、カウンタ76から出力される信号162および信号164の供給を受けるように接続され、信号162および信号164がともにＨレベルのときには、Ｈレベルの読出指示信号rd 1を駆動部40へ出力する論理積回路である。

ANDゲート84は、その入力でカウンタ76から出力される信号162および信号164の供給を受けるように接続され、信号162がＨレベルで、なおかつ信号164がＬレベルのときには、Ｈレベルの読出指示信号rd 0を駆動部40へ出力する論理積回路である。

遅延回路86は、次に述べるORゲート88を介して、その入力に信号172または遅延回路86自身の反転出力が供給されるように接続され、クロック信号CK1の立下り時の入力に従って信号の伝送を遅延させ、クロック信号CK1の２分周クロックであるクロック信号CK2を生成して出力する回路である。

ORゲート88は、その入力には信号172または遅延回路86の反転出力が供給されるように接続され、また出力は遅延回路86の入力と接続され、どちらかの信号がＨレベルであればＨレベルの出力を遅延回路86へ供給する論理和回路である。

選択回路90は、カウンタ66の出力信号154およびカウンタ76の出力信号166、さらにクロック信号CK2を入力とし、クロック信号CK2の信号レベルに応じて信号154または信号166のいずれかを出力として選択する２チャネルセレクタ回路である。より詳細には、クロック信号CK2がＨレベルである場合には、カウンタ66の出力信号154を選択し、これを選択回路90の出力データ174とする。他方、クロック信号CK2がＬレベルである場合には、カウンタ76の出力信号166を選択し、これを選択回路90の出力データ174とする。

選択回路92は、カウンタ66の出力信号156およびカウンタ76の出力信号168、さらにクロック信号CK2を入力とし、クロック信号CK2の信号レベルに応じて信号156または信号168のいずれかを出力として選択する２チャネルセレクタ回路である。より詳細には、クロック信号CK2がＨレベルである場合には、カウンタ66の出力信号156を選択し、これを選択回路92の出力データ176とする。他方、クロック信号CK2がＬレベルである場合には、カウンタ76の出力信号168を選択し、これを選択回路92の出力データ176とする。これらの出力データ174および出力データ176は、２ビットのアドレス信号addとして駆動部40へと出力される。

次に、この実施例の表示駆動回路50における動作、特に同期信号生成回路60による信号の生成に関する動作を、図５のタイミングチャートを参照しながら説明する。

画像プロセッサから同期信号生成回路60に供給された信号のうち、画像データ信号DI 0は、遅延回路62によってクロック信号CK1の１クロック分だけ信号の伝送を遅延させられ、画像データ信号DIとして駆動部40へ伝送される。同様に、データ許可信号DE 0は、遅延回路64によってクロック信号CK1の１クロック分だけ信号の伝送を遅延させられ、データ許可信号DEとして駆動部40へ伝送される。画像データ信号DI 0、データ許可信号DE 0はともに遅延回路62または64によってクロック信号CK1の１クロック分だけ信号の伝送を遅延させられるので、画像データ信号DIおよびデータ許可信号DEの同期は同期信号生成回路60を経ても保たれる。

データ許可信号DEがＬレベルからＨレベルに変化すると、NOTゲート70によるレベル反転のため、カウンタ66にかかっていたリセットが解除されることになり、以後クロック信号CK1の立下りに合わせてカウンタ66はカウントアップを行い、その結果を駆動部40に出力する。出力信号152がＨレベルかつ出力信号158がＬレベルの場合には、ANDゲート74からＨレベルの書込指示信号wr 0が出力される。本実施例においては、データ信号DIの画素データのうち、画素データｄ1、ｄ3、ｄ5、ｄ7が駆動部40に伝送される期間と同期して、Ｈレベルの書込指示信号wr 0が出力される。また、出力信号152および出力信号158がともにＨレベルの場合には、ANDゲート72からＨレベルの書込指示信号wr 1が出力される。本実施例においては、データ信号DIの画素データのうち、画素データｄ9、ｄB、ｄD、ｄFが駆動部40に伝送される期間と同期して、Ｈレベルの書込指示信号wr 1が出力される。

データ許可信号DEがＨレベルからＬレベルへと変わると、NOTゲート70による信号レベル反転のため、次にカウンタ66に印加されたクロック信号CK1の立下りと同期してカウンタ66の計数動作にリセットがかけられる。したがって、本実施例の場合、Ｈレベルであった２^４の位を示す信号160がＬレベルへと戻る。

かかるリセットにより、一旦Ｌレベルとなった、カウンタ66に印加されるイネーブル信号はＨレベルに戻るが、信号DEがブランキング期間であるうちは、カウンタ66にリセットがかかり続けている状態になるのでカウントアップは行われない。ブランキング期間を終え、再びDEがＨレベルになると、カウンタ66にかかっていたリセットが解除され、再びカウンタ66はカウントアップを開始する。以降、カウンタ66は同様の動作を繰り返すことにより、継続的に書込指示信号wr 0およびwr 1が生成される。

ところで、この実施例において、画素データd8が駆動部40へ伝送される期間では、信号152、154、156がＬレベル、信号158がＨレベルとなるので、ANDゲート80はＨレベルの信号172をカウンタ76のリセット（Ｒ）端子に供給する。

Ｈレベルの信号172を受け取ったカウンタ76は、それまでの計数結果を初期化した上で、再びクロック信号CK1の立下りに合わせてカウントアップを行い、その結果を出力する。出力信号162がＨレベルかつ出力信号164がＬレベルの場合には、ANDゲート84からＨレベルの読出指示信号rd 0が出力される。また、出力信号162および出力信号164がともにＨレベルの場合には、ANDゲート82からＨレベルの読出指示信号rd 1が出力される。

初期化されたカウンタ76の計数開始後、16サイクル分のクロック信号CK1が印加されると、２^４の位を示す信号160がＨレベルとなる。信号160はNOTゲート78によりＬレベルに反転させられて、カウンタ76のＥ端子に供給される。カウンタ76にはカウントアップに対する許可が与えられなくなるので、以後CK1の立下りが印加されても計数数値は変化しない。この数値保持はＨレベルの信号172がカウンタ76のＲ端子に供給されるまで続く。

Ｈレベルの信号172がカウンタ76のＲ端子に供給された場合、計数がリセットされて信号170はＬレベルに戻るので、NOTゲート78によって反転させられたイネーブル信号はＨレベルとなり、新たなカウントアップが可能となる。以降、カウンタ76は同様の動作を繰り返すことにより、継続的に読出指示信号rd 0およびrd 1が生成される。

なお、遅延回路86では、ORゲート88に入力されてくる信号172または遅延回路86自身の反転出力の少なくとも一方がＨレベルの場合には、ORゲート88からＨレベルの信号が入力され、クロック信号CK1の立下り時の入力に従って信号の伝送を１クロック分遅延させ、クロック信号CK1の２分周クロックであるクロック信号CK2を生成して出力する。

選択回路90では、入力されるクロック信号CK2がＨレベルである場合には、カウンタ66の出力信号154を出力データ174として選択し出力する。他方、入力されるクロック信号CK2がＬレベルである場合には、カウンタ76の出力信号166を選択回路90の出力データ174として出力する。

選択回路92では、入力されるクロック信号CK2がＨレベルである場合には、カウンタ66の出力信号156を出力データ176として選択し出力する。他方、入力されるクロック信号CK2がＬレベルである場合には、カウンタ76の出力信号168を選択し、これを選択回路92の出力データ176とする。出力データ176は出力データ174とともに、２ビットのアドレス信号addとして駆動部40へと出力される。

以上の説明で生成されたそれぞれの信号は駆動部40へ供給され、さらに駆動部40が所定の動作を行うことによって、分割画像データ信号Dout 0およびDout 1を生成および出力するが、駆動部40の動作については既に述べたものと同様であるので、改めての説明は省略する。

かかる同期信号生成回路60を備えた表示駆動回路50を採用することにより、クロック信号CK1のクロック周期と確実に同期した各種信号が同期信号生成回路60で生成され、駆動部40に供給されるので、より効率的かつより安定的にラインメモリ14の制御を行い、分割画像データ信号を得ることが可能となる。

続いて、図６ないし図８を参照しながら本発明による表示駆動回路のさらに別の実施例を詳細に説明する。この実施例における表示駆動回路50も、先程詳細に説明した実施例と同様に、駆動部40と同期信号生成回路60とから構成されているが、本実施例における同期信号生成回路60は、図６で示すように、遅延回路62および64の代わりに、画像データ信号DI 0の伝送を許可するデータ許可信号DE 0の１サイクル、すなわち画像データ信号DI 0の１水平周期とこの水平周期間に存在するブランキング期間との合計がクロック信号CK1の奇数クロック分である場合、１サイクルがクロック信号CK1の偶数クロック分である信号DIおよびDEに調整して出力する位相調整回路200を配置する構成を採っている。なお、先に述べた実施例と参照符号同一の要素については、すでに述べたものと同様であるので詳細な説明は省略し、位相調整回路200の構成および動作を中心に説明する。

画像プロセッサなどから表示駆動回路50に、１サイクルがクロック信号CK1の奇数クロック分である入力画像データ信号DI 0、入力データ許可信号DE 0およびクロック信号CK1が入力されると、これらの信号、および遅延回路86によって生成されたクロック信号CK1の分周であるクロック信号CK2は、同期信号生成回路60内の位相調整回路200に供給されるように接続されている。位相調整回路200は、信号DI 0および信号DE 0のサイクルをクロック信号CK1の偶数クロック分になるよう調整して、調整された信号DIおよび信号DEを、位相調整回路200の出力と接続された駆動部40へ出力する。

図７では、位相調整回路200の内部構成が示されている。遅延回路（D-FF）202は、画像プロセッサなどから入力されてきた画像データ信号DI 0の供給を受け、クロック信号CK1の立下りのタイミングに従って信号の伝送を１クロック分遅延させ、データ信号302として出力する回路である。

遅延回路204は、画像プロセッサなどから入力されてきたデータ許可信号DE 0の供給を受け、クロック信号CK1の立下りのタイミングに従って信号の伝送を１クロック分遅延させ、信号304として出力する回路である。

ANDゲート206は、データ許可信号DE 0が伝送される信号線および遅延回路204からの出力と接続され、信号DE 0がＨレベル、かつ遅延回路204からの出力信号304がＬレベルのときに、Ｈレベルの信号306を出力する論理積回路である。

遅延回路208は、同期信号生成回路60内の遅延回路86によって生成されたクロック信号CK2の供給を受け、クロック信号CK1の立下りのタイミングで入力されていた信号を以後保持して、信号308として出力する回路である。遅延回路208は、新たなデータを取り込んで遅延させることを許可するためのイネーブル信号の供給を受けるイネーブル（Ｅ）端子を備え、Ｅ端子はANDゲート206の出力と接続されている。

遅延回路210は、遅延回路202の出力と接続され、入力されてきた信号302の供給を受け、クロック信号CK1の立下りのタイミングに従ってデータ信号の伝送を１クロック分遅延させ、データ信号310として出力する回路である。

遅延回路212は、遅延回路204の出力と接続され、入力されてきた信号304の供給を受け、クロック信号CK1の立下りのタイミングに従って信号の伝送を１クロック分遅延させ、信号312として出力する回路である。

選択回路214は、遅延回路210の出力信号310、遅延回路202の出力信号302、さらに遅延回路208の出力信号308を入力とし、信号308の信号レベルに応じて信号310または信号302のいずれかを選択する２チャネルセレクタ回路である。より詳細には、信号308がＨレベルである場合には、遅延回路210の出力信号310を選択し、これを選択回路214の出力信号314として出力する。他方、信号308がＬレベルである場合には、遅延回路202の出力信号302を選択し、これを選択回路214の出力信号314として出力する。

遅延回路216は、選択回路214の出力が入力されるように接続され、信号314の供給を受け、クロック信号CK1の立下りのタイミングに従ってデータ信号の伝送を１クロック分遅延させ、データ信号DIとして駆動部40に出力する回路である。

選択回路218は、遅延回路212の出力信号312、遅延回路204の出力信号304、さらに遅延回路208の出力信号308を入力とし、信号308の信号レベルに応じて信号312または信号304のいずれかを選択する２チャネルセレクタ回路である。より詳細には、信号308がＨレベルである場合には、遅延回路212の出力信号312を選択し、これを選択回路218の出力信号318として出力する。他方、信号308がＬレベルである場合には、遅延回路204の出力信号304を選択し、これを選択回路218の出力信号318として出力する。

遅延回路220は、選択回路218の出力が入力されるように接続され、信号318の供給を受け、クロック信号CK1の立下りのタイミングに従ってデータ信号の伝送を１クロック分遅延させ、データ許可信号DEとして駆動部40に出力する回路である。

次に、この実施例における動作、特に位相調整回路200の動作を、図８のタイミングチャートを参照しながら説明する。画像プロセッサから表示駆動回路50に伝送された画像データ信号DI 0は、位相調整回路200内の遅延回路202に供給される。遅延回路202は、クロック信号CK1の立下りに従って画像データ信号DI 0の伝送を１クロック分遅延させ、データ信号302として出力する。

他方、画像プロセッサから伝送されたデータ許可信号DE 0は、位相調整回路200内の遅延回路204に供給される。遅延回路204は、クロック信号CK1の立下りに従ってデータ信号DE 0の伝送を１クロック分遅延させ、信号304として出力する。

遅延回路204からの出力信号304およびデータ許可信号DE 0は、ANDゲート206の入力に供給され、信号DE 0がＨレベル、かつ信号304がＬレベルのとき、ANDゲート206はＨレベルの信号306を遅延回路208に出力する。この実施例では具体的に、画像データ信号DI 0の画素データd0が回路200に伝送される期間と同期して、Ｈレベルの信号306を遅延回路208に出力する。

遅延回路208は、イネーブル（Ｅ）端子からＨレベルの信号306を受け取ると、クロック信号CK1の立下りの時の入力データであるクロック信号CK2を取り込み、信号308として出力する。たとえばクロック信号CK1の立下りのタイミングでのクロック信号CK2がＨレベルであれば、以降遅延回路208はＨレベルの信号308を出力する。

信号304が信号DE 0をクロック信号CK1の１サイクル分だけ遅延させた信号である以上、信号306がＨレベルとなるのは、信号DE 0がＨレベルへと反転した直後の、クロック信号CK1で１サイクル分の期間のみである。したがって、その次のクロック信号CK1のサイクルでは、信号306はＬレベルへと戻り、クロック信号CK1のタイミングにおけるクロック信号CK2の信号レベルに関わらず、それまで出力されてきた信号レベルを保持した信号308を出力する。すなわち、一旦反転した信号308の信号レベルは、信号DE 0の１サイクル分の期間だけ保持されることとなる。また、信号DE 0の１サイクルがクロック信号CK1の奇数サイクル分であれば、信号308がＨレベルとなる期間における、CK1を２分周したクロック信号CK2の信号レベルは交互に変わるので、信号308の信号レベルは信号DE 0の１サイクル期間だけ保持された後に反転することとなる。

遅延回路210は、クロック信号CK1の立下りに従ってデータ信号302の伝送を１サイクル分遅延させ、データ信号310として出力する。すなわち、データ信号310は、画像データ信号DI 0からクロック信号CK1の２サイクル分遅延した信号になる。

遅延回路212は、クロック信号CK1の立下りに従ってデータ信号304の伝送を１サイクル分遅延させ、データ信号312として出力する。すなわち、データ信号312は、データ許可信号DE 0からクロック信号CK1の２サイクル分遅延した信号になる。

選択回路214は、信号308がＨレベルである場合には、遅延回路210の出力信号310、すなわち、画像データ信号DI 0からクロック信号CK1の２サイクル分遅延した信号を選択し、出力データ信号314として出力する。他方、信号308がＬレベルである場合には、遅延回路202の出力信号302、すなわち、画像データ信号DI 0からクロック信号CK1の１サイクル分遅延した信号を選択し、出力データ信号314として出力する。

遅延回路216は、クロック信号CK1の立下りに従ってデータ信号314の伝送を１クロック分遅延させ、画像データ信号DIとして駆動部40に出力する。

他方、選択回路218は、信号308がＨレベルである場合には、遅延回路212の出力信号312、すなわち、データ許可信号DE 0からクロック信号CK1の２サイクル分遅延した信号を選択し、信号318として出力する。他方、信号308がＬレベルである場合には、遅延回路204の出力信号304、すなわち、信号DE 0からクロック信号CK1の１サイクル分遅延した信号を選択し、信号318として出力する。

遅延回路220は、クロック信号CK1の立下りに従って信号318の伝送を１クロック分遅延させ、データ許可信号DEとして駆動部40およびカウンタ66のイネーブル入力端子と接続されたNOTゲート70に出力する。

NOTゲート70および駆動部40に位相調整された信号DIおよび信号DEが出力された後の、同期信号生成回路60および駆動部40の動作は既に述べたとおりであるので、ここでは説明を省略する。

このように、位相調整回路200を同期信号生成回路60に加えることにより、たとえ画像プロセッサから送られてくる画像データ信号DI 0およびデータ許可信号DE 0の１サイクルがクロック信号CK1の奇数クロック分に相当しても、１サイクルがクロック信号CK1の偶数クロック分であるデータ信号DIおよびデータ許可信号DEに変換させて駆動部40に供給し、さらに交互に書込指示信号と読出指示信号を駆動部40に供給することが可能となるので、表示駆動回路50は入力されてくるデータ信号のサイクルに関わらず、ラインメモリ14への指示信号が発せられるタイミングがデータ伝送のタイミングと一定に保たれ、より安定性を増した回路として分割画像データ信号を生成および表示部に供給することが可能となる。

以上、ソースドライバへの転送スピードを半減させるための画像分割方法として、タイミングコントローラ内のラインメモリを制御する駆動回路を例に説明したが、本発明の実施形態はこれに限定されるものではなく、たとえば画像信号処理を画面分割して並行処理するためにラインメモリを制御する用途など、あらゆる表示装置の駆動の用に供する回路や方法に利用可能である。また、本発明の実施が可能である限りにおいて適宜に配置や動作手順の変更をなし得る。

本発明に係る表示駆動回路の実施例の構成を示す回路構成図である。図１に示す実施例における動作手順を説明するタイミングチャートである。本発明に係る表示駆動回路の別の実施例の全体構成を示す図である。図３に示す同期信号生成回路の構成を示す回路構成図である。図４に示す回路の動作手順を説明するタイミングチャートである。図３に示す同期信号生成回路の構成を示す回路構成図である。図６に示す位相調整回路の構成を示す回路構成図である。図７に示す回路の動作手順を説明するタイミングチャートである。

符号の説明

10 表示駆動回路
14 ラインメモリ
16 制御回路
60 同期信号生成回路
200 位相調整回路

Claims

所定の数の画素データ信号から１水平周期が構成される、画像を表示するために入力された画像データ信号を、各水平周期について分割して複数の分割画像データ信号を生成して出力する表示駆動回路において、該回路は、
前記画像データ信号を画素ごとに書き込み、該書き込まれた画像データ信号を読み出し、少なくとも前記画像データ信号の１水平周期分の総記憶容量を有する記憶手段と、
該記憶手段による前記画像データ信号の書込みおよび読出しは交互に行われるように前記記憶手段に指示するとともに、
前記記憶手段による水平周期ごとの前記画像データ信号の読出しは、該画像データ信号を前記複数の分割画像データ信号に分割した場合に、それぞれの前記分割画像データ信号について水平周期ごとの最初の信号として出力される前記画素データ信号が前記記憶手段に書き込まれた後に開始されるように前記記憶手段を制御する制御手段とを含むことを特徴とする表示駆動回路。
請求項１に記載の回路において、該回路はさらに、所定のクロックと同期した、前記記憶手段へ前記画像データ信号の書込みを指示する書込指示信号と、前記画素データ信号の読出しを前記記憶手段に指示する読出指示信号とを生成する同期信号生成手段を含むことを特徴とする表示駆動回路。
請求項２に記載の回路において、該回路はさらに、前記画像データ信号の１水平周期および前記水平周期間に存在する前記画像データのブランキング期間の合計が前記所定のクロックの奇数クロック分である場合に、前記画像データ信号の１水平周期および前記ブランキング期間の合計を前記所定のクロックの偶数クロック分に変えることによって、前記画像データ信号の位相を調整する位相調整回路を含むことを特徴とする表示駆動回路。
所定の数の画素データ信号から１水平周期が構成される、画像を表示するために入力された画像データ信号を、各水平周期について分割して複数の分割画像データ信号を生成して出力する表示駆動方法において、該方法は、
１水平周期の前記画像データ信号を画素ごとに書き込み、該書き込まれた画像データ信号を読み出す記憶工程と、
該記憶工程による前記画像データ信号の書込みおよび読出しは交互に行われるように前記記憶工程を制御する工程と、
前記記憶工程による水平周期ごとの前記画像データ信号の読出しは、該画像データ信号を前記複数の分割画像データ信号に分割した場合に、それぞれの前記分割画像データ信号について水平周期ごとの最初の信号として出力される前記画素データ信号が前記記憶工程に書き込まれた後に開始されるように前記記憶工程を制御する工程とを含むことを特徴とする表示駆動方法。
請求項４に記載の方法において、該方法はさらに、所定のクロックと同期した、前記記憶工程における前記画像データ信号の書込みを制御する書込指示信号と、前記記憶工程における前記画素データ信号の読出しを制御する読出指示信号とを生成する同期信号生成工程を含むことを特徴とする表示駆動方法。
請求項５に記載の方法において、該方法はさらに、前記画像データ信号の１水平周期および前記水平周期間に存在する前記画像データのブランキング期間の合計が前記所定のクロックの奇数クロック分である場合に、前記画像データ信号の１水平周期および前記ブランキング期間の合計を前記所定のクロックの偶数クロック分に変えることによって、前記画像データ信号の位相を調整する位相調整工程を含むことを特徴とする表示駆動方法。