JPH10207434A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH10207434A JPH10207434A JP1377997A JP1377997A JPH10207434A JP H10207434 A JPH10207434 A JP H10207434A JP 1377997 A JP1377997 A JP 1377997A JP 1377997 A JP1377997 A JP 1377997A JP H10207434 A JPH10207434 A JP H10207434A
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- JP
- Japan
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- divided
- liquid crystal
- control circuit
- crystal display
- display device
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Abstract
(57)【要約】
【課題】 従来のアクティブマトリクス型液晶表示装置
は、入力周波数のまま、ソースドライバIC2を駆動す
るため、EMIのノイズレベルが高く、FCCやCIS
PR等の規格をクリアするのに,大変な時間と労力を要
した。 【解決手段】 コントローラIC8を、ソースバス基板
3上に配置し、ソースバスを駆動するソースドライバI
C9、10を、左右の2つのグループに分け、この2つ
のソースドライバIC9、10に対応して、コントロー
ラIC8内に内蔵されたラインメモリを2つに分けて、
一方のラインメモリは、水平周期の前半のデータすなわ
ち画面上左半分のデータを記憶し、他方のラインメモリ
は、水平周期の後半のデータすなわち画面上右半分のデ
ータを記憶すると共に、コントローラIC8は2つのラ
インメモリのデータを並列にソースドライバ9及びソー
スドライバ10に入力周波数の1/2の周波数で出力す
る。
は、入力周波数のまま、ソースドライバIC2を駆動す
るため、EMIのノイズレベルが高く、FCCやCIS
PR等の規格をクリアするのに,大変な時間と労力を要
した。 【解決手段】 コントローラIC8を、ソースバス基板
3上に配置し、ソースバスを駆動するソースドライバI
C9、10を、左右の2つのグループに分け、この2つ
のソースドライバIC9、10に対応して、コントロー
ラIC8内に内蔵されたラインメモリを2つに分けて、
一方のラインメモリは、水平周期の前半のデータすなわ
ち画面上左半分のデータを記憶し、他方のラインメモリ
は、水平周期の後半のデータすなわち画面上右半分のデ
ータを記憶すると共に、コントローラIC8は2つのラ
インメモリのデータを並列にソースドライバ9及びソー
スドライバ10に入力周波数の1/2の周波数で出力す
る。
Description
【0001】
【発明の属する技術分野】この発明は、薄膜トランジス
タ(以下TFTという)を用いたアクティブマトリクス
型液晶表示装置の駆動装置に関するものである。
タ(以下TFTという)を用いたアクティブマトリクス
型液晶表示装置の駆動装置に関するものである。
【0002】
【従来の技術】図4は、従来の液晶表示装置を示す概略
構成図である。図において、1は液晶表示パネル、2は
ソース配線を駆動するソースドライバIC、3はソース
ドライバIC2が取付けられたソースバス基板で、液晶
表示パネル1の外周部の一辺に配置されている。4はゲ
ート配線を駆動するゲートドライバIC、5はゲートド
ライバIC4が取付けられたゲートバス基板で、液晶表
示パネル1の外周部の一辺に配置されている。6は入力
される信号を受け、ソースドライバIC2及びゲートド
ライバIC4に信号を出力するコントローラIC、7は
コントローラIC6が取付けられた制御基板である。
構成図である。図において、1は液晶表示パネル、2は
ソース配線を駆動するソースドライバIC、3はソース
ドライバIC2が取付けられたソースバス基板で、液晶
表示パネル1の外周部の一辺に配置されている。4はゲ
ート配線を駆動するゲートドライバIC、5はゲートド
ライバIC4が取付けられたゲートバス基板で、液晶表
示パネル1の外周部の一辺に配置されている。6は入力
される信号を受け、ソースドライバIC2及びゲートド
ライバIC4に信号を出力するコントローラIC、7は
コントローラIC6が取付けられた制御基板である。
【0003】このように構成された従来の液晶表示装置
は、パラレルに入力されるクロック及びRGB各色nビ
ットのデータ(6ビットの場合は、18本のデータとな
る)は、コントローラIC6でタイミング調整のみ行わ
れた後、ソースドライバIC2に供給されていたため、
入力信号の周波数が高くなった場合EMI(Elect
ro Magnetic Interferenceの
略)の問題が大きかった。
は、パラレルに入力されるクロック及びRGB各色nビ
ットのデータ(6ビットの場合は、18本のデータとな
る)は、コントローラIC6でタイミング調整のみ行わ
れた後、ソースドライバIC2に供給されていたため、
入力信号の周波数が高くなった場合EMI(Elect
ro Magnetic Interferenceの
略)の問題が大きかった。
【0004】
【発明が解決しようとする課題】従来のアクティブマト
リクス型液晶表示装置は以上のように構成されており、
入力周波数そのままでソースドライバIC2を駆動する
ため、EMIのノイズレベルが高く、FCC(Fede
ral Communications Commis
sionの略)やCISPR(Comite Inte
rnational Special des Per
turbations Radioelectriqu
esの略)等の規格をクリアするのに,大変な時間と労
力を要した。
リクス型液晶表示装置は以上のように構成されており、
入力周波数そのままでソースドライバIC2を駆動する
ため、EMIのノイズレベルが高く、FCC(Fede
ral Communications Commis
sionの略)やCISPR(Comite Inte
rnational Special des Per
turbations Radioelectriqu
esの略)等の規格をクリアするのに,大変な時間と労
力を要した。
【0005】この発明は、上記のような課題を解決する
ためになされたもので、EMIの発生を減らすことがで
きる液晶表示装置を得ることを第一の目的とする。ま
た、EMIの発生を減らすに当たり、配線数を増加させ
ることのない液晶表示装置を得ることを第二の目的とす
る。
ためになされたもので、EMIの発生を減らすことがで
きる液晶表示装置を得ることを第一の目的とする。ま
た、EMIの発生を減らすに当たり、配線数を増加させ
ることのない液晶表示装置を得ることを第二の目的とす
る。
【0006】
【課題を解決するための手段】この発明に係わる液晶表
示装置においては、マトリクス状に配置されたスイッチ
ング素子を有する画素部と、この画素部の外周部の一辺
に配置され、Nグループ(Nは2以上の整数)に分割さ
れてそれぞれに対応する第一の信号線を各別に駆動する
複数の駆動回路と、この駆動回路の各分割グループに接
続されると共に、外部から入力される信号の入力周波数
を1/Nに分周して駆動回路に出力する制御回路を備
え、制御回路は駆動回路が配置された画素部の外周部の
同じ辺に配置され、制御回路と駆動回路を接続する複数
の配線の一部と、残りの部分とが制御回路を挟んで互い
に反対側に配置されているものである。また、制御回路
は、外部から入力される信号を一時的に記憶するメモリ
を有しているものである。
示装置においては、マトリクス状に配置されたスイッチ
ング素子を有する画素部と、この画素部の外周部の一辺
に配置され、Nグループ(Nは2以上の整数)に分割さ
れてそれぞれに対応する第一の信号線を各別に駆動する
複数の駆動回路と、この駆動回路の各分割グループに接
続されると共に、外部から入力される信号の入力周波数
を1/Nに分周して駆動回路に出力する制御回路を備
え、制御回路は駆動回路が配置された画素部の外周部の
同じ辺に配置され、制御回路と駆動回路を接続する複数
の配線の一部と、残りの部分とが制御回路を挟んで互い
に反対側に配置されているものである。また、制御回路
は、外部から入力される信号を一時的に記憶するメモリ
を有しているものである。
【0007】また、制御回路のメモリは、Nグループの
駆動回路に対応してN個に分割され、一水平周期の信号
をN個に分割して記憶するものである。さらに、制御回
路は、分割された駆動回路グループ毎に、それぞれ対応
する分割メモリに記憶された信号を入力周波数の1/N
の周波数で出力するものである。また、制御回路は、N
グループの駆動回路に対応して分割された1〜N番目の
メモリに、一水平周期の信号をN個に分割して順次書込
むと共に、N番目の書込み終了後に分割された駆動回路
グループ毎に、それぞれ対応する分割メモリに記憶され
た信号を入力周波数の1/Nの周波数で並列に読出すも
のである。また、Nは、2である。加えて、制御回路
は、画素部の外周部の駆動回路が配置された辺の中央部
に配置されているものである。
駆動回路に対応してN個に分割され、一水平周期の信号
をN個に分割して記憶するものである。さらに、制御回
路は、分割された駆動回路グループ毎に、それぞれ対応
する分割メモリに記憶された信号を入力周波数の1/N
の周波数で出力するものである。また、制御回路は、N
グループの駆動回路に対応して分割された1〜N番目の
メモリに、一水平周期の信号をN個に分割して順次書込
むと共に、N番目の書込み終了後に分割された駆動回路
グループ毎に、それぞれ対応する分割メモリに記憶され
た信号を入力周波数の1/Nの周波数で並列に読出すも
のである。また、Nは、2である。加えて、制御回路
は、画素部の外周部の駆動回路が配置された辺の中央部
に配置されているものである。
【0008】
実施の形態1.図1は、この発明の実施の形態によるア
クティブマトリクス型液晶表示装置を示す図である。図
において、1、3〜5は上記従来装置と同一のものであ
り、その説明を省略する。8は上記従来装置と同様のコ
ントローラICであるが、ソースバス基板3上に配置さ
れている。9、10はソースドライバICで、左右の2
つのグループに分けられている。
クティブマトリクス型液晶表示装置を示す図である。図
において、1、3〜5は上記従来装置と同一のものであ
り、その説明を省略する。8は上記従来装置と同様のコ
ントローラICであるが、ソースバス基板3上に配置さ
れている。9、10はソースドライバICで、左右の2
つのグループに分けられている。
【0009】図2は、この発明の実施の形態によるコン
トローラICを示す概略構成図である。図において、1
2、13はコントローラIC8内に内蔵されたラインメ
モリで、ラインメモリ12は水平周期の前半のデータす
なわち画面上左半分のデータを記憶し、ラインメモリ1
3は、水平周期の後半のデータすなわち画面上右半分の
データを記憶する。14はラインメモリ12、13に記
憶されたデータをソースドライバIC9、10にそれぞ
れ出力するタイミングを制御するタイミングコントロー
ラである。
トローラICを示す概略構成図である。図において、1
2、13はコントローラIC8内に内蔵されたラインメ
モリで、ラインメモリ12は水平周期の前半のデータす
なわち画面上左半分のデータを記憶し、ラインメモリ1
3は、水平周期の後半のデータすなわち画面上右半分の
データを記憶する。14はラインメモリ12、13に記
憶されたデータをソースドライバIC9、10にそれぞ
れ出力するタイミングを制御するタイミングコントロー
ラである。
【0010】図3は、この発明の実施の形態による入力
と出力の信号タイミングを示す図である。このように構
成された液晶表示装置においては、図1に示すように外
部よりの信号は、まずコントローラIC8に入力される
が、ここでまず図2のように1水平ライン目のデータの
前半分をメモリするラインメモリ12と、後半分をメモ
リするラインメモリ13に分けて書込み、それぞれをタ
イミングコントローラ14に入力してタイミング調整を
行う。タイミングコントローラ14より読出される信号
を、それぞれ水平ラインの前半分を駆動するソースドラ
イバIC9と後半分を駆動するソースドライバIC10
とに、周波数を1/2に分周して分配する。ここで、ラ
インメモリへの信号の書込みは、ラインメモリ12、ラ
インメモリ13の順で書込み、ラインメモリ13への書
込み終了後にラインメモリ12、ラインメモリ13から
信号を並列に読出すよう構成されている。すなわち、1
画面を左右の半分に分け、それぞれ独立して走査してゆ
く。従って図3に示すように本来必要とされる周波数の
1/2でコントロールできる。その際出力信号数は従来
の2倍の本数となるが、図1に示すようにコントローラ
IC8をソースバス基板3の中央に配置することによ
り、見かけ上従来と同一本数となる。従って、データの
周波数のみ1/2に低減できる。
と出力の信号タイミングを示す図である。このように構
成された液晶表示装置においては、図1に示すように外
部よりの信号は、まずコントローラIC8に入力される
が、ここでまず図2のように1水平ライン目のデータの
前半分をメモリするラインメモリ12と、後半分をメモ
リするラインメモリ13に分けて書込み、それぞれをタ
イミングコントローラ14に入力してタイミング調整を
行う。タイミングコントローラ14より読出される信号
を、それぞれ水平ラインの前半分を駆動するソースドラ
イバIC9と後半分を駆動するソースドライバIC10
とに、周波数を1/2に分周して分配する。ここで、ラ
インメモリへの信号の書込みは、ラインメモリ12、ラ
インメモリ13の順で書込み、ラインメモリ13への書
込み終了後にラインメモリ12、ラインメモリ13から
信号を並列に読出すよう構成されている。すなわち、1
画面を左右の半分に分け、それぞれ独立して走査してゆ
く。従って図3に示すように本来必要とされる周波数の
1/2でコントロールできる。その際出力信号数は従来
の2倍の本数となるが、図1に示すようにコントローラ
IC8をソースバス基板3の中央に配置することによ
り、見かけ上従来と同一本数となる。従って、データの
周波数のみ1/2に低減できる。
【0011】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。マトリ
クス状に配置されたスイッチング素子を有する画素部
と、この画素部の外周部の一辺に配置され、Nグループ
(Nは2以上の整数)に分割されてそれぞれに対応する
第一の信号線を各別に駆動する複数の駆動回路と、この
駆動回路の各分割グループに接続されると共に、外部か
ら入力される信号の入力周波数を1/Nに分周して駆動
回路に出力する制御回路を備え、制御回路は駆動回路が
配置された画素部の外周部の同じ辺に配置され、制御回
路と駆動回路を接続する複数の配線の一部と、残りの部
分とが制御回路を挟んで互いに反対側に配置されている
ので、制御回路と駆動回路を接続する配線数の増加を少
なくとどめながら、制御回路から駆動回路への出力周波
数を入力周波数の1/Nにでき、このため電磁波障害を
減少させることができる。
れているので、以下に示すような効果を奏する。マトリ
クス状に配置されたスイッチング素子を有する画素部
と、この画素部の外周部の一辺に配置され、Nグループ
(Nは2以上の整数)に分割されてそれぞれに対応する
第一の信号線を各別に駆動する複数の駆動回路と、この
駆動回路の各分割グループに接続されると共に、外部か
ら入力される信号の入力周波数を1/Nに分周して駆動
回路に出力する制御回路を備え、制御回路は駆動回路が
配置された画素部の外周部の同じ辺に配置され、制御回
路と駆動回路を接続する複数の配線の一部と、残りの部
分とが制御回路を挟んで互いに反対側に配置されている
ので、制御回路と駆動回路を接続する配線数の増加を少
なくとどめながら、制御回路から駆動回路への出力周波
数を入力周波数の1/Nにでき、このため電磁波障害を
減少させることができる。
【0012】また、制御回路は、外部から入力される信
号を一時的に記憶するメモリを有しているので、簡単に
制御回路から駆動回路への出力周波数を入力周波数の1
/Nとすることができる。また、制御回路のメモリは、
Nグループの駆動回路に対応してN個に分割され、一水
平周期の信号をN個に分割して記憶するので、分割した
メモリ毎に出力できる。また、制御回路は、Nグループ
の駆動回路に対応してN個に分割された1〜N番目のメ
モリに、一水平周期の信号をN個に分割して順次書込む
と共に、N番目の書込み終了後に分割された駆動回路グ
ループ毎に、それぞれ対応する分割メモリに記憶された
信号を入力周波数の1/Nの周波数で並列に読み出すよ
うにしたので、制御回路の処理速度を減少させることな
く制御回路から駆動回路への出力周波数を入力周波数の
1/Nにでき、電磁波障害を減少させることができる。
号を一時的に記憶するメモリを有しているので、簡単に
制御回路から駆動回路への出力周波数を入力周波数の1
/Nとすることができる。また、制御回路のメモリは、
Nグループの駆動回路に対応してN個に分割され、一水
平周期の信号をN個に分割して記憶するので、分割した
メモリ毎に出力できる。また、制御回路は、Nグループ
の駆動回路に対応してN個に分割された1〜N番目のメ
モリに、一水平周期の信号をN個に分割して順次書込む
と共に、N番目の書込み終了後に分割された駆動回路グ
ループ毎に、それぞれ対応する分割メモリに記憶された
信号を入力周波数の1/Nの周波数で並列に読み出すよ
うにしたので、制御回路の処理速度を減少させることな
く制御回路から駆動回路への出力周波数を入力周波数の
1/Nにでき、電磁波障害を減少させることができる。
【0013】また、Nは、2であるので、制御回路と駆
動回路を接続する配線数の増加がない。加えて、制御回
路は、画素部の外周部の駆動回路が配置された辺の中央
部に配置されているので、制御回路と駆動回路を接続す
る配線数の増加を最小にすることができる。
動回路を接続する配線数の増加がない。加えて、制御回
路は、画素部の外周部の駆動回路が配置された辺の中央
部に配置されているので、制御回路と駆動回路を接続す
る配線数の増加を最小にすることができる。
【図1】 この発明の実施の形態による液晶表示装置を
示す概略構成図である。
示す概略構成図である。
【図2】 この発明の実施の形態によるコントローラI
Cを示す概略構成図である。
Cを示す概略構成図である。
【図3】 この発明の実施の形態による入力と出力の信
号タイミングを示す図である。
号タイミングを示す図である。
【図4】 従来の液晶表示装置を示す概略構成図であ
る。
る。
8 コントローラIC、9,10 ソースドライバI
C、12,13 ラインメモリ。
C、12,13 ラインメモリ。
Claims (7)
- 【請求項1】 複数の第一の信号線と複数の第二の信号
線の交点にマトリクス状に配置されたスイッチング素子
を有する画素部、この画素部の外周部の一辺に配置さ
れ、Nグループ(Nは2以上の整数)に分割されてそれ
ぞれに対応する第一の信号線を各別に駆動する複数の駆
動回路、この駆動回路の各分割グループに接続されると
共に、外部から入力される信号の入力周波数を1/Nに
分周して上記駆動回路に出力する制御回路を備え、制御
回路は上記駆動回路が配置された上記画素部の外周部の
同じ辺に配置され、制御回路と上記駆動回路を接続する
複数の配線の一部と、残りの部分とが制御回路を挟んで
互いに反対側に配置されていることを特徴とする液晶表
示装置。 - 【請求項2】 制御回路は、外部から入力される信号を
一時的に記憶するメモリを有していることを特徴とする
請求項1記載の液晶表示装置。 - 【請求項3】 制御回路のメモリは、Nグループの駆動
回路に対応してN個に分割され、一水平周期の信号をN
個に分割して記憶することを特徴とする請求項2記載の
液晶表示装置。 - 【請求項4】 制御回路は、分割された駆動回路グルー
プ毎に、それぞれ対応する分割メモリに記憶された信号
を入力周波数の1/Nの周波数で出力することを特徴と
する請求項3記載の液晶表示装置。 - 【請求項5】 制御回路は、Nグループの駆動回路に対
応してN個に分割された1〜N番目のメモリに、一水平
周期の信号をN個に分割して順次書込むと共に、N番目
の書込み終了後に分割された駆動回路グループ毎に、そ
れぞれ対応する分割メモリに記憶された信号を入力周波
数の1/Nの周波数で並列に読み出すことを特徴とする
請求項2記載の液晶表示装置。 - 【請求項6】 Nは、2であることを特徴とする請求項
1〜請求項5のいずれか一項記載の液晶表示装置。 - 【請求項7】 制御回路は、画素部の外周部の駆動回路
が配置された辺の中央部に配置されていることを特徴と
する請求項1〜請求項6のいずれか一項記載の液晶表示
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1377997A JPH10207434A (ja) | 1997-01-28 | 1997-01-28 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1377997A JPH10207434A (ja) | 1997-01-28 | 1997-01-28 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10207434A true JPH10207434A (ja) | 1998-08-07 |
Family
ID=11842739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1377997A Pending JPH10207434A (ja) | 1997-01-28 | 1997-01-28 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10207434A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6628262B2 (en) | 1999-12-22 | 2003-09-30 | Nec Lcd Technologies, Ltd. | Active matrix display apparatus capable of displaying data efficiently |
KR100470758B1 (ko) * | 2001-04-16 | 2005-03-08 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 입력 화소 데이터 재배열 회로를 구비한 액정 표시 유닛 |
JP2006350341A (ja) * | 2005-06-15 | 2006-12-28 | Chi Mei Electronics Corp | ディスプレイおよびその駆動方法 |
US7714850B2 (en) * | 2004-07-30 | 2010-05-11 | Sharp Kabushiki Kaisha | Display device and driving method thereof |
US8026891B2 (en) | 2002-02-21 | 2011-09-27 | Samsung Electronics Co., Ltd. | Flat panel display including transceiver circuit for digital interface |
US8797250B2 (en) | 2009-04-07 | 2014-08-05 | Nlt Technologies, Ltd. | Liquid crystal display device, and timing controller and signal processing method used in same |
US9818378B2 (en) | 2014-08-21 | 2017-11-14 | Mitsubishi Electric Corporation | Display apparatus comprising bidirectional memories and method for driving the same |
-
1997
- 1997-01-28 JP JP1377997A patent/JPH10207434A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7030852B2 (en) | 2001-04-16 | 2006-04-18 | Nec Lcd Technologies, Ltd. | Liquid crystal display unit having incoming pixel data rearrangement circuit |
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