JP3521246B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＶＤ（Vertical Dif
fusion：縦拡散）ＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor)に代表される拡散型の
電界効果トランジスタでかつデプリーション型の電界効
果トランジスタの構造およびその製造方法に関するもの
である。
fusion：縦拡散）ＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor)に代表される拡散型の
電界効果トランジスタでかつデプリーション型の電界効
果トランジスタの構造およびその製造方法に関するもの
である。
【０００２】
【従来の技術】拡散型の電界効果トランジスタが例えば
高耐圧用の素子として注目されている（例えば文献Ｉ：
電子技術１９８９−６第１８〜２０頁）。このような拡
散型の電界効果トランジスタにも、デプリーション型お
よびエンハンスメント型おのおのがあり（上記文献Ｉの
第２９〜３１頁）、これらは用途に応じ使い分けられて
いる。
高耐圧用の素子として注目されている（例えば文献Ｉ：
電子技術１９８９−６第１８〜２０頁）。このような拡
散型の電界効果トランジスタにも、デプリーション型お
よびエンハンスメント型おのおのがあり（上記文献Ｉの
第２９〜３１頁）、これらは用途に応じ使い分けられて
いる。
【０００３】
【発明が解決しようとする課題】拡散型のかつデプリー
ション型の電界効果トランジスタの一例として、例えば
図９（Ａ）の断面図および、拡散領域の位置関係に着目
して示した図９（Ｂ）の要部平面図にそれぞれ示した構
造を有したものが、考えられる。すなわち、第１導電型
の半導体下地としてのＮ- 型シリコン基板１１と、この
基板１１の一部に形成された第２導電型の拡散領域とし
てのＰ型拡散領域１３と、このＰ型拡散領域１３の一部
表面からこの領域１３より浅い深さで形成された高濃度
の第１導電型の拡散領域としてのソースコンタクト用の
Ｎ+ 型拡散領域１５と、Ｐ型拡散領域１３の、前記ソー
スコンタクト用のＮ+ 型の拡散領域１５が形成された部
分以外の部分の表層部の少なくとも一部（この例では全
部）に形成されチャネル部を構成するＮ+ 型拡散領域１
７と、該Ｎ+ 型拡散領域１７上に形成されたゲート絶縁
膜１９と、を具えた電界効果トランジスタである。な
お、図９において、２１はゲート電極、２３は中間絶縁
膜、２５は配線この例ではソース電極、２７は主にソー
スコンタクト抵抗の低減および耐圧向上のために設けた
Ｐ+ 型の拡散領域をそれぞれ示す。
ション型の電界効果トランジスタの一例として、例えば
図９（Ａ）の断面図および、拡散領域の位置関係に着目
して示した図９（Ｂ）の要部平面図にそれぞれ示した構
造を有したものが、考えられる。すなわち、第１導電型
の半導体下地としてのＮ- 型シリコン基板１１と、この
基板１１の一部に形成された第２導電型の拡散領域とし
てのＰ型拡散領域１３と、このＰ型拡散領域１３の一部
表面からこの領域１３より浅い深さで形成された高濃度
の第１導電型の拡散領域としてのソースコンタクト用の
Ｎ+ 型拡散領域１５と、Ｐ型拡散領域１３の、前記ソー
スコンタクト用のＮ+ 型の拡散領域１５が形成された部
分以外の部分の表層部の少なくとも一部（この例では全
部）に形成されチャネル部を構成するＮ+ 型拡散領域１
７と、該Ｎ+ 型拡散領域１７上に形成されたゲート絶縁
膜１９と、を具えた電界効果トランジスタである。な
お、図９において、２１はゲート電極、２３は中間絶縁
膜、２５は配線この例ではソース電極、２７は主にソー
スコンタクト抵抗の低減および耐圧向上のために設けた
Ｐ+ 型の拡散領域をそれぞれ示す。
【０００４】この図９を用いて説明した電界効果トラン
ジスタでは、チャネル部を構成しているＮ+ 型拡散領域
１７の横方向の張り出しがＰ型拡散領域１３のそれより
少ないと、図１０（Ａ）に示した様に、チャネル部の一
部にＰ層が含まれることとなるため（図１０（Ａ）中Ｓ
で示した部分参照）、ゲート電極２１に所定の正の値以
上の電圧をかけないとソース・ドレイン間に電流が流れ
なくなってしまう（すなわち、エンハンスメント型のＶ
ＤＭＯＳＦＥＴになってしまう）。そこで、これを防止
するため、図９および図１０（Ｂ）にそれぞれ示した様
に、チャネル部を構成しているＮ+ 型拡散領域１７の横
方向の張り出しがＰ型拡散領域１３のそれより大きくな
るようにしている。一般には、マスクルールの点から、
チャネル部を構成しているＮ型拡散領域１７の横方向の
終端がＰ型拡散領域１３の横方向の終端より２μｍ程度
張り出している。
ジスタでは、チャネル部を構成しているＮ+ 型拡散領域
１７の横方向の張り出しがＰ型拡散領域１３のそれより
少ないと、図１０（Ａ）に示した様に、チャネル部の一
部にＰ層が含まれることとなるため（図１０（Ａ）中Ｓ
で示した部分参照）、ゲート電極２１に所定の正の値以
上の電圧をかけないとソース・ドレイン間に電流が流れ
なくなってしまう（すなわち、エンハンスメント型のＶ
ＤＭＯＳＦＥＴになってしまう）。そこで、これを防止
するため、図９および図１０（Ｂ）にそれぞれ示した様
に、チャネル部を構成しているＮ+ 型拡散領域１７の横
方向の張り出しがＰ型拡散領域１３のそれより大きくな
るようにしている。一般には、マスクルールの点から、
チャネル部を構成しているＮ型拡散領域１７の横方向の
終端がＰ型拡散領域１３の横方向の終端より２μｍ程度
張り出している。
【０００５】しかしながら、この出願に係る発明者の研
究によれば、チャネル部を構成しているＮ+ 型拡散領域
１７の横方向の張り出しがＰ型拡散領域１３のそれより
必要以上に大きくなると、拡散型のかつデプリーション
型の電界効果トランジスタの耐圧を向上させる点で好ま
しくないことが分かった（後の図２参照）。その理由
は、Ｎ+ 型拡散領域１７の横方向の張り出しがＰ型拡散
領域１３のそれより必要以上に大きくなると、図１０
（Ｂ）のＱ部分を拡大した図１１からも理解できる様
に、Ｐ型拡散領域１３の端の部分１３ｘの周囲のかなり
の部分が高濃度のＮ型拡散領域１７となってしまうた
め、ゲート電極２１（図１０参照）にしきい値以上のマ
イナスの電位、ドレイン（Ｎ- 型シリコン基板１１）に
プラスの電位をそれぞれかけると、Ｐ型拡散領域１３の
端の部分１３ｘで電界集中が起こるためと考えられる。
究によれば、チャネル部を構成しているＮ+ 型拡散領域
１７の横方向の張り出しがＰ型拡散領域１３のそれより
必要以上に大きくなると、拡散型のかつデプリーション
型の電界効果トランジスタの耐圧を向上させる点で好ま
しくないことが分かった（後の図２参照）。その理由
は、Ｎ+ 型拡散領域１７の横方向の張り出しがＰ型拡散
領域１３のそれより必要以上に大きくなると、図１０
（Ｂ）のＱ部分を拡大した図１１からも理解できる様
に、Ｐ型拡散領域１３の端の部分１３ｘの周囲のかなり
の部分が高濃度のＮ型拡散領域１７となってしまうた
め、ゲート電極２１（図１０参照）にしきい値以上のマ
イナスの電位、ドレイン（Ｎ- 型シリコン基板１１）に
プラスの電位をそれぞれかけると、Ｐ型拡散領域１３の
端の部分１３ｘで電界集中が起こるためと考えられる。
【０００６】
【課題を解決するための手段】そこで、この出願の第一
発明によれば、第１導電型の半導体下地と、該下地の一
部に形成された第２導電型の拡散領域と、該第２導電型
の拡散領域の一部表面から該領域より浅い深さで形成さ
れた高濃度の第１導電型の拡散領域と、第２導電型の拡
散領域の、高濃度の第１導電型の拡散領域が形成された
部分以外の部分の表層部の少なくとも一部に形成されチ
ャネル部を構成する第１導電型の拡散領域と、該第１導
電型の拡散領域上に形成されたゲート絶縁膜と、を具え
たデプリーション型の電界効果トランジスタにおいて、
第２導電型の拡散領域の横方向の終端に対しチャネル部
を構成する第１導電型の拡散領域の終端が、一致してい
る状態から１μｍ張り出した状態までの範囲内となるよ
うに、これら拡散領域を具えたことを特徴とする。
発明によれば、第１導電型の半導体下地と、該下地の一
部に形成された第２導電型の拡散領域と、該第２導電型
の拡散領域の一部表面から該領域より浅い深さで形成さ
れた高濃度の第１導電型の拡散領域と、第２導電型の拡
散領域の、高濃度の第１導電型の拡散領域が形成された
部分以外の部分の表層部の少なくとも一部に形成されチ
ャネル部を構成する第１導電型の拡散領域と、該第１導
電型の拡散領域上に形成されたゲート絶縁膜と、を具え
たデプリーション型の電界効果トランジスタにおいて、
第２導電型の拡散領域の横方向の終端に対しチャネル部
を構成する第１導電型の拡散領域の終端が、一致してい
る状態から１μｍ張り出した状態までの範囲内となるよ
うに、これら拡散領域を具えたことを特徴とする。
【０００７】また、この出願の第二発明によれば、第一
発明のデプリーション型の電界効果トランジスタを製造
するに当たり、第１導電型の半導体下地上に、該下地の
第２導電型の拡散領域を形成する予定領域に当たる部分
を露出する開口部を有した拡散マスクを、形成する工程
と、該拡散マスクの形成の済んだ第１導電型の半導体下
地に第２導電型の拡散領域を形成するための不純物を導
入する工程と、該不純物を導入する工程を終えた後、前
記拡散マスクに対しその開口部の開口寸法が所定寸法広
がるようにエッチング処理する工程と、該エッチング処
理の済んだ拡散マスクを有した状態の半導体下地に、チ
ャネル部を構成する第１導電型の拡散領域を形成するた
めの不純物を導入する工程とを含むことを特徴とする。
発明のデプリーション型の電界効果トランジスタを製造
するに当たり、第１導電型の半導体下地上に、該下地の
第２導電型の拡散領域を形成する予定領域に当たる部分
を露出する開口部を有した拡散マスクを、形成する工程
と、該拡散マスクの形成の済んだ第１導電型の半導体下
地に第２導電型の拡散領域を形成するための不純物を導
入する工程と、該不純物を導入する工程を終えた後、前
記拡散マスクに対しその開口部の開口寸法が所定寸法広
がるようにエッチング処理する工程と、該エッチング処
理の済んだ拡散マスクを有した状態の半導体下地に、チ
ャネル部を構成する第１導電型の拡散領域を形成するた
めの不純物を導入する工程とを含むことを特徴とする。
【０００８】
【作用】この出願の第一発明の電界効果トランジスタに
よれば、第２導電型の拡散領域およびチャネル部を構成
する第１導電型の拡散領域おのおのの横方向の端が略一
致、すなわち第２導電型の拡散領域の横方向の終端に対
しチャネル部を構成する第１導電型の拡散領域の終端
が、一致している状態から１μｍ張り出した状態までの
範囲内となるように、これら拡散領域を具えたので、第
２導電型の拡散領域の端部の周囲が高濃度の第１導電型
拡散領域となる程度が従来より軽減される。
よれば、第２導電型の拡散領域およびチャネル部を構成
する第１導電型の拡散領域おのおのの横方向の端が略一
致、すなわち第２導電型の拡散領域の横方向の終端に対
しチャネル部を構成する第１導電型の拡散領域の終端
が、一致している状態から１μｍ張り出した状態までの
範囲内となるように、これら拡散領域を具えたので、第
２導電型の拡散領域の端部の周囲が高濃度の第１導電型
拡散領域となる程度が従来より軽減される。
【０００９】また、この出願の第二発明の電界効果トラ
ンジスタの製造方法によれば、第２導電型の拡散領域を
形成する際に用いた拡散マスク自体の開口部をエッチン
グによって所定寸法広げた拡散マスクを、チャネル部を
構成する第１導電型の拡散領域形成時の拡散マスクとし
て利用する。このため、チャネル部を構成する第１導電
型の拡散領域を第２導電型の拡散領域に対し所定の大き
さ関係でかつセルフアライン的に形成出来る。
ンジスタの製造方法によれば、第２導電型の拡散領域を
形成する際に用いた拡散マスク自体の開口部をエッチン
グによって所定寸法広げた拡散マスクを、チャネル部を
構成する第１導電型の拡散領域形成時の拡散マスクとし
て利用する。このため、チャネル部を構成する第１導電
型の拡散領域を第２導電型の拡散領域に対し所定の大き
さ関係でかつセルフアライン的に形成出来る。
【００１０】
【実施例】以下、図面を参照してこの出願の電界効果ト
ランジスタおよびその製造方法の実施例についてそれぞ
れ説明する。しかしながら、説明に用いる各図はこれら
の発明が理解出来る程度に概略的に示してあるにすぎな
い。また、各図において同様な構成成分については同一
の番号を付して示し、その重複する説明を省略すること
もある。
ランジスタおよびその製造方法の実施例についてそれぞ
れ説明する。しかしながら、説明に用いる各図はこれら
の発明が理解出来る程度に概略的に示してあるにすぎな
い。また、各図において同様な構成成分については同一
の番号を付して示し、その重複する説明を省略すること
もある。
【００１１】１．構造の説明
１−１．構造の第１の実施例
図１（Ａ）は、第１の実施例の電界効果トランジスタの
構造説明に供する断面図、図１（Ｂ）は、図１（Ａ）中
の拡散領域１３、１５、１７、２７の位置関係が分かる
ようこれら拡散領域に着目して示した要部平面図であ
る。
構造説明に供する断面図、図１（Ｂ）は、図１（Ａ）中
の拡散領域１３、１５、１７、２７の位置関係が分かる
ようこれら拡散領域に着目して示した要部平面図であ
る。
【００１２】この第１の実施例の電界効果トランジスタ
は、Ｎ- 型シリコン基板１１と、この基板１１の一部に
形成されたＰ型拡散領域１３と、このＰ型拡散領域１３
の一部表面からこの領域１３より浅い深さで形成された
ソースコンタクト用のＮ+ 型拡散領域１５と、Ｐ型拡散
領域１３の、前記ソースコンタクト用のＮ+ 型の拡散領
域１５が形成された部分以外の部分の表層部の少なくと
も一部（この第１の実施例では全部）に形成されチャネ
ル部を構成するＮ+ 型拡散領域１７と、該Ｎ+型拡散領
域１７上に形成されたゲート絶縁膜１９と、を具える。
さらに、この実施例の電界効果トランジスタでは、Ｐ型
拡散領域１３を、第１のＰ型拡散領域１３ａと、該第１
のＰ型拡散領域１３ａの表層部に形成されかつ前記チャ
ネル部を構成するＮ+ 型拡散領域１７よりは深い深さの
第２のＰ型拡散領域１３ｂとで構成してある。そして、
Ｐ型拡散領域１３の横方向の終端この場合はＰ型拡散領
域１３のうちの第２のＰ型拡散領域１３ｂの横方向の終
端と、チャネル部を構成するＮ+ 型拡散領域１７の横方
向の終端とが略一致の状態となるように、これら拡散領
域１３ｂ，１７を基板１１に具えている。なお、図１に
おいて、２１はゲート電極、２３は中間絶縁膜、２５は
配線この場合はソース電極、２７は主にソースコンタク
ト抵抗の低減および耐圧向上のために設けたＰ+ 型の拡
散領域をそれぞれ示す。
は、Ｎ- 型シリコン基板１１と、この基板１１の一部に
形成されたＰ型拡散領域１３と、このＰ型拡散領域１３
の一部表面からこの領域１３より浅い深さで形成された
ソースコンタクト用のＮ+ 型拡散領域１５と、Ｐ型拡散
領域１３の、前記ソースコンタクト用のＮ+ 型の拡散領
域１５が形成された部分以外の部分の表層部の少なくと
も一部（この第１の実施例では全部）に形成されチャネ
ル部を構成するＮ+ 型拡散領域１７と、該Ｎ+型拡散領
域１７上に形成されたゲート絶縁膜１９と、を具える。
さらに、この実施例の電界効果トランジスタでは、Ｐ型
拡散領域１３を、第１のＰ型拡散領域１３ａと、該第１
のＰ型拡散領域１３ａの表層部に形成されかつ前記チャ
ネル部を構成するＮ+ 型拡散領域１７よりは深い深さの
第２のＰ型拡散領域１３ｂとで構成してある。そして、
Ｐ型拡散領域１３の横方向の終端この場合はＰ型拡散領
域１３のうちの第２のＰ型拡散領域１３ｂの横方向の終
端と、チャネル部を構成するＮ+ 型拡散領域１７の横方
向の終端とが略一致の状態となるように、これら拡散領
域１３ｂ，１７を基板１１に具えている。なお、図１に
おいて、２１はゲート電極、２３は中間絶縁膜、２５は
配線この場合はソース電極、２７は主にソースコンタク
ト抵抗の低減および耐圧向上のために設けたＰ+ 型の拡
散領域をそれぞれ示す。
【００１３】次に、この第１の実施例の電界効果トラン
ジスタにおいて、第２のＰ型拡散領域１３ｂの横方向の
終端と、チャネル部を構成するＮ+ 型拡散領域１７の横
方向の終端とを略一致させる範囲をどの程度とするのが
良いかについて説明する。このため、第２のＰ型拡散領
域１３ｂの横方向の終端に対しチャネル部を構成するＮ
+ 型拡散領域１７の横方向の終端の張り出し寸法を両終
端が一致している状態から４μｍ程度まで徐々に違えた
（詳細には上記張り出し寸法を、０，０．５，０．８，
１，２，３，４μｍとそれぞれ違えた）こと以外は同様
にして、複数の実験用の電界効果トランジスタをそれぞ
れ作製し、それぞれでの耐圧を測定する。なお、実験に
おいては、Ｎ- 型のシリコン基板１１としてＮ型不純物
濃度が３．０×１０15ｉｏｎｓ／ｃｍ3 以下のもの、こ
こでは２×１０14ｉｏｎｓ／ｃｍ3 のものを用いる。ま
た、耐圧は、ゲート電極２１（図１０参照）にマイナス
の電位、ドレイン（Ｎ- 型シリコン基板１１）にプラス
の電位をそれぞれかけた状態で印加電圧を可変してゆく
ことで測定する。
ジスタにおいて、第２のＰ型拡散領域１３ｂの横方向の
終端と、チャネル部を構成するＮ+ 型拡散領域１７の横
方向の終端とを略一致させる範囲をどの程度とするのが
良いかについて説明する。このため、第２のＰ型拡散領
域１３ｂの横方向の終端に対しチャネル部を構成するＮ
+ 型拡散領域１７の横方向の終端の張り出し寸法を両終
端が一致している状態から４μｍ程度まで徐々に違えた
（詳細には上記張り出し寸法を、０，０．５，０．８，
１，２，３，４μｍとそれぞれ違えた）こと以外は同様
にして、複数の実験用の電界効果トランジスタをそれぞ
れ作製し、それぞれでの耐圧を測定する。なお、実験に
おいては、Ｎ- 型のシリコン基板１１としてＮ型不純物
濃度が３．０×１０15ｉｏｎｓ／ｃｍ3 以下のもの、こ
こでは２×１０14ｉｏｎｓ／ｃｍ3 のものを用いる。ま
た、耐圧は、ゲート電極２１（図１０参照）にマイナス
の電位、ドレイン（Ｎ- 型シリコン基板１１）にプラス
の電位をそれぞれかけた状態で印加電圧を可変してゆく
ことで測定する。
【００１４】図２は、上記張り出し寸法を横軸にとり、
上記耐圧を縦軸にとって両者の関係を示した特性図であ
る。この図２から理解出来る様に、第２のＰ型拡散領域
１３ｂの横方向の終端に対しチャネル部を構成するＮ+
型拡散領域１７の横方向の終端の張り出し寸法を１μｍ
以内にすると、耐圧を向上し得る効果が顕著になること
が分かる。一方、第２のＰ型拡散領域１３ｂの横方向の
終端がチャネル部を構成するＮ+ 型拡散領域１７の横方
向の終端より張り出した場合は、図１０（Ａ）を用いて
既に説明した様に、素子自体がエンハンスメント型の電
界効果トランジスタとして動作してしまう危険が高い。
これらの点から、この実施例の場合、第２のＰ型拡散領
域１３ｂの横方向の終端に対しチャネル部を構成するＮ
+ 型拡散領域１７の横方向の終端が一致している状態か
ら１μｍ張り出した状態までの範囲となるように、第２
のＰ型拡散領域１３ｂおよびＮ+ 型拡散領域１７それぞ
れを基板１１に具えるのが良いことが分かる。
上記耐圧を縦軸にとって両者の関係を示した特性図であ
る。この図２から理解出来る様に、第２のＰ型拡散領域
１３ｂの横方向の終端に対しチャネル部を構成するＮ+
型拡散領域１７の横方向の終端の張り出し寸法を１μｍ
以内にすると、耐圧を向上し得る効果が顕著になること
が分かる。一方、第２のＰ型拡散領域１３ｂの横方向の
終端がチャネル部を構成するＮ+ 型拡散領域１７の横方
向の終端より張り出した場合は、図１０（Ａ）を用いて
既に説明した様に、素子自体がエンハンスメント型の電
界効果トランジスタとして動作してしまう危険が高い。
これらの点から、この実施例の場合、第２のＰ型拡散領
域１３ｂの横方向の終端に対しチャネル部を構成するＮ
+ 型拡散領域１７の横方向の終端が一致している状態か
ら１μｍ張り出した状態までの範囲となるように、第２
のＰ型拡散領域１３ｂおよびＮ+ 型拡散領域１７それぞ
れを基板１１に具えるのが良いことが分かる。
【００１５】また、Ｐ型拡散領域１３を第１のＰ型拡散
領域１３ａおよび第２のＰ型拡散領１３ｂの２つの領域
で構成している理由は次のようなことである。拡散深さ
が深いＰ型領域１３を１度に形成しようとすると表層部
の特に終端の濃度プロファイルが不明確になり易くなる
ためチャネル部を構成するＮ+ 型拡散領域１７とＰ型領
域１３との関係を明確にできなくなる。これに対し、こ
の実施例のように、Ｐ型拡散領域１３を第１および第２
のＰ型拡散領域１３ａ，１３ｂで構成すると、Ｐ型拡散
領域１３の表層部での濃度プロファイルは第２のＰ型拡
散領域１３ｂによって明確にできるので、好ましい。
領域１３ａおよび第２のＰ型拡散領１３ｂの２つの領域
で構成している理由は次のようなことである。拡散深さ
が深いＰ型領域１３を１度に形成しようとすると表層部
の特に終端の濃度プロファイルが不明確になり易くなる
ためチャネル部を構成するＮ+ 型拡散領域１７とＰ型領
域１３との関係を明確にできなくなる。これに対し、こ
の実施例のように、Ｐ型拡散領域１３を第１および第２
のＰ型拡散領域１３ａ，１３ｂで構成すると、Ｐ型拡散
領域１３の表層部での濃度プロファイルは第２のＰ型拡
散領域１３ｂによって明確にできるので、好ましい。
【００１６】この第１実施例の電界効果トランジスタで
は、ゲート電極２１に電圧をかけないか、正の電圧をか
けるかまたはしきい値以上の負の電圧をかけるかし、か
つ、ドレインとしてのＮ- シリコン基板１１に正の電圧
をかけたとき、図３（Ａ）に示した様に、Ｎ- シリコン
基板２１、チャネル部を構成するＮ+ 型拡散領域１７、
Ｎ+ 型拡散領域１５およびソース電極２５で構成される
経路を、電流Ｉが流れる。一方、ゲート電極２１にしき
い値以上の負の電圧をかけたとき、図３（Ｂ）に示した
様に、ゲート電極２１下に存在していたＮ+ 型拡散領域
は反転してしまいＰ型領域となってしまうので、ドレイ
ンからソースに電流が流れなくなる。
は、ゲート電極２１に電圧をかけないか、正の電圧をか
けるかまたはしきい値以上の負の電圧をかけるかし、か
つ、ドレインとしてのＮ- シリコン基板１１に正の電圧
をかけたとき、図３（Ａ）に示した様に、Ｎ- シリコン
基板２１、チャネル部を構成するＮ+ 型拡散領域１７、
Ｎ+ 型拡散領域１５およびソース電極２５で構成される
経路を、電流Ｉが流れる。一方、ゲート電極２１にしき
い値以上の負の電圧をかけたとき、図３（Ｂ）に示した
様に、ゲート電極２１下に存在していたＮ+ 型拡散領域
は反転してしまいＰ型領域となってしまうので、ドレイ
ンからソースに電流が流れなくなる。
【００１７】１−２．構造の第２の実施例
上述の第１の実施例ではドレイン領域がＮ- 型シリコン
基板１１の下部部分に存在する例を説明したが、ドレイ
ン領域が、Ｎ- 型シリコン基板１１のチャネル部より少
し離れた表面部分に存在する電界効果トランジスタに対
してもこの第一発明は適用出来る。図４はその構造例を
示した断面図である。Ｎ- 型シリコン基板１１の、チャ
ネル部より少し離れた表面部分にドレイン領域３１を具
え、該ドレイン領域３１上にドレイン電極３３を具えた
例を示している。平面図を省略するが、この場合のドレ
イン領域３１は、Ｐ型拡散領域１３を取り囲むように基
板１１に設けてある。
基板１１の下部部分に存在する例を説明したが、ドレイ
ン領域が、Ｎ- 型シリコン基板１１のチャネル部より少
し離れた表面部分に存在する電界効果トランジスタに対
してもこの第一発明は適用出来る。図４はその構造例を
示した断面図である。Ｎ- 型シリコン基板１１の、チャ
ネル部より少し離れた表面部分にドレイン領域３１を具
え、該ドレイン領域３１上にドレイン電極３３を具えた
例を示している。平面図を省略するが、この場合のドレ
イン領域３１は、Ｐ型拡散領域１３を取り囲むように基
板１１に設けてある。
【００１８】１−３．構造の第３の実施例
上述の第１の実施例では、Ｐ型拡散領域１３の、ソース
コンタクト用のＮ+ 型拡散領域１５が形成された部分以
外の部分の表層部の全部にチャネル部を構成するＮ+ 型
拡散領域１７を具えた例を説明したが、当該表層部の一
部分にチャネル部を構成するＮ+ 型拡散領域１７を具え
た構造に対しても、この第一発明は適用出来る。図５は
その説明に供する平面図および断面図である。特に平面
図は、各拡散領域の位置関係に着目して示した要部の図
としてある。この第３の実施例では、Ｐ型拡散領域１
３、ソースコンタクト用のＮ+ 型拡散領域１５およびＰ
+ 型拡散領域２７、ゲート絶縁膜１９およびゲート電極
２１で構成される部分それぞれを、Ｎ- 型シリコン基板
１１に、ロの字状に設けてある（特に平面図参照）。そ
して、チャネル部を構成するＮ+ 型の拡散領域１７は内
側に位置している第２のＰ型拡散領域１３ｂ上にのみ設
けてある（特に断面図参照）。
コンタクト用のＮ+ 型拡散領域１５が形成された部分以
外の部分の表層部の全部にチャネル部を構成するＮ+ 型
拡散領域１７を具えた例を説明したが、当該表層部の一
部分にチャネル部を構成するＮ+ 型拡散領域１７を具え
た構造に対しても、この第一発明は適用出来る。図５は
その説明に供する平面図および断面図である。特に平面
図は、各拡散領域の位置関係に着目して示した要部の図
としてある。この第３の実施例では、Ｐ型拡散領域１
３、ソースコンタクト用のＮ+ 型拡散領域１５およびＰ
+ 型拡散領域２７、ゲート絶縁膜１９およびゲート電極
２１で構成される部分それぞれを、Ｎ- 型シリコン基板
１１に、ロの字状に設けてある（特に平面図参照）。そ
して、チャネル部を構成するＮ+ 型の拡散領域１７は内
側に位置している第２のＰ型拡散領域１３ｂ上にのみ設
けてある（特に断面図参照）。
【００１９】２．製造方法の説明
次に、第二発明としての電界効果トランジスタの製造方
法の実施例について、図６〜図８を参照して説明する。
ここで、図６〜図８は、実施例の製造工程中の主な工程
での試料の様子を図１と同様な位置での断面図によって
示した工程図である。
法の実施例について、図６〜図８を参照して説明する。
ここで、図６〜図８は、実施例の製造工程中の主な工程
での試料の様子を図１と同様な位置での断面図によって
示した工程図である。
【００２０】先ず、第１導電型の半導体下地として、Ｎ
- 型のシリコン基板１１であって例えばＮ型の不純物濃
度が３．０×１０15ｉｏｎｓ／ｃｍ3 以下の基板、例え
ばここでは２×１０14ｉｏｎｓ／ｃｍ3 の基板を用意す
る。次に、この基板１１上に、該基板１１のＰ型拡散領
域１３を形成する予定領域に当たる部分を露出する開口
部４１ａを有した拡散マスク４１を形成する（図６
（Ａ））。この拡散マスク４１の形成をこの実施例では
次の手順で行なう。先ず、基板１１の表面に例えば熱酸
化法により厚さが例えば少なくとも３００ｎｍの酸化膜
（シリコン酸化膜）を成長させる。次に、この酸化膜
に、基板１１の、Ｐ型拡散領域１３を形成する予定領域
に当たる部分を露出する開口部４１ａを公知のフォトリ
ソグラフィ技術およびエッチング技術により形成する。
これにより、上記拡散マスク４１を得る。
- 型のシリコン基板１１であって例えばＮ型の不純物濃
度が３．０×１０15ｉｏｎｓ／ｃｍ3 以下の基板、例え
ばここでは２×１０14ｉｏｎｓ／ｃｍ3 の基板を用意す
る。次に、この基板１１上に、該基板１１のＰ型拡散領
域１３を形成する予定領域に当たる部分を露出する開口
部４１ａを有した拡散マスク４１を形成する（図６
（Ａ））。この拡散マスク４１の形成をこの実施例では
次の手順で行なう。先ず、基板１１の表面に例えば熱酸
化法により厚さが例えば少なくとも３００ｎｍの酸化膜
（シリコン酸化膜）を成長させる。次に、この酸化膜
に、基板１１の、Ｐ型拡散領域１３を形成する予定領域
に当たる部分を露出する開口部４１ａを公知のフォトリ
ソグラフィ技術およびエッチング技術により形成する。
これにより、上記拡散マスク４１を得る。
【００２１】拡散マスク４１の形成の済んだ基板１１に
Ｐ型拡散領域１３を形成するための不純物を導入する。
これをこの実施例では次の手順で行なう。先ず、基板１
１表面に拡散制御用膜として膜厚が１０〜１００ｎｍ程
度の酸化膜（図示せず）を形成する。次に、拡散マスク
４１の開口より狭い開口を有した例えばレジストパタン
４３をマスクとして、基板１１に例えば５．０×１０12
〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ量で例えば
ボロンをインプラする。次に、レジストパターンを除去
した後、この試料に対しアニールを例えば９００〜１２
００℃の温度範囲の好適な温度でかつ例えば３０〜２４
０分の範囲の好適な時間実施して、第１のＰ型拡散領域
１３ａを形成する（図６（Ｂ））。次に、この試料の表
面に拡散制御用膜として膜厚が１０〜１００ｎｍ程度の
酸化膜（図示せず）を再び形成する。次に、拡散マスク
４１をマスクとして、この試料に例えば１．０×１０13
〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ量で例えば
ボロンをインプラする。次に、この試料に対しアニール
を例えば９００〜１２００℃の温度範囲の好適な温度で
かつ例えば３０〜２４０分の範囲の好適な時間実施し
て、第２のＰ型拡散領域１３ｂを形成する。これによ
り、第１のＰ型拡散領域１３ａと第２のＰ型拡散領域１
３ｂとで構成された、Ｐ型拡散領域１３が得られる（図
６（Ｃ））。Ｐ型拡散領域１３の形成を上述のように第
１および第２のＰ型拡散領域１３ａ、１３ｂに分けて行
なうと、表層部においても濃度プロファイルが鮮明なＰ
型拡散領域１３が得られ易い。
Ｐ型拡散領域１３を形成するための不純物を導入する。
これをこの実施例では次の手順で行なう。先ず、基板１
１表面に拡散制御用膜として膜厚が１０〜１００ｎｍ程
度の酸化膜（図示せず）を形成する。次に、拡散マスク
４１の開口より狭い開口を有した例えばレジストパタン
４３をマスクとして、基板１１に例えば５．０×１０12
〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ量で例えば
ボロンをインプラする。次に、レジストパターンを除去
した後、この試料に対しアニールを例えば９００〜１２
００℃の温度範囲の好適な温度でかつ例えば３０〜２４
０分の範囲の好適な時間実施して、第１のＰ型拡散領域
１３ａを形成する（図６（Ｂ））。次に、この試料の表
面に拡散制御用膜として膜厚が１０〜１００ｎｍ程度の
酸化膜（図示せず）を再び形成する。次に、拡散マスク
４１をマスクとして、この試料に例えば１．０×１０13
〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ量で例えば
ボロンをインプラする。次に、この試料に対しアニール
を例えば９００〜１２００℃の温度範囲の好適な温度で
かつ例えば３０〜２４０分の範囲の好適な時間実施し
て、第２のＰ型拡散領域１３ｂを形成する。これによ
り、第１のＰ型拡散領域１３ａと第２のＰ型拡散領域１
３ｂとで構成された、Ｐ型拡散領域１３が得られる（図
６（Ｃ））。Ｐ型拡散領域１３の形成を上述のように第
１および第２のＰ型拡散領域１３ａ、１３ｂに分けて行
なうと、表層部においても濃度プロファイルが鮮明なＰ
型拡散領域１３が得られ易い。
【００２２】Ｐ型拡散領域１３の形成が済んだ後に、拡
散マスク４１に対しその開口部４１ａの開口寸法が所定
寸法広がるようにエッチング処理する。このためこの実
施例では、拡散マスク４１の開口部４１ａが各方向にお
いて所定寸法広がる様に、拡散マスク４１をフッ酸を用
いたエッチング液によりエッチングする。この所定寸法
とは、Ｐ型拡散領域１３の表層部にこれから形成するチ
ャネル部用のＮ+ 型の拡散領域の横方向の終端が、第２
のＰ型拡散領域１３ｂの横方向の終端に対し１μｍ以内
で張り出すことができる拡散マスクとなり得る寸法であ
り、例えば１．４μｍ程度であることができる。濃度お
よび温度の管理されたフッ酸系のエッチング液では、シ
リコン酸化膜を５０ｎｍ／分の精度で再現性良くエッチ
ングすることが可能であるので、拡散マスク４１の開口
部４１ａを上述のように所定寸法制御良く広げることは
可能である。もちろん、エッチング手段は他の好適な方
法であっても良い。上記エッチング処理の済んだ拡散マ
スク４１を、以下図において４１ｘとして示す。
散マスク４１に対しその開口部４１ａの開口寸法が所定
寸法広がるようにエッチング処理する。このためこの実
施例では、拡散マスク４１の開口部４１ａが各方向にお
いて所定寸法広がる様に、拡散マスク４１をフッ酸を用
いたエッチング液によりエッチングする。この所定寸法
とは、Ｐ型拡散領域１３の表層部にこれから形成するチ
ャネル部用のＮ+ 型の拡散領域の横方向の終端が、第２
のＰ型拡散領域１３ｂの横方向の終端に対し１μｍ以内
で張り出すことができる拡散マスクとなり得る寸法であ
り、例えば１．４μｍ程度であることができる。濃度お
よび温度の管理されたフッ酸系のエッチング液では、シ
リコン酸化膜を５０ｎｍ／分の精度で再現性良くエッチ
ングすることが可能であるので、拡散マスク４１の開口
部４１ａを上述のように所定寸法制御良く広げることは
可能である。もちろん、エッチング手段は他の好適な方
法であっても良い。上記エッチング処理の済んだ拡散マ
スク４１を、以下図において４１ｘとして示す。
【００２３】エッチング処理の済んだ拡散マスク４１ｘ
を有した状態の試料に、今度は、チャネル部を構成する
第１導電型の拡散領域を形成する。これをこの実施例で
は次の手順により行なう。先ず、エッチング処理の済ん
だ拡散マスク４１ｘを有した試料の表面に拡散制御用膜
として膜厚が１０〜１００ｎｍ程度の酸化膜（図示せ
ず）を再び形成する。次に、エッチング処理の済んだ拡
散マスク４１ｘをマスクとして、この試料に例えば５．
０×１０12〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ
量で例えばリンをインプラする。次に、この試料に対し
アニールを例えば９００〜１２００℃の温度範囲の好適
な温度でかつ例えば３０〜２４０分の範囲の好適な時間
実施して、チャネル部を構成する第１導電型の拡散領域
としてのＮ+ 型拡散領域１７を形成する（図７
（Ａ））。エッチング処理の済んだ拡散マスク４１ｘ
は、拡散マスク４１の開口部４１ａを所定寸法広げたも
ので（セルフアライン的に形成されたもの）であるの
で、Ｎ+ 型拡散領域１７は、その横方向の終端が第２の
Ｐ型拡散領域１３ｂの横方向の終端に対し略一致の位置
関係となって形成される。このため、Ｐ型拡散領域１３
の端部の周囲に高濃度のＮ型部分が存在する程度を従来
より少なく出来るから、電界集中を従来より軽減でき
る。この結果、耐圧が改善された電界効果トランジスタ
を再現良く製造出来る。
を有した状態の試料に、今度は、チャネル部を構成する
第１導電型の拡散領域を形成する。これをこの実施例で
は次の手順により行なう。先ず、エッチング処理の済ん
だ拡散マスク４１ｘを有した試料の表面に拡散制御用膜
として膜厚が１０〜１００ｎｍ程度の酸化膜（図示せ
ず）を再び形成する。次に、エッチング処理の済んだ拡
散マスク４１ｘをマスクとして、この試料に例えば５．
０×１０12〜２．０×１０14ｉｏｎｓ／ｃｍ2 のドーズ
量で例えばリンをインプラする。次に、この試料に対し
アニールを例えば９００〜１２００℃の温度範囲の好適
な温度でかつ例えば３０〜２４０分の範囲の好適な時間
実施して、チャネル部を構成する第１導電型の拡散領域
としてのＮ+ 型拡散領域１７を形成する（図７
（Ａ））。エッチング処理の済んだ拡散マスク４１ｘ
は、拡散マスク４１の開口部４１ａを所定寸法広げたも
ので（セルフアライン的に形成されたもの）であるの
で、Ｎ+ 型拡散領域１７は、その横方向の終端が第２の
Ｐ型拡散領域１３ｂの横方向の終端に対し略一致の位置
関係となって形成される。このため、Ｐ型拡散領域１３
の端部の周囲に高濃度のＮ型部分が存在する程度を従来
より少なく出来るから、電界集中を従来より軽減でき
る。この結果、耐圧が改善された電界効果トランジスタ
を再現良く製造出来る。
【００２４】その後、公知のフォトリソグラフィ技術お
よびイオン注入技術により、ソースコンタクト用のＮ+
型拡散領域１５およびＰ+ 拡散領域２７を、形成する
（図７（Ｂ））。次に、公知の成膜技術および微細加工
技術により、ゲート絶縁膜１９およびゲート電極２１を
それぞれ形成する（図８（Ａ））。次に、公知の成膜技
術および微細加工技術により中間絶縁膜２３とコンタク
トホール２３ａとを形成し、その後、配線（ソース電
極）２５を形成する（図８（Ｂ））。ゲート電極２１は
例えばポリシリコンにより、また、配線は例えばアルミ
ニウムにより形成出来る。
よびイオン注入技術により、ソースコンタクト用のＮ+
型拡散領域１５およびＰ+ 拡散領域２７を、形成する
（図７（Ｂ））。次に、公知の成膜技術および微細加工
技術により、ゲート絶縁膜１９およびゲート電極２１を
それぞれ形成する（図８（Ａ））。次に、公知の成膜技
術および微細加工技術により中間絶縁膜２３とコンタク
トホール２３ａとを形成し、その後、配線（ソース電
極）２５を形成する（図８（Ｂ））。ゲート電極２１は
例えばポリシリコンにより、また、配線は例えばアルミ
ニウムにより形成出来る。
【００２５】上述においては、この出願の電界効果トラ
ンジスタの構造および製造方法の実施例についてそれぞ
れ説明したが、これら発明は上述の実施例に限られな
い。
ンジスタの構造および製造方法の実施例についてそれぞ
れ説明したが、これら発明は上述の実施例に限られな
い。
【００２６】例えば、上述の各実施例では、Ｎチャネル
型の電界効果トランジスタの例を示したが、第一および
第二発明いずれもＰチャネル型の電界効果トランジスタ
に対し適用できる。その場合は、実施例の構成において
導電型をすべて反対導電型とすれば良い。
型の電界効果トランジスタの例を示したが、第一および
第二発明いずれもＰチャネル型の電界効果トランジスタ
に対し適用できる。その場合は、実施例の構成において
導電型をすべて反対導電型とすれば良い。
【００２７】また、上述の製造方法の実施例では、拡散
マスク４１の開口部４１ａを全方向において所定寸法広
げる例を示した。これは、第２のＰ型拡散領域１３ｂ
の、ソースコンタクト用の高濃度拡散領域２５、２７を
形成した領域以外の表層部全部にチャネル部を形成する
例を考えたからであった。しかし、第２のＰ型拡散領域
１３ｂの表層部の一部にチャネル部を形成する場合（例
えば図５に示した例のような場合）は、必要な方向の寸
法のみを広げるようにするのみで良い。また、その際
は、チャネル部形成のインプラにおいて第２のＰ型拡散
領域１３ｂの一部をマスクするのが良い。
マスク４１の開口部４１ａを全方向において所定寸法広
げる例を示した。これは、第２のＰ型拡散領域１３ｂ
の、ソースコンタクト用の高濃度拡散領域２５、２７を
形成した領域以外の表層部全部にチャネル部を形成する
例を考えたからであった。しかし、第２のＰ型拡散領域
１３ｂの表層部の一部にチャネル部を形成する場合（例
えば図５に示した例のような場合）は、必要な方向の寸
法のみを広げるようにするのみで良い。また、その際
は、チャネル部形成のインプラにおいて第２のＰ型拡散
領域１３ｂの一部をマスクするのが良い。
【００２８】また、上述の製造方法の実施例ではインプ
ラの際に拡散制御膜を用いる例を示しているがインプラ
の際のドーズ量やアニール条件を工夫することにより拡
散制御膜を用いないで各拡散領域を形成することも可能
である。
ラの際に拡散制御膜を用いる例を示しているがインプラ
の際のドーズ量やアニール条件を工夫することにより拡
散制御膜を用いないで各拡散領域を形成することも可能
である。
【００２９】また、上述の製造方法の実施例では拡散マ
スク４１の形成材料として成長させた酸化膜を用いる例
を示した。しかし、堆積させた酸化膜、成長させた窒化
膜、堆積させた窒化膜、成長させたシリコンオキシナイ
トライド（酸窒化膜）、または、堆積させたシリコンオ
キシナイトライドを拡散マスク形成材料として用いても
良い。
スク４１の形成材料として成長させた酸化膜を用いる例
を示した。しかし、堆積させた酸化膜、成長させた窒化
膜、堆積させた窒化膜、成長させたシリコンオキシナイ
トライド（酸窒化膜）、または、堆積させたシリコンオ
キシナイトライドを拡散マスク形成材料として用いても
良い。
【００３０】
【発明の効果】上述した説明から明らかなように、この
出願の第一発明の電界効果トランジスタによれば、第２
導電型の拡散領域およびチャネル部を構成する第１導電
型の拡散領域おのおのの横方向の端が略一致、すなわち
第２導電型の拡散領域の横方向の終端に対しチャネル部
を構成する第１導電型の拡散領域の終端が、一致してい
る状態から１μｍ張り出した状態までの範囲内となるよ
うに、これら拡散領域を具えたので、第２導電型の拡散
領域の端部の周囲が高濃度の第１導電型拡散領域となる
程度が従来より軽減されるから、第２導電型の拡散領域
の端部での電界集中が従来より緩和される。これがた
め、従来より耐圧の優れた拡散型のかつデプリーション
型の電界効果トランジスタを提供出来る。
出願の第一発明の電界効果トランジスタによれば、第２
導電型の拡散領域およびチャネル部を構成する第１導電
型の拡散領域おのおのの横方向の端が略一致、すなわち
第２導電型の拡散領域の横方向の終端に対しチャネル部
を構成する第１導電型の拡散領域の終端が、一致してい
る状態から１μｍ張り出した状態までの範囲内となるよ
うに、これら拡散領域を具えたので、第２導電型の拡散
領域の端部の周囲が高濃度の第１導電型拡散領域となる
程度が従来より軽減されるから、第２導電型の拡散領域
の端部での電界集中が従来より緩和される。これがた
め、従来より耐圧の優れた拡散型のかつデプリーション
型の電界効果トランジスタを提供出来る。
【００３１】また、この出願の第二発明の電界効果トラ
ンジスタの製造方法によれば、第２導電型の拡散領域を
形成する際に用いた拡散マスク自体の開口部をエッチン
グによって所定寸法広げた拡散マスクを、チャネル部を
構成する第１導電型の拡散領域形成時の拡散マスクとし
て利用する。従って、チャネル部を構成する第１導電型
の拡散領域を第２導電型の拡散領域に対し所定の大きさ
関係でかつセルフアライン的に形成出来るので、第２導
電型の拡散領域およびチャネル部を構成する第１導電型
の拡散領域おのおのの横方向の端が略一致の関係となっ
た電界効果トランジスタを簡易に提供出来る。これがた
め、従来より耐圧の優れた拡散型のかつデプリーション
型の電界効果トランジスタを再現性良くかつ安価に製造
し得る方法を提供出来る。
ンジスタの製造方法によれば、第２導電型の拡散領域を
形成する際に用いた拡散マスク自体の開口部をエッチン
グによって所定寸法広げた拡散マスクを、チャネル部を
構成する第１導電型の拡散領域形成時の拡散マスクとし
て利用する。従って、チャネル部を構成する第１導電型
の拡散領域を第２導電型の拡散領域に対し所定の大きさ
関係でかつセルフアライン的に形成出来るので、第２導
電型の拡散領域およびチャネル部を構成する第１導電型
の拡散領域おのおのの横方向の端が略一致の関係となっ
た電界効果トランジスタを簡易に提供出来る。これがた
め、従来より耐圧の優れた拡散型のかつデプリーション
型の電界効果トランジスタを再現性良くかつ安価に製造
し得る方法を提供出来る。
【図１】第一発明の第１の実施例の説明図である。
【図２】第一発明の説明図であり、チャネル部の張り出
し寸法と耐圧との関係を示した図である。
し寸法と耐圧との関係を示した図である。
【図３】第一発明の第１の実施例のＦＥＴの動作説明図
である。
である。
【図４】第一発明の第２の実施例の説明図である。
【図５】第一発明の第３の実施例の説明図である。
【図６】（Ａ）〜（Ｃ）は、製造方法の実施例の説明に
供する工程図である。
供する工程図である。
【図７】（Ａ）および（Ｂ）は、製造方法の実施例の説
明に供する図６に続く工程図である。
明に供する図６に続く工程図である。
【図８】（Ａ）および（Ｂ）は、製造方法の実施例の説
明に供する図７に続く工程図である。
明に供する図７に続く工程図である。
【図９】課題の説明図（その１）である。
【図１０】課題の説明図（その２）である。
【図１１】課題の説明図（その３）である。
１１：第１導電型の半導体下地（Ｎ- 型シリコン基板）
１３：第２導電型の拡散領域（Ｐ型拡散領域）
１３ａ：第１の第２導電型の拡散領域
１３ｂ：第２の第２導電型の拡散領域
１５：高濃度の第１導電型の拡散領域（ソースコンタク
ト用のＮ+ 型拡散領域） １７：チャネル部を構成する第１導電型の拡散領域（Ｎ
+ 型拡散領域） １９：ゲート絶縁膜 ２１：ゲート電極 ２３：中間絶縁膜 ２５：配線（ソース電極） ２７：高濃度の第２導電型の拡散領域（ソースコンタク
ト用のＰ+ 型拡散領域） ４１：拡散マスク ４１ｘ：エッチング処理の済んだ拡散マスク
ト用のＮ+ 型拡散領域） １７：チャネル部を構成する第１導電型の拡散領域（Ｎ
+ 型拡散領域） １９：ゲート絶縁膜 ２１：ゲート電極 ２３：中間絶縁膜 ２５：配線（ソース電極） ２７：高濃度の第２導電型の拡散領域（ソースコンタク
ト用のＰ+ 型拡散領域） ４１：拡散マスク ４１ｘ：エッチング処理の済んだ拡散マスク
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 652
Claims (4)
- 【請求項１】 第１導電型の半導体下地と、該下地の一
部に形成された第２導電型の拡散領域と、該第２導電型
の拡散領域の一部表面から該領域より浅い深さで形成さ
れた高濃度の第１導電型の拡散領域と、前記第２導電型
の拡散領域の、前記高濃度の第１導電型の拡散領域が形
成された部分以外の部分の表層部の少なくとも一部に形
成されチャネル部を構成する第１導電型の拡散領域と、
該第１導電型の拡散領域上に形成されたゲート絶縁膜
と、を具えたデプリーション型の電界効果トランジスタ
において、 前記第２導電型の拡散領域の横方向の終端に対しチャネ
ル部を構成する前記第１導電型の拡散領域の終端が、一
致している状態から１μｍ張り出した状態までの範囲内
となるように、これら拡散領域を具えたことを特徴とす
る電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 前記第２導電型の拡散領域を、第１の第２導電型の拡散
領域と、該第１の第２導電型の拡散領域の表層部に形成
されかつ前記チャネル部を構成する第１導電型の拡散領
域よりは深い深さの第２の第２導電型の拡散領域とで構
成してあることを特徴とする電界効果トランジスタ。 - 【請求項３】 第１導電型の半導体下地と、該下地の一
部に形成された第２導電型の拡散領域と、該第２導電型
の拡散領域の一部表面から該領域より浅い深さで形成さ
れた高濃度の第１導電型の拡散領域と、前記第２導電型
の拡散領域の、前記高濃度の第１導電型の拡散領域が形
成された部分以外の部分の表層部の少なくとも一部に形
成されチャネル部を構成する第１導電型の拡散領域と、
該第１導電型の拡散領域上に形成されたゲート絶縁膜
と、を具えたデプリーション型の電界効果トランジスタ
を製造するに当たり、 第１導電型の半導体下地上に、該下地の第２導電型の拡
散領域を形成する予定領域に当たる部分を露出する開口
部を有した拡散マスクを、形成する工程と、 該拡散マスクの形成の済んだ第１導電型の半導体下地に
第２導電型の拡散領域を形成するための不純物を導入す
る工程と、 該不純物を導入する工程を終えた後、前記拡散マスクに
対しその開口部の開口寸法が所定寸法広がるようにエッ
チング処理する工程と、 該エッチング処理の済んだ拡散マスクを有した状態の半
導体下地に、チャネル部を構成する第１導電型の拡散領
域を形成するための不純物を導入する工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。 - 【請求項４】 請求項３に記載の電界効果トランジスタ
の製造方法において、 前記第２導電型の拡散領域を形成するための不純物の導
入は、該不純物を前記下地の深い深さにまで導入する第
１の工程と前記下地の表層部に導入する第２の工程とを
この順に実施することにより行うことを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06752095A JP3521246B2 (ja) | 1995-03-27 | 1995-03-27 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06752095A JP3521246B2 (ja) | 1995-03-27 | 1995-03-27 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264766A JPH08264766A (ja) | 1996-10-11 |
| JP3521246B2 true JP3521246B2 (ja) | 2004-04-19 |
Family
ID=13347343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06752095A Expired - Fee Related JP3521246B2 (ja) | 1995-03-27 | 1995-03-27 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3521246B2 (ja) |
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| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| US6956238B2 (en) * | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7221010B2 (en) | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
| US6979863B2 (en) | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7414268B2 (en) | 2005-05-18 | 2008-08-19 | Cree, Inc. | High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| EP2631951B1 (en) | 2006-08-17 | 2017-10-11 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| JP4938157B2 (ja) * | 2009-10-22 | 2012-05-23 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| WO2011089861A1 (ja) * | 2010-01-19 | 2011-07-28 | パナソニック株式会社 | 半導体装置およびその製造方法 |
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| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| WO2013036370A1 (en) | 2011-09-11 | 2013-03-14 | Cree, Inc. | High current density power module comprising transistors with improved layout |
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| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
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-
1995
- 1995-03-27 JP JP06752095A patent/JP3521246B2/ja not_active Expired - Fee Related
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