JP2002208629A

JP2002208629A - 半導体装置、及び、半導体装置の製造方法

Info

Publication number: JP2002208629A
Application number: JP2001286754A
Authority: JP
Inventors: Atsuyoshi Satou; 敦祥佐藤; Seiichi Mori; 誠一森; Masayuki Ichige; 正之市毛; Yuji Takeuchi; 祐司竹内; Hiroaki Hazama; 博顕間; Hirotaka Ogiwara; 博隆荻原; Shigehiko Kaji; 成彦梶; Yukio Nishiyama; 幸男西山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-11-09
Filing date: 2001-09-20
Publication date: 2002-07-26

Abstract

(57)【要約】【課題】半導体装置の製造過程で形成される高アスペ
クト比を有するトレンチを高密度プラズマ（ＨＤＰ）法
で埋め込むことが可能な半導体装置の製造方法を提供す
る。【解決手段】半導体基板の表面上又は上方に形成され
た溝の内面にＨＤＰ法による第１のシリコン酸化膜の成
膜をスタートする。そして、第１のシリコン酸化膜が溝
の開口部を塞ぐ前に第１のシリコン酸化膜の成膜をスト
ップする。さらに、開口部の付近に堆積した第１のシリ
コン酸化膜をエッチングし、溝の底に堆積した第１のシ
リコン酸化膜の上にＨＤＰ法で第２のシリコン酸化膜を
成膜する。このことにより、溝の底に第１と第２のシリ
コン酸化膜を積層できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造過
程で形成される溝（トレンチ）の埋め込み方法に関し、
特に、高アスペクト比を有するトレンチを高密度プラズ
マ（ＨＤＰ）法で埋め込む方法、及び、素子分離耐性の
高いシャロウトレンチアイソレイション（ＳＴＩ：Ｓｈ
ａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）の形
成方法に関する。

【０００２】

【従来の技術】近年の半導体装置の微細化に伴い、半導
体装置の製造において、微小な素子分離が必要とされ、
トレンチによる素子分離（ＳＴＩ；ＳｈａｌｌｏｗＴ
ｒｅｎｃｈＩｓｏｌａｔｉｏｎ）が、用いられるよう
になってきた。そして、ＳＴＩの微細化も同様の目的で
行われている。ＳＴＩのトレンチは開口幅が狭く深さが
深くなり、すなわち、開口幅に対する深さの比であるア
スペクト比が高くなってきている。このため、ＳＴＩを
形成する際には、高アスペクト比のトレンチを絶縁体で
埋め込むプロセスが必要となってきている。

【０００３】高アスペクトのトレンチを埋め込む方法と
して、高密度プラズマ（ＨＤＰ：ＨｉｇｈＤｅｎｓｉ
ｔｙＰｌａｓｍａ）化学気相成長（ＣＶＤ）法による
シリコン酸化膜（以下ＨＤＰ膜と呼ぶ）を埋め込む方法
がある。しかし、近年の半導体装置のさらなる微細化に
ともない、ＳＴＩのトレンチもさらに高アスペクト比化
しており、高アスペクト比３を超えるトレンチはＨＤＰ
膜でも埋め込めない。図３１の（ａ）と（ｂ）に示すよ
うに、シリコン基板１に設けられた溝にＨＤＰ膜３６が
埋め込まれているが、溝の上部はＨＤＰ膜３７で塞がれ
膜３６の上にはボイド３２ができ、溝が完全に埋め込め
ないのである。

【０００４】また、ＥＥＰＲＯＭなどの高電圧を使用す
るデバイスにおいては、微細化に伴い、分離幅が狭く、
なおかつ、高い素子分離性能を持つＳＴＩが必要とされ
てきている。分離幅を狭くして、高い素子分離耐性を得
るには、深いＳＴＩが必要とされるが、ＳＴＩを深くす
ることによって、セルアレイなどの特に微細なＳＴＩに
おいては、埋め込みアスペクトが非常に高くなるため、
絶縁膜の埋め込みが困難になるという問題があった。

【０００５】

【発明が解決しようとする課題】発明者らは、アスペク
ト比３を超える溝（トレンチ）をＨＤＰ膜が埋め込めな
い理由を鋭意検討した結果、２つの理由が明らかになっ
た。

【０００６】第１の理由は、ＨＤＰ膜にて、トレンチを
埋め込む際に、マスク材３の上に堆積するＨＤＰ膜３７
は、マスク材３の上面の端部の上に堆積しても、スパッ
タされやすく角が丸くなる。この丸くなった部分は、上
方から飛来するイオンを反射し、付着させることなく斜
め横方向に入射方向を変えてしまう。その変更された入
射方向の先はトレンチの側壁、特にマスク材３等のトレ
ンチの上方の側壁であり、図３１（ａ）に示すように側
壁の上方にもＨＤＰ膜３７が堆積する。トレンチの底部
から埋め込まれるＨＤＰ膜３６がトレンチの上部に達す
る前に、側壁のＨＤＰ膜３７が成長しトレンチを完全に
塞いでしまうと、大きな空隙３２（ボイド：Ｖｏｉｄ）
ができる。そのため、従来のＨＤＰ膜を用いたＳＴＩ形
成プロセスは、アスペクト比が３を超えると、トレンチ
が深くなり長くなる膜３６で埋め込む時間に対して、ト
レンチの開口幅が狭くなり膜３７が開口を塞ぐ時間が短
くなりボイド３２が発生していた。

【０００７】第２の理由は、図３１（ｂ）のように、ゲ
ート電極部１５をＳＴＩ３６等と自己整合的に形成する
構造のＳＴＩのトレンチが埋め込めない理由である。Ｈ
ＤＰ膜３６堆積時のシリコン（Ｓｉ）基板１へのダメー
ジを防ぐために、ＨＤＰ膜を埋め込む前に、予め、この
トレンチの側面及び底面を１０ｎｍ程度酸化する。この
場合に、従来の酸化方法では、酸化レートがシリコンの
結晶の面方向依存性を強く有する。そのため、一般には
酸化される表面に様々な結晶面が出ているポリシリコン
１５（Ｐｏｌｙ−Ｓｉ）の方がシリコン基板１より酸化
レートが高く、マスク材のポリシリコン部１５が大きく
酸化されるため、溝の側壁にポリシリコン１５が酸化し
た酸化膜が張りだし、開口が狭くなり埋め込み性が劣化
する。

【０００８】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、高密度プラズマ（Ｈ
ＤＰ）法で埋め込まれた高アスペクト比を有するトレン
チを有する半導体装置を提供することにある。

【０００９】また、本発明は、半導体装置の製造過程で
形成される高アスペクト比を有するトレンチをＨＤＰ法
で埋め込むことが可能な半導体装置の製造方法を提供す
ることにある。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
めの本発明の第１の特徴である半導体装置の製造方法に
ついて述べる。この製造方法では、まず、半導体基板の
表面上又は上方に溝を形成する。次ぎに、高密度プラズ
マ（ＨＤＰ）法で、溝の開口部を塞がないように、第１
のシリコン酸化膜を成膜する。そして、溝の側面又は溝
の開口面に堆積した第１のシリコン酸化膜を、溝の側面
又は溝の開口面が露出するまで除去する。さらに、第１
のシリコン酸化膜の上と溝の側面又は溝の開口面の上に
高密度プラズマ（ＨＤＰ）法で第２のシリコン酸化膜を
成膜する。

【００１１】次ぎに、本発明の第２の特徴である半導体
装置の製造方法について述べる。この製造方法では、ま
ず、半導体基板上にバッファ絶縁膜と第１のマスク材を
形成する工程と、第１のパターン形状に、第１のマスク
材とバッファ絶縁膜と基板をエッチングして第１の溝を
形成する工程と、この第１の溝に第１の絶縁膜を埋め込
む工程を有する。さらに、基板上にゲート絶縁膜とゲー
ト電極材と第２のマスク材を形成する工程と、この第２
のマスク材とゲート電極材とゲート絶縁膜をエッチング
して貫通し、さらに、基板を第１の溝を形成する工程の
基板のエッチングより浅くエッチングして、第１のパタ
ーンより幅の広い第２のパターン形状で第１のパターン
に重なる位置に第２の溝を形成する工程と、この第２の
溝に第２の絶縁膜を埋め込む工程とを有する。

【００１２】

【発明の実施の形態】次に、図面を参照して、本発明の
実施例について説明する。なお、以下の図面の記載にお
いて、同一又は類似の部分には同一又は類似の符号を付
している。また、図面は模式的なものであり、厚みと平
面寸法との関係、各層の厚みの比率等は現実のものとは
異なることに留意すべきである。

【００１３】（実施例１）実施例１として、本発明を半
導体装置のＳＴＩのトレンチの埋め込みに適用した場合
を説明する。

【００１４】（実施例１の第１の実施の形態）図４
（ｃ）は本発明の実施例１の第１の実施の形態に係る半
導体装置の断面図である。本発明の実施例１の第１の実
施の形態に係る半導体装置は、表面に溝を有する半導体
基板１と、その溝の底面に接する底面と、その溝の側面
に接する側面とを有する絶縁体６と、その絶縁体６の上
面に接する底面と、その溝の側面に接する側面とを有す
る絶縁体９とで構成される。半導体基板１の溝がアスペ
クト比３程度を超える場合に本発明は一層効果的であ
る。半導体基板１の表面に形成された溝に絶縁体６と９
を積層して埋め込むことにより素子分離領域を形成する
ことができる。

【００１５】図１乃至４は、本発明の実施例１の第１の
実施の形態に係る半導体装置の製造方法を示す工程断面
図である。以下に製造方法を説明する。

【００１６】本発明の半導体装置の製造方法は、高アス
ペクト比のトレンチにＨＤＰ膜を埋め込む方法である。
ＨＤＰ膜を高アスペクトのトレンチの途中まで埋め込
み、反射によって側壁に堆積したＨＤＰ膜を一度剥離
し、さらにもう一度ＨＤＰ膜を堆積することにより、従
来ではＨＤＰ膜での埋め込み不可能な高アスペクトのト
レンチをＨＤＰ膜にて埋め込む方法である。

【００１７】（１）まず、図１（ａ）に示すように、半
導体基板１上に熱酸化法によりバッファ酸化膜２を形成
する。次に、マスク材３として例えば窒化シリコン膜を
減圧化学気相成長（ＬＰＣＶＤ）法により形成する。

【００１８】（２）図１（ｂ）に示すように、フォトリ
ソグラフィー法により素子領域となる部分にフォトレジ
ストパターン４を形成する。

【００１９】（３）次に、図１（ｃ）に示すように、フ
ォトレジスト４をマスクとしてマスク材３をエッチング
し、続いてバッファ絶縁膜２をエッチングする。

【００２０】（４）さらに、図２（ａ）に示すように、
半導体基板１をマスク材３をマスクにエッチングして素
子分離領域となるアスペクト比５以上の高アスペクト比
のトレンチ５を形成する。トレンチの開口幅は例えば１
００ｎｍ前後である。

【００２１】（５）続いて、図２（ｂ）に示すように、
このトレンチ５にＨＤＰ膜６を埋め込む。基板１を６５
０℃程度に昇温すると埋め込み特性を最適化できる。ま
ず、トレンチ５の側壁の上部に堆積するＨＤＰ膜７が、
トレンチ５の間口を塞ぐ直前まで、ＨＤＰ膜６と７を堆
積する。例えば膜厚３００ｎｍ程度堆積すると、ＨＤＰ
膜６で埋め込まれた深さも３００ｎｍ程度になり、ＨＤ
Ｐ膜７の側壁部の膜厚はその約１０分の１の３０ｎｍ程
度になる。開口幅１００ｎｍのトレンチ５の両側の側壁
に３０ｎｍの膜７が堆積すると、残される間口は４０ｎ
ｍである。ＨＤＰ膜６の堆積時のシリコン基板１へのダ
メージを防ぐため、ＨＤＰ膜６を埋め込む前に、あらか
じめ、このトレンチの内部を膜厚１０ｎｍ程度酸化して
おいてもよい。

【００２２】（６）図２（ｃ）に示すように、希弗酸な
どのウェット（Ｗｅｔ）エッチング処理、ケミカルドラ
イエッチング（ＣＤＥ）、又は、フッ酸蒸気（ＶＰＣ）
法などを用いて、側壁に堆積しているＨＤＰ膜７をトレ
ンチ５の側面が露出するまでエッチング除去する。同時
にＨＤＰ膜６と７の全表面は等方的にエッチングされ、
膜６の上面もいくらか後退するが、側壁のＨＤＰ膜７を
剥離する程度のエッチングなら、かなりの膜厚は確保で
きる。例えば、膜厚３０ｎｍの側壁部の膜７を除去する
と膜６の上部も深さ３０ｎｍ程度除去されるが、もとの
深さ３００ｎｍの１割に過ぎず、深さ２７０ｎｍ分は残
される。

【００２３】そのため、側壁に堆積した膜７を剥離した
後のトレンチ５は底にＨＤＰ膜がかなりの膜厚で堆積し
ているため、この状態から、さらにＨＤＰ膜８を堆積す
れば、従来、ＨＤＰ膜では埋め込み不可能なアスペクト
比３を超えるトレンチ５を、ボイド（Ｖｏｉｄ）なく埋
めることが可能である。

【００２４】（７）図３（ａ）に示すように、ＨＤＰ膜
８をさらに堆積する。ＨＤＰ膜８の堆積では、溝５が膜
６で埋め込まれアスペクト比が低くなっているので、溝
５内にボイドが発生することは無かった。非常に高いア
スペクト比のトレンチで、２度目のＨＤＰ膜８の堆積時
に、再びボイドができるようであれば、ふたたび、側壁
ＨＤＰ膜８がトレンチ５の間口を塞ぐ前までＨＤＰ膜８
を堆積し、側壁ＨＤＰ膜８をエッチングし、さらにＨＤ
Ｐ膜を堆積する。そして、このことを繰り返すことによ
り、トレンチ５を完全にＨＤＰ膜６と８にて埋め込むこ
とが可能である。

【００２５】（８）続いて、図３（ｂ）に示すように、
シリコン酸化膜８と７をケミカルメカニカルポリッシン
グ（ＣＭＰ）法にてマスク材３の高さまで研磨する。

【００２６】（９）図４（ａ）に示すように、その後、
希弗酸によるエッチング処理などで、酸化膜９の表面を
落とし込む。続いて、図４（ｂ）に示すように、マスク
材を除去する。最後に、図４（ｃ）に示すように、バッ
ファ酸化膜２を除去する。こうして、シャロウ・トレン
チ・アイソレイション（ＳＴＩ）による素子分離領域６
と９が形成できる。

【００２７】ＨＤＰ膜６と９は、堆積後、熱処理をかけ
ずとも、熱酸化膜と同程度の弗酸のエッチングレートを
持っており、均質かつ緻密で吸湿することもない。この
点、コンベンショナルなＣＶＤ法やスピンオングラス
（ＳＯＧ）法で形成されるシリコン酸化膜と異なり、Ｓ
ＴＩ用の絶縁膜に好適な膜である。また、３程度のアス
ペクト比のトレンチを埋め込めるという利点があり、Ｓ
ＴＩの絶縁膜に用いるのに最適な膜であった。本発明に
よって、従来、ＨＤＰ膜での埋め込み不可能な３を超え
る高アスペクト比のトレンチをＨＤＰ膜に埋め込むこと
が可能になる。そして、今後、半導体装置の微細化に伴
う３を超える高アスペクト比のＳＴＩをＨＤＰ膜にて製
造することができる。

【００２８】（実施例１の第２の実施の形態）第１の実
施の形態において、トレンチ５の側壁のＨＤＰ膜７をエ
ッチングした後の形状は、図２（ｃ）に示すように、マ
スク材３上に堆積したＨＤＰ膜７は丸まっている。２度
目のＨＤＰ膜８を堆積させる際に、この丸まりの斜め傾
斜が上方から飛来するイオンを反射させ、トレンチ５の
側壁の堆積を助長する。そのため、２度目の埋め込みと
なるＨＤＰ膜８のボイド無くトレンチ５を埋め込む限界
は、丸まりのない単純なトレンチをボイド無く埋め込む
限界よりは劣化することになる。そこで、２度目のＨＤ
Ｐ膜８を堆積する際の、埋め込み限界を劣化させずさら
に上げるため、２度目のＨＤＰ膜８を堆積する前に以下
の工程を追加する。

【００２９】以下に実施例１の第２の実施の形態に係る
半導体装置の製造方法を説明する。第２の実施の形態に
係る半導体装置の製造方法は、第１の実施の形態に係る
半導体装置の製造方法と図２（ｃ）に示す工程（６）ま
で同じである。

【００３０】（１）次に、図５（ａ）に示すように、フ
ォトレジスト１０を塗布する。

【００３１】（２）このレジスト１０をある程度露光
し、現像すれば、図５（ｂ）に示すように、トレンチ５
の中のみにレジスト１１を残すように、レジスト１１を
落としこむことができる。また、この落とし込みはレジ
スト１０をＣＤＥ法で全面エッチバックしても得られ
る。

【００３２】（３）図６（ａ）に示すように、希弗酸な
どのウェットエッチング処理または、ＣＤＥ法にて選択
的に、マスク材３の上のいわゆるトレンチ５の開口面上
のＨＤＰ膜７のみをこの開口面が露出するまで除去す
る。

【００３３】（４）図６（ｂ）に示すように、トレンチ
５内のフォトレジスト１１を、ＣＤＥ法にて選択的に除
去する。

【００３４】（５）図６（ｃ）に示すように、ＨＤＰ膜
８をさらに堆積する。ＨＤＰ膜８の堆積では、マスク材
３上の丸まったＨＤＰ膜７がないので、トレンチ５の底
にＨＤＰ膜６が堆積され、埋め込まれていないトレンチ
のアスペクト比が３以下であれば、２度目のＨＤＰ膜８
の堆積でトレンチを完全に埋め込むことができる。な
お、非常に高アスペクト比のトレンチで、２度目のＨＤ
Ｐ膜８の堆積時に、再びボイドができるようであれば、
ふたたび上記の第２の実施の形態の製造方法を繰り返す
ことにより、トレンチを完全にＨＤＰ膜にて埋め込むこ
とが可能である。

【００３５】最後に、第１の実施の形態と同様に、工程
（８）の図３（ｂ）に示すように、シリコン酸化膜８を
ＣＭＰ法にてマスク材３の高さまで研磨する。工程
（９）の図４（ａ）乃至（ｃ）に示すように、酸化膜９
の表面を落とし込み、マスク材３を除去し、バッファ酸
化膜２を除去する。以上でＳＴＩによる素子分離領域６
と９が形成できる。

【００３６】（実施例１の第３の実施の形態）第３の実
施の形態では、ＨＤＰ膜の堆積時のシリコン基板１への
ダメージを防ぐことが可能な半導体装置の製造方法を提
供する。第３の実施の形態では、ＨＤＰ膜６堆積時のシ
リコン基板１へのダメージを防ぐために、まず、第１段
として、ＨＤＰ膜６を埋め込む前に、図７（ａ）に示す
ように、このトレンチ５の内部を膜厚１０ｎｍ程度酸化
し、酸化膜１２を形成する。そして、図７（ｂ）に示す
ように、ＨＤＰ膜６と７を堆積する。図７（ｃ）に示す
ように、側壁に堆積したＨＤＰ膜７を除去する際に、そ
のトレンチ５内の上部に位置する酸化膜１２も同時に除
去されてしまう。この状態で２度目のＨＤＰ膜８の堆積
を行うと、２度目の堆積時は、シリコン基板がむき出し
になっており、ＨＤＰ膜８の堆積時のシリコン基板１へ
のダメージを防ぐことが出来ない。そのため第２段のダ
メージ対策として、２度目のＨＤＰ膜８を埋め込む前
に、図８（ａ）に示すように、ふたたび１０ｎｍ程度酸
化し、酸化膜３３を形成する。これら２段のダメージ対
策を追加することにより、ＨＤＰ膜６と８の堆積時のシ
リコン基板１へのダメージを防ぐことができる。

【００３７】最後は、第１の実施の形態の工程（８）の
図３（ｂ）と同様に、図９（ａ）に示すように、シリコ
ン酸化膜８と７をＣＭＰ法にてマスク材３の高さまで研
磨する。工程（９）の図４（ａ）乃至（ｃ）と同様に、
まず図９（ｂ）に示すように酸化膜９の表面を落とし込
み、マスク材３を除去し、図９（ｃ）に示すようにバッ
ファ酸化膜２を除去する。以上でＳＴＩによる素子分離
領域６と９が形成できる。

【００３８】なお、本発明の実施例１の第３の実施の形
態に係る半導体装置は、図９（ｃ）に示すように、表面
に溝５を有する半導体基板１と、その溝５の底面に接
し、その溝５の側面の下部に接する裏面を有する絶縁膜
１２と、その絶縁膜１２の表面に、底面と側面が接する
絶縁体６と、その溝５の側面の上部に裏面が接し、絶縁
膜１２の端面に端面が接する絶縁膜３３と、その絶縁膜
３３の表面に側面が接し、絶縁体６の上面に底面が接す
る絶縁体９とで構成される。

【００３９】半導体基板１の溝５がアスペクト比３程度
を超える場合に本発明は一層効果的である。半導体基板
１の表面に形成された溝の表面の絶縁膜１２と３３を形
成し、溝の内部に絶縁体６と９を積層して埋め込むこと
により素子分離領域を形成することができる。

【００４０】（実施例１の第４の実施の形態）第４の実
施の形態も、第３の実施の形態と同様に、ＨＤＰ膜の堆
積時のシリコン基板１へのダメージを防ぐことを目的と
している。特に、ＨＤＰ膜６を埋め込む前にトレンチ５
内を酸化しておいた場合、側壁に堆積したＨＤＰ膜７を
除去する際、ＨＤＰ膜６を埋め込む前にトレンチ５内に
形成した酸化膜１２も同時に除去されてしまう。この状
態で２度目のＨＤＰ膜の堆積を行うと、２度目の堆積時
は、シリコン基板１がむき出しになっており、ＨＤＰ膜
８堆積時のシリコン基板１へのダメージを防ぐことが出
来ない。

【００４１】そのため、トレンチ５内を酸化しておく場
合、第３の実施の形態の図７（ａ）の酸化工程の後に、
さらに、図１０（ａ）に示すように、シリコン窒化膜
（Ｓｉ３Ｎ４）を膜厚１０ｎｍ程度好ましくは６ｎｍ程
度をＬＰＣＶＤ法で堆積する。その後は第１および第２
の実施の形態と同様に製造する。

【００４２】すなわち、（１）図１０（ｂ）に示すよう
に、このトレンチ５にＨＤＰ膜６と７を堆積させる。
（２）図１０（ｃ）に示すように、側壁に堆積している
ＨＤＰ膜７をエッチング除去する。希弗酸によるエッチ
ング処理などのシリコン窒化膜１３に対して選択性を持
たせて膜７をエッチングすることにより、ＨＤＰ膜６を
埋め込む前にトレンチ５側壁に形成した酸化膜１２がエ
ッチングされずに残る。（３）次に、図１１（ａ）に示
すように、フォトレジスト１０を塗布する。（４）図１
１（ｂ）に示すように、トレンチ５の中のみにレジスト
１１を残す。（５）図１２（ａ）に示すように、マスク
材３上のＨＤＰ膜７のみを除去する。（６）図１２
（ｂ）に示すように、トレンチ５内のフォトレジスト１
１を除去する。（７）図１２（ｃ）に示すように、ＨＤ
Ｐ膜８をさらに堆積する。（８）図１３（ａ）に示すよ
うに、シリコン酸化膜８をＣＭＰ法にてマスク材３の高
さまで研磨する。（９）図１３（ｂ）と（ｃ）に示すよ
うに、酸化膜９の表面を落とし込み、マスク材３を除去
し、バッファ酸化膜２を除去する。以上でＳＴＩによる
素子分離領域６と９が形成できる。そして、基板１中に
ＨＤＰ膜の形成によるダメージ層を形成することがな
い。

【００４３】なお、本発明の実施例１の第４の実施の形
態に係る半導体装置は、図１３（ｃ）に示すように、表
面に溝５を有する半導体基板１と、その溝５の底面と側
面に接する裏面を有するシリコン酸化膜１２と、そのシ
リコン酸化膜１２の表面に、裏面が接するシリコン窒化
膜１３と、そのシリコン窒化膜１３の表面に、底面と側
面が接する絶縁体６と、そのシリコン窒化膜１３の表面
に側面が接し、絶縁体６の上面に底面が接する絶縁体９
とで構成される。

【００４４】半導体基板１の溝５がアスペクト比３程度
を超える場合に本発明は一層効果的である。半導体基板
１の表面に形成された溝５の表面に積層される絶縁膜１
２と１３を形成し、溝の内部に絶縁体６と９を積層して
埋め込むことにより素子分離領域を形成することができ
る。

【００４５】（実施例１の第５の実施の形態）第４の実
施の形態においてＳＴＩを形成すると、図１３（ｃ）に
示すように、ＳＴＩ側壁は薄いシリコン酸化膜１２とそ
の内側に薄いシリコン窒化膜１３の積層となった構造と
なる。この場合、酸化膜−窒化膜界面の界面準位に電荷
がトラップされ、その電荷、特に、基板１表面近傍に位
置する電荷が、素子領域の電界に影響を及ぼし、半導体
装置の動作に予想外の挙動を与える可能性がある。

【００４６】そこで、第５の実施の形態では、上記の懸
念を回避するため、基板１表面近傍に位置するシリコン
窒化膜１３を除去する。

【００４７】すなわち、第４の実施の形態の図１２
（ｂ）に示すトレンチ５内のフォトレジスト１１を除去
した後に、図１４（ａ）に示すように、露出したシリコ
ン窒化膜１３を除去する。図１４（ｂ）に示すように、
ＨＤＰ膜８をさらに堆積する。図１４（ｃ）に示すよう
に、シリコン酸化膜８をＣＭＰ法にてマスク材３の高さ
まで研磨する。図１５（ａ）と（ｂ）に示すように、酸
化膜９の表面を落とし込み、マスク材３を除去し、バッ
ファ酸化膜２を除去する。以上でＳＴＩによる素子分離
領域６と９が形成できる。

【００４８】なお、第４の実施の形態の図１０（ｃ）に
示すトレンチ５の側壁上の膜７を除去した後に、図１５
（ｃ）に示すように、露出したシリコン窒化膜１３を除
去しても良い。膜１３の除去には、熱リン酸でエッチン
グすればよい。この後に、２度目のＨＤＰ膜８を堆積す
れば、上記の懸念は回避できる。

【００４９】また、本発明の実施例１の第５の実施の形
態に係る半導体装置は、図１５（ｂ）に示すように、表
面に溝５を有する半導体基板１と、その溝５の底面と側
面に接する裏面を有するシリコン酸化膜１２と、そのシ
リコン酸化膜１２の表面に、裏面が接するシリコン窒化
膜１３と、そのシリコン窒化膜１３の表面に、底面と側
面が接する絶縁体６と、そのシリコン酸化膜１２の表面
に側面が接し、絶縁体６の上面とシリコン窒化膜１３の
端面に底面が接する絶縁体９とで構成される。

【００５０】半導体基板１の溝５がアスペクト比３程度
を超える場合に本発明は一層効果的である。半導体基板
１の表面に形成された溝５の表面に積層される絶縁膜１
２と１３を形成し、溝の内部に絶縁体６と９を積層して
埋め込むことにより素子分離領域を形成することができ
る。

【００５１】（実施例１の第６の実施の形態）第６の実
施の形態は、不揮発性メモリセルのように、図１６
（ａ）のポリシリコンからなるゲート電極部１５をＳＴ
Ｉとなるトレンチ５と自己整合的に形成し、トレンチ５
を埋め込む方法について説明する。なお、第６の実施の
形態は、不揮発性メモリセルに限られず、電界効果トラ
ンジスタ（ＦＥＴ）等にも適用可能である。

【００５２】まず、図１６（ａ）に示すように、シリコ
ン基板１上に、不揮発性メモリセルのトンネル（Ｔｕｎ
ｎｅｌ）酸化膜となる膜厚１０ｎｍの酸化膜２、浮遊ゲ
ートの一部となるポリシリコン１５、キャップ材３とし
て機能するシリコン窒化膜を順次堆積する。次に、リソ
グラフィ工程とエッチングにより、素子分離領域となる
領域に溝５を掘る。具体的にはキャップ材３、ゲート材
料１５、シリコン酸化膜２と基板１を順次エッチングす
る。素子分離用の溝５と、膜３と１５は自己整合的に形
成される事になる。基板１中に掘る素子分離用の溝５の
深さは、例えば３００ｎｍといった深さである。

【００５３】次に、図１６（ｂ）に示すように、ＨＤＰ
膜８の堆積時の基板１へのダメージを防ぐために、ＨＤ
Ｐ膜８を埋め込む前に、予め、このトレンチ５の内部を
膜厚１０ｎｍ程度酸化する。この酸化はオゾン（Ｏ３）
酸化にて行う。通常の酸素又は水蒸気の熱酸化法では、
ポリシリコン１５の方がシリコン基板１より酸化レート
が高く、ポリシリコン１５が基板１より多く酸化される
ため、酸化膜の膜厚がポリシリコンの方が厚くなり、開
口が狭くなり埋め込み性が劣化する。オゾン酸化は、ポ
リシリコンとシリコンとの酸化レートの差が小さく、間
口を狭くすることがなく、埋め込み性を向上させること
ができる。また、図７（ａ）の膜１２と図８（ａ）の膜
３３の形成に基板１のオゾン酸化を用いても良い。酸化
レートの面方位依存性が少ないため、均一な薄膜を形成
することができる。

【００５４】図１６（ｃ）に示すように、ＨＤＰ膜８を
堆積する。酸化膜１６の膜厚がポリシリコン１５の側壁
でも厚くならないので、開口が狭くなり埋め込み性が劣
化することはない。オゾン酸化を用いた場合は、ＨＤＰ
膜以外の例えばＬＰ−ＴＥＯＳ法によるシリコン酸化膜
の埋め込みでも埋め込み性は良くなる。なお、オゾン酸
化による埋め込み性の改善の上限はポリシリコン１５の
無い図７（ａ）の溝５の埋め込み性までである。すなわ
ち、オゾン酸化によって埋め込み性は向上するが、オゾ
ン酸化を行う場合であってもアスペクト比が３程度を越
えるときは、ＨＤＰ膜の埋め込みには第１乃至５の実施
の形態に記載された埋め込み方法を併用する必要があ
る。

【００５５】なお、第６の実施の形態では、トレンチ５
の内部の酸化にオゾン酸化を行ったが、以下に示す酸化
法でもポリシリコン１５とシリコン基板１との酸化レー
トの差が小さいという特徴を有し、オゾン酸化と同様の
埋め込み性の改善が見られた。その第１の酸化法は、シ
リコン基板１等の直上において水素（Ｈ_２）と酸素（Ｏ
_２）を燃焼させ、基板１を燃焼酸化する方法である。第
２の酸化法は、触媒を用いて酸素ラジカル（Ｏ^＊）を発
生させ、この酸素ラジカルでシリコン基板１等を酸化す
る方法である。これらのオゾン酸化と第１と第２の酸化
法の共通点は、酸素ラジカルが発生し、この酸素ラジカ
ルでシリコン基板１等を酸化する点である。オゾン酸化
では、オゾンを構成する３つの酸素原子（Ｏ）のうち１
つの酸素原子が遊離し、酸素ラジカルを発生させる。被
酸化物直上での燃焼酸化では、寿命の短い酸素ラジカル
を基板１等に供給でき、酸素ラジカルは主たる酸化剤で
ある。酸素ラジカルは大きな酸化力を有し、この酸化力
により酸化反応は容易に起こり、酸化速度は酸素ラジカ
ルの供給律速されている。このことにより、酸素ラジカ
ルによる酸化では、酸素ラジカルの供給量が等しいと考
えられるポリシリコン１５とシリコン基板１において、
ほぼ等しい酸化レートが得られる。

【００５６】図１７（ａ）に示すように、シリコン酸化
膜８をＣＭＰ法にてマスク材３の高さまで研磨する。図
１７（ｂ）と（ｃ）に示すように、酸化膜９の表面を落
とし込み、マスク材３を除去する。以上でＳＴＩによる
素子分離領域１６と９が形成できる。

【００５７】また、本発明の実施例１の第６の実施の形
態に係る半導体装置は、図１７（ｃ）に示すように、表
面に溝５を有する半導体基板１と、基板１の表面上に裏
面が接するように設けられ、溝５の上に開口部を有する
絶縁膜２と、絶縁膜２の表面上に設けられ、溝５の上に
開口部を有するポリシリコン膜１５と、その溝５の底面
と側面に接し膜１５の開口部の側面に接する裏面を有
し、膜厚が均一なシリコン酸化膜１６と、そのシリコン
酸化膜１６の表面に、底面と側面が接する絶縁体９とで
構成される。半導体基板１の溝５がアスペクト比３程度
あるいはそれを超える場合に本発明は一層効果的であ
る。

【００５８】（実施例２）実施例２として、本発明を半
導体装置のゲート電極間の埋め込みに適用した場合を説
明する。図２５（ｂ）は本発明の実施例２に係る半導体
装置の断面図である。本発明の実施例２に係る半導体装
置は、不揮発性メモリセルを有する半導体装置であり、
半導体基板１と、基板１の上部に設けられる複数のゲー
ト電極部と、側面が複数のゲート電極部の側面と接し、
基板１上に積層された絶縁膜６，２６と９とで構成され
る。

【００５９】基板１の上部にはソース・ドレイン領域と
なる基板１とは導電型の異なる半導体領域２３と２５が
存在する。ゲート電極部は、基板１上の不揮発性メモリ
セルのトンネル（Ｔｕｎｎｅｌ）酸化膜となる膜厚１０
ｎｍの酸化膜２と、膜２上の浮遊ゲートの一部となる膜
厚１２５ｎｍのポリシリコン１５と、ポリシリコン１５
上の膜厚１０ｎｍのＯＮＯ膜などの絶縁膜１７と、膜１
７上の制御電極となる膜厚１２５ｎｍのポリシリコン２
２と膜厚１００ｎｍのタングステンシリコン（ＷＳｉ）
膜１９と、膜１９の上のキャップ材として機能する膜厚
１５０ｎｍのシリコン窒化膜３と、これらの側面に設け
られるスペーサとして機能する膜厚２０ｎｍのシリコン
窒化膜２４とで構成される。ゲート電極部のピッチは２
００ｎｍで、そのライン・アンド・スペースは１００ｎ
ｍと１００ｎｍである。半導体基板１を底面とし、複数
のゲート電極部の側壁を側面とする溝は、開口幅が６０
ｎｍ、深さが５２０ｎｍ、アスペクト比が３を超え８に
達する。なお、実施例２は、不揮発性メモリセルに限ら
れず、電界効果トランジスタ（ＦＥＴ）等にも適用可能
である。

【００６０】図１８乃至２５は、本発明の実施例２に係
る半導体装置の製造方法を示す工程断面図である。実施
例２の半導体装置の製造方法は、高アスペクト比のトレ
ンチを形成するゲート電極間にＨＤＰ膜を埋め込む方法
である。まず、ＨＤＰ膜を高アスペクトのトレンチの途
中まで埋め込む。次に、トレンチの開口部近傍に堆積し
たＨＤＰ膜をエッチングし再度ＨＤＰ膜を堆積すること
を１回又は複数回繰り返す。ことにより、従来ではＨＤ
Ｐ膜での埋め込み不可能な高アスペクトのトレンチをＨ
ＤＰ膜にて埋め込む方法である。

【００６１】（１）まず、図１８（ａ）に示すように、
ｐ型シリコン（Ｓｉ）基板１上に、不揮発性メモリセル
のトンネル（Ｔｕｎｎｅｌ）酸化膜となる膜厚１０ｎｍ
の酸化膜２、浮遊ゲートとなるポリシリコン１５、ＯＮ
Ｏ膜１７、制御電極となるポリシリコン１８とＷＳｉ膜
１９、キャップ材として機能するシリコン窒化膜３を順
次堆積する。

【００６２】（２）次に、素子毎にゲート電極を分離す
る。図１８（ｂ）に示すように、リソグラフィ工程とエ
ッチングにより、溝５を掘る。具体的にはキャップ材
３、ＷＳｉ膜１９、ポリシリコン１８、ＯＮＯ膜１７、
ポリシリコン１５、トンネル酸化膜２を順次エッチング
する。

【００６３】（３）図１９（ａ）に示すように、酸化膜
２０乃至２２を例えば熱酸化法により形成する。この膜
厚は例えば１０ｎｍといった膜厚である。

【００６４】（４）図１９（ｂ）に示すように、キャッ
プ材３をマスクに基板１にイオン注入を行いｎ型半導体
領域２３を形成する。

【００６５】（５）図２０（ａ）に示すように、シリコ
ン窒化膜をＣＶＤ法で膜厚２０ｎｍ程度成膜し、反応性
イオンエッチング（ＲＩＥ）法で全面エッチバックする
ことにより、シリコン窒化膜のスペーサ層２４を形成す
る。

【００６６】（６）図２０（ｂ）に示すように、キャッ
プ材３をマスクに基板１にイオン注入を行いｎ型半導体
領域２５を形成する。このことにより、ソース・ドレイ
ン領域となる半導体領域２３と２５が形成できる。

【００６７】（７）図２１（ａ）に示すように、このト
レンチ５にＨＤＰ膜６を埋め込む。トレンチ５の側壁の
上部に堆積するＨＤＰ膜７が、トレンチ５の間口を塞ぐ
直前まで、ＨＤＰ膜６と７を堆積する。例えば開口幅が
６０ｎｍであれば、膜厚２００ｎｍ程度堆積すると、Ｈ
ＤＰ膜６で埋め込まれた深さも２００ｎｍ程度になり、
ＨＤＰ膜７の側壁部の膜厚はその約１０分の１の２０ｎ
ｍ程度になる。開口幅６０ｎｍのトレンチ５の両側の側
壁に２０ｎｍの膜７が堆積すると、残される間口は１０
ｎｍである。

【００６８】（８）図２１（ｂ）に示すように、希弗酸
などのウェット（Ｗｅｔ）エッチング処理、ケミカルド
ライエッチング（ＣＤＥ）、又は、フッ酸蒸気（ＶＰ
Ｃ）法などを用いて、側壁に堆積しているＨＤＰ膜７を
エッチング除去する。同時にＨＤＰ膜６と７の全表面は
等方的にエッチングされ、膜６の上面もいくらか後退す
る。例えば、膜厚２０ｎｍの側壁部の膜７を除去すると
膜６の上部も深さ２０ｎｍ程度除去されるが、もとの深
さ２００ｎｍの１割に過ぎず、深さ１８０ｎｍ分は残さ
れる。

【００６９】（９）次に、フォトレジストを全面に塗布
し、レジスト１０をＣＤＥ法で全面エッチバックする。
図２２（ａ）に示すように、トレンチ５の中のみにレジ
スト１１を残す。

【００７０】（１０）図２２（ｂ）に示すように、希弗
酸などのウェットエッチング処理にて選択的に、マスク
材３上のＨＤＰ膜７のみを除去する。

【００７１】（１１）図２３（ａ）に示すように、トレ
ンチ５内のフォトレジスト１１を、ＣＤＥ法にて選択的
に除去する。

【００７２】（１２）図２３（ｂ）に示すように、ＨＤ
Ｐ膜２６をさらに堆積する。ＨＤＰ膜２６の堆積も、膜
６と同様に堆積できる。すなわち、開口幅が膜６の堆積
時と同様に６０ｎｍなので、膜厚２００ｎｍ程度堆積で
き、ＨＤＰ膜２６で埋め込める深さも２００ｎｍ程度に
なる。ＨＤＰ膜２７の側壁部の膜厚も２０ｎｍ程度にな
るので、間口も１０ｎｍ程度残される。膜６と２６を合
わせた合計の埋め込み深さは３８０ｎｍに達する。

【００７３】（１３）図２４（ａ）に示すように、希弗
酸などのウェット（Ｗｅｔ）エッチング処理などを用い
て、側壁に堆積しているＨＤＰ膜２７をエッチング除去
する。同時にＨＤＰ膜２６と２７の全表面は等方的にエ
ッチングされ、膜６の上面もいくらか後退する。膜厚２
０ｎｍの側壁部の膜２７を除去すると膜２６の上部も深
さ２０ｎｍ程度除去されるが、もとの深さ２００ｎｍの
１割に過ぎず、深さ１８０ｎｍ分は残され、膜６と２６
を合わせた合計の深さは３６０ｎｍになる。

【００７４】（１４）次に、工程（９）乃至（１１）を
再度行い、図２４（ｂ）に示すように、マスク材３上の
ＨＤＰ膜２７のみを除去する。

【００７５】（１５）図２５（ａ）に示すように、ＨＤ
Ｐ膜８をさらに堆積する。ＨＤＰ膜８の堆積では、埋め
込まれていない溝５の残りの深さが１６０ｎｍ、開口幅
は６０ｎｍでアスペクト比が３以下になるので、ＨＤＰ
膜８の堆積でトレンチ５を完全に埋め込むことができ
る。

【００７６】（１６）最後に、図２５（ｂ）に示すよう
に、シリコン酸化膜８をＣＭＰ法にてマスク材３の高さ
まで研磨する。

【００７７】（実施例３）実施例３として、本発明を半
導体装置のメタル配線間の埋め込みに適用した場合を説
明する。図３０は本発明の実施例３に係る半導体装置の
断面図である。本発明の実施例３に係る半導体装置は、
半導体基板１と、基板１上に設けられた層間絶縁膜２８
と、膜２８上に設けられた複数のメタル配線２９乃至３
１と、側面が複数のメタル配線２９乃至３１の下方の側
面と接し、膜２８上に積層された絶縁膜６と、複数のメ
タル配線２９乃至３１の上方の側面と接し、膜６とメタ
ル配線２９乃至３１の上に設けられる絶縁膜８とで構成
される。

【００７８】メタル配線２９乃至３１は、膜２８上の膜
厚４０ｎｍの窒化チタン膜２９と、膜２９上の膜厚２４
０ｎｍのアルミニウム合金膜３０と、膜３０上の膜厚２
０ｎｍの窒化チタン膜３１とで構成される。メタル配線
２９乃至３１のピッチは２００ｎｍで、そのライン・ア
ンド・スペースは１００ｎｍと１００ｎｍである。膜２
８を底面とし、複数のメタル配線２９乃至３１の側壁を
側面とする溝は、開口幅が１００ｎｍ、深さが３００ｎ
ｍ、アスペクト比が３である。

【００７９】図２６乃至３０は、本発明の実施例３に係
る半導体装置の製造方法を示す工程断面図である。実施
例３の半導体装置の製造方法は、高アスペクト比のトレ
ンチを形成するメタル配線間にＨＤＰ膜を埋め込む方法
である。

【００８０】（１）まず、図２６（ａ）に示すように、
シリコン基板１上に、層間絶縁膜２８、窒化チタン膜２
９、アルミニウム合金膜３０、窒化チタン膜３１を順次
堆積する。

【００８１】（２）次に、配線毎に分離する。図２６
（ｂ）に示すように、リソグラフィ工程とエッチングに
より、溝５を掘る。具体的には窒化チタン膜３１、アル
ミニウム合金膜３０、窒化チタン膜２９を順次エッチン
グする。

【００８２】（３）図２７（ａ）に示すように、このト
レンチ５にＨＤＰ膜６を埋め込む。埋め込み時の基板１
の温度は４５０℃程度にする。埋め込み性が劣化するに
もかかわらず、実施例１及び２の６５０℃より温度を下
げるのは、アルミニウム合金膜３０の耐熱温度の上限が
４５０℃程度だからである。埋め込み性の劣化の程度だ
が、埋め込み可能のアスペクト比で６５０℃の３程度か
ら４５０℃では２程度に低下する。トレンチ５の側壁の
上部に堆積するＨＤＰ膜７が、トレンチ５の間口を塞ぐ
直前まで、ＨＤＰ膜６と７を堆積する。開口幅が１００
ｎｍであれば、膜厚１５０ｎｍ程度堆積すると、ＨＤＰ
膜６で埋め込まれた深さも１５０ｎｍ程度になり、ＨＤ
Ｐ膜７の側壁部の膜厚はその約５分の１の３０ｎｍ程度
になる。開口幅１００ｎｍのトレンチ５の両側の側壁に
３０ｎｍの膜７が堆積すると、残される間口は４０ｎｍ
である。

【００８３】（４）図２７（ｂ）に示すように、ＣＤＥ
法を用いて側壁に堆積しているＨＤＰ膜７をエッチング
除去する。同時にＨＤＰ膜６と７の全表面は等方的にエ
ッチングされ、膜６の上面もいくらか後退する。例え
ば、膜厚３０ｎｍの側壁部の膜７を除去すると膜６の上
部も深さ３０ｎｍ程度除去されるが、もとの深さ１５０
ｎｍの２割に過ぎず、深さ１２０ｎｍ分は残される。

【００８４】（５）次に、フォトレジストを全面に塗布
し、レジストをＣＤＥ法で全面エッチバックし、図２８
（ａ）に示すように、レジスト１１を溝５に埋め込む。

【００８５】（６）図２８（ｂ）に示すように、レジス
ト１１をマスクにＣＤＥ法を行い、配線３１上のＨＤＰ
膜７のみを除去する。

【００８６】（７）図２９（ａ）に示すように、トレン
チ５内のフォトレジスト１１を、ＣＤＥ法にて選択的に
除去する。

【００８７】（８）図２９（ｂ）に示すように、ＨＤＰ
膜８をさらに堆積する。ＨＤＰ膜８の堆積では、埋め込
まれていない溝５の残りの深さが１８０ｎｍ、開口幅は
１００ｎｍでアスペクト比が２以下になるので、ＨＤＰ
膜８の堆積でトレンチ５を完全に埋め込むことができ
る。

【００８８】（９）最後に、図３０に示すように、シリ
コン酸化膜８をＣＭＰ法にて平坦にする。

【００８９】（実施例１の第７の実施の形態）実施例１
の第７の実施の形態も、実施例１の第３の実施の形態と
同様に、ＨＤＰ膜の堆積時のシリコン基板１へのダメー
ジを防ぐことを目的としている。特に、ＨＤＰ膜７を埋
め込む前にトレンチ５内を酸化しておいた場合、側壁に
堆積したＨＤＰ膜７を除去する際、ＨＤＰ膜８を埋め込
む前にトレンチ５内に形成した酸化膜１２も同時に除去
されてしまう。この状態で２度目のＨＤＰ膜８の堆積を
行うと、２度目の堆積時は、シリコン基板１がむき出し
になっており、ＨＤＰ膜８堆積時のシリコン基板１への
ダメージを防ぐことが出来ない。

【００９０】そのため、トレンチ５内を酸化しておく場
合、第３の実施の形態の図７（ａ）の酸化工程の後に、
まず、図３２（ａ）に示すように、ＨＤＰ膜７を高アス
ペクトのトレンチ５の途中まで埋め込む。

【００９１】次ぎに、図３２（ｂ）に示すように、マス
ク材３上のＨＤＰ膜７をトレンチ５の開口面が露出する
までＣＭＰ法にて取り除く。このとき、側壁のＨＤＰ膜
３８は残ったままなので、酸化膜１２は除去されずにす
む。

【００９２】その後、図３２（ｃ）に示すように、さら
にもう一度ＨＤＰ膜８を堆積する。ＣＭＰ法によるマス
ク材３上のＨＤＰ膜７の除去により、トレンチ５のアス
ペクト比が低くなるので、この状態からＨＤＰ膜８を堆
積すれば、高アスペクトのトレンチ５はボイド（Ｖｏｉ
ｄ）無く埋めることが可能になる。従来ではＨＤＰ膜で
は埋め込み不可能な高アスペクトのトレンチ５をＨＤＰ
膜７と８にて埋め込むことができる。

【００９３】図３３（ａ）に示すように、シリコン酸化
膜８をＣＭＰ法にてマスク材３の高さまで研磨する。ト
レンチ５の中には絶縁体３８と３９が埋め込まれる。

【００９４】図３３（ｂ）と（ｃ）に示すように、酸化
膜３８と３９の表面を希弗酸などのウェット（Ｗｅｔ）
処理により落とし込み、マスク材３を除去し、バッファ
酸化膜２を除去する。以上でＳＴＩによる素子分離領域
３８と３９が形成できる。そして、基板１中にＨＤＰ膜
８の形成によるダメージ層を形成することがない。

【００９５】なお、本発明の実施例１の第７の実施の形
態に係る半導体装置は、図３３（ｃ）に示すように、表
面に溝５を有する半導体基板１と、その溝５の底面と側
面に接する裏面を有するシリコン酸化膜１２と、そのシ
リコン酸化膜１２の表面に、底面と側面が接する絶縁体
３８と、その絶縁体３８の表面に、底面と側面が接する
絶縁体３９とで構成される。

【００９６】半導体基板１の溝５がアスペクト比３程度
を超える場合に本発明は一層効果的である。半導体基板
１の表面に形成された溝５の表面に積層される絶縁膜１
２を形成し、溝５の内部に絶縁体３８を埋め込み、絶縁
体３９の内部に絶縁体３９を埋め込むことにより素子分
離領域３８と３９を形成することができる。

【００９７】ＨＤＰ膜は、堆積後、熱処理をかけずと
も、熱酸化膜と同程度の弗酸のエッチングレートを持っ
ており、また、ある程度高アスペクトのトレンチも埋め
込み可能であるという利点があり、ＳＴＩの絶縁膜に用
いるには最適な膜である。本発明によって、従来、ＨＤ
Ｐ膜での埋め込み不可能な高アスペクトのトレンチをＨ
ＤＰ膜で埋め込むことが可能になるため、今後の半導体
装置の微細化に伴う高アスペクトのＳＴＩをＨＤＰ膜に
て製造することができる。

【００９８】（実施例４）実施例４では、内部の低耐圧
回路の素子分離領域（ＳＴＩ）を製造する過程で、周辺
部の高耐圧回路の素子分離領域も製造することが可能な
半導体装置の製造方法について説明する。

【００９９】ゲート電極と素子分離領域を自己整合的に
形成する場合には、ＳＴＩを形成する以前に、ウェルを
形成するためのイオン注入を行う。その際には、イオン
注入をする領域を限定するため、イオンを注入しない部
分には、フォトレジストにてマスクする。そのため、ウ
ェルを形成する為のイオン注入以前に、フォトリソグラ
フィの合わせを行うためのマークを形成する必要があ
る。そのマークを形成するときに、高い素子分離耐性を
持つＳＴＩが必要な素子分離領域の一部分に深いＳＴＩ
が形成できる。

【０１００】低耐圧回路と高耐圧回路のゲート電極と素
子分離領域は、自己整合的に形成される。この時、高耐
圧回路の素子分離耐性の高いＳＴＩの形成方法として、
まず、深いＳＴＩが必要な素子分離領域の一部に、深く
て狭いトレンチを形成し、絶縁膜を埋め込む。次ぎに、
この素子分離領域のマスク材とゲート絶縁膜を除去し、
深くて狭いトレンチに埋め込まれた絶縁膜をエッチバッ
クする。その後、この素子分離領域に浅くて幅の広いト
レンチを形成し、絶縁膜を埋め込む。このことにより、
素子分離耐性を要求される部分に深いＳＴＩが形成でき
る。

【０１０１】図３４乃至図３８は、実施例４の高い素子
分離耐性が必要な素子分離領域に、深いＳＴＩを製造す
る半導体装置の製造方法を説明するための図である。図
３４乃至図３８の（ａ）（ｄ）（ｇ）は、製造工程毎の
半導体装置の内部回路領域の断面図である。（ｂ）
（ｅ）（ｈ）は、同様に周辺高耐圧回路領域の断面図で
ある。（ｃ）（ｆ）（ｉ）は、同様にマスク合わせ用マ
ークの領域である。

【０１０２】まず、図３４（ａ）（ｂ）（ｃ）に示すよ
うに、半導体基板１上に熱酸化法によりバッファ絶縁膜
２としてシリコン酸化膜（ＳｉＯ２）を形成する。次
に、マスク材３として、例えば、窒化シリコン膜（Ｓｉ
３Ｎ４）を熱ＣＶＤ法で堆積する。

【０１０３】続いて、図３４（ｅ）に示すように、高耐
圧回路領域にフォトリソグラフィー法で深いＳＴＩを形
成する領域のパターン形状にフォトレジスト４の開口４
１を形成する。また、図３４（ｆ）に示すように、マス
ク合わせ用マーク領域に、フォトレジスト４で合わせマ
ークのパターン形状を有する開口４２も同時に形成す
る。図３４（ｄ）に示すように、内部の低耐圧回路領域
には、フォトレジスト４をマスク材３上の全面に形成
し、レジスト４には開口は形成しない。

【０１０４】次に、図３４（ｈ）（ｉ）に示すように、
フォトレジスト４をマスクとしてマスク材３とバッファ
絶縁膜２を反応性イオンエッチング（ＲＩＥ）法でエッ
チングする。ＳＴＩを形成する領域のパターン形状を有
する開口４１と合わせマークのパターン形状を有する開
口４２を、マスク材３に形成する。一方、低耐圧回路領
域は、図３４（ｇ）に示すように、このエッチングの際
にマスク材３はエッチングされない。

【０１０５】さらに、図３５（ｂ）に示すように、半導
体基板１と絶縁膜２をエッチングして深いＳＴＩ（素子
分離領域）となるトレンチ４１を形成する。同時に、図
３５（ｃ）に示すように、マーク部のシリコン基板１と
絶縁膜２もエッチングされてマークとなる溝４２が形成
される。トレンチ４１と溝４２の基板１の表面から底ま
での深さは０．６μｍである。また、トレンチ４１と溝
４２の幅は２μｍである。一方、低耐圧回路領域は、図
３５（ａ）に示すように、このエッチングの際には、マ
スク材３にマスクされシリコン基板１と絶縁膜２とはエ
ッチングされない。

【０１０６】続いて、図３５（ｅ）（ｆ）に示すよう
に、このトレンチ４１と溝４４に素子分離用の絶縁膜４
３と４４（例えばＨＤＰ膜）を埋め込み、さらに絶縁膜
４３と４４をＣＭＰ法にてマスク材３の高さまで研磨す
る。そして、希弗酸（ＨＦ）によるエッチング処理など
で、酸化膜４３と４４の表面を、マスク材３の表面より
落とし込む。一方、低耐圧回路領域は、図３５（ｄ）に
示すように、これらの埋め込みや研磨等の際には、マス
ク材３に保護されシリコン基板１と絶縁膜２とは研磨や
エッチングされない。

【０１０７】続いて、図３５（ｇ）（ｈ）（ｉ）に示す
ように、マスク材３とバッファ酸化膜２を除去する。

【０１０８】そして、ウェルを形成するためのイオン注
入を行う。まず、フォトリソグラフィー法で、図３６
（ａ）（ｂ）に示すように、イオン注入する領域を限定
するフォトレジスト４５のパターンを形成する。フォト
レジスト４５のパターンは、図３６（ｃ）に示すよう
に、半導体基板１に形成されたマーク４２とレジスト４
５に形成されるマークとを合わせるように配置される。
次ぎに、不純物のイオン注入を行う。イオンビーム４６
を照射する。

【０１０９】続いて、図３６（ｄ）（ｅ）（ｆ）に示す
ように、半導体基板１上にゲート絶縁膜４７を熱酸化に
より形成する。そして、絶縁膜４７の上にゲート電極材
４８としてポリシリコン膜を堆積する。続いて、ポリシ
リコン膜４８の上にマスク材４９として例えば窒化シリ
コン膜を堆積する。

【０１１０】図３６（ｇ）（ｈ）に示すように、フォト
リソグラフィー法によりフォトレジスト５０のＳＴＩの
パターン形状の開口５１と５２を形成する。フォトレジ
ストの開口５１と５２のパターンは、図３６（ｉ）に示
すように、マークとなる酸化膜４４とレジスト５０に形
成されるマーク５３とを合わせるように配置される。

【０１１１】次に、図３７（ａ）（ｂ）（ｃ）に示すよ
うに、フォトレジスト５０をマスクとしてマスク材４９
とゲート電極材４８をＲＩＥ法でエッチングする。ＳＴ
Ｉを形成する領域のパターン形状を有する開口５１と５
２を、マスク材４９とゲート電極材４８に形成する。

【０１１２】図３７（ｄ）（ｅ）（ｆ）に示すように、
露出するゲート絶縁膜４７をエッチングする。さらに、
深いトレンチ４１と５３に埋まっていた絶縁膜４３と４
４をある程度までエッチバックする。

【０１１３】その後、図３７（ｇ）（ｈ）に示すよう
に、半導体基板１をエッチングして素子分離領域となる
トレンチ５１と５２を形成する。この時、マーク領域で
は、図３７（ｉ）に示すように、シリコン基板１はほと
んどエッチングされない。トレンチ５１と５２の基板１
の表面から底までの深さは０．３μｍである。また、ト
レンチ５１の幅は０．１μｍから０．５μｍである。ト
レンチ５２の幅は４μｍから８μｍである。なお、この
幅が大きくなるほど大きな素子間の耐圧が得られる。そ
して、幅が４μｍ程度でも２０Ｖ以上の耐圧が得られ
る。

【０１１４】続いて、図３８（ａ）（ｂ）（ｃ）に示す
ように、このトレンチ５１と５２とマークとなる開口５
３に素子分離の絶縁膜５４と５５と５６（例えばＨＤＰ
膜）を埋め込む。こうして、高い素子分離耐性を要求さ
れる高耐圧回路領域には深いＳＴＩ（４３と５５）が、
また、それ以外の低耐圧回路領域はＳＴＩ絶縁膜の埋め
込みに有利な浅いＳＴＩ５４を用いた素子分離領域が形
成される。マーク領域は、図３８（ｃ）に示すように、
開口５３も絶縁膜５６で埋め込まれる。

【０１１５】このように、ゲート電極と素子分離領域を
自己整合的に形成する場合には、ＳＴＩを形成する以前
に、ウェルを形成するためのイオン注入が必要になる。
そのため、ゲート電極と素子分離領域を自己整合的に形
成する場合には、ウェルを形成するためのイオン注入以
前に、フォトリソグラフィの合わせを行うためのマーク
を形成する必要がある。そのマークを形成すると同時
に、高い素子分離耐性を持つＳＴＩが必要な部分には、
深いトレンチを形成できるため、わずかな工程増にて、
深いＳＴＩと浅いＳＴＩを作り分けることができる。

【０１１６】なお、実施例４の半導体装置は、図３８
（ａ）乃至（ｃ）に示すような構造を有している。

【０１１７】まず、図３８（ａ）に示すように、内部の
低耐圧回路領域には、半導体基板１と、その基板１の上
に設けられるゲート絶縁膜４７となるシリコン酸化膜
と、そのシリコン酸化膜４７の上に設けられるゲート電
極材４８となるポリシリコン膜と、そのポリシリコン膜
４８の上に設けられるマスク材４９となるシリコン窒化
膜と、これらシリコン窒化膜４９、ポリシリコン膜４８
とシリコン酸化膜４７を貫通して、基板１の内部にまで
達し、基板１の表面を囲むように配置された絶縁体５４
とが設けられている。なお、この絶縁体５４は、底面は
基板１と接し、側面は平面で基板１と膜４７、４８、４
９に接する。絶縁体５４の上面は膜４９の上面と同一平
面上に設けられている。

【０１１８】次ぎに、図３８（ｂ）に示すように、周辺
の高耐圧回路領域には、半導体基板１と、その基板１の
上に設けられるゲート絶縁膜４７となるシリコン酸化膜
と、そのシリコン酸化膜４７の上に設けられるゲート電
極材４８となるポリシリコン膜と、そのポリシリコン膜
４８の上に設けられるマスク材４９となるシリコン窒化
膜と、これらシリコン窒化膜４９、ポリシリコン膜４８
とシリコン酸化膜４７を貫通して、基板１の内部にまで
達し、基板１の表面を囲むように配置された絶縁体５５
と、この絶縁体５５の下部に接して基板１に埋め込まれ
た絶縁体４３とが設けられている。なお、絶縁体５５
は、底面は基板１と絶縁体４３に接し、側面は平面で基
板１と膜４７、４８、４９に接する。絶縁体５５の上面
は膜４９の上面と同一平面上に設けられている。絶縁体
５５の幅は絶縁体５４の幅より広い。絶縁体４３の底面
の基板１の表面からの深さは、絶縁体５４の底面より深
い。絶縁体４３は、底面と側面は基板１に接し、上面は
絶縁体５５に接する。

【０１１９】最後に、図３８（ｃ）に示すように、マス
ク合わせ用マーク領域には、半導体基板１と、その基板
１の上に設けられるゲート絶縁膜４７となるシリコン酸
化膜と、そのシリコン酸化膜４７の上に設けられるゲー
ト電極材４８となるポリシリコン膜と、そのポリシリコ
ン膜４８の上に設けられるマスク材４９となるシリコン
窒化膜と、これらシリコン窒化膜４９、ポリシリコン膜
４８とシリコン酸化膜４７を貫通して、基板１の内部に
まで達し、基板１の表面を囲むように配置された絶縁体
５６と、この絶縁体５６の下部に接して基板１に埋め込
まれた絶縁膜４４とが設けられている。絶縁体５６は、
底面は絶縁膜４４に接し、側面は基板１と膜４７、４
８、４９に接する。絶縁体５６の上面は膜４９の上面と
同一平面上に設けられている。

【０１２０】上記のように、本発明は４つの実施例と７
つの実施の形態によって記載したが、この開示の一部を
なす論述及び図面はこの発明を限定するものであると理
解すべきではない。この開示から当業者には様々な代替
実施の形態、実施例及び運用技術が明らかとなろう。し
たがって、本発明の技術的範囲は上記の説明から妥当な
特許請求の範囲に係る発明特定事項によってのみ定めら
れるものである。

【０１２１】

【発明の効果】以上説明したように、本発明によれば、
高密度プラズマ（ＨＤＰ）法で埋め込まれた高アスペク
ト比を有するトレンチを有する半導体装置を提供でき
る。

【０１２２】また、本発明によれば、半導体装置の製造
過程で形成される高アスペクト比を有するトレンチをＨ
ＤＰ法で埋め込むことが可能な半導体装置の製造方法を
提供できる。

【０１２３】ＨＤＰ膜は、堆積後、熱処理をかけずと
も、熱酸化膜と同程度の弗酸のエッチングレートを持っ
ており、また、ある程度高アスペクトのトレンチも埋め
込み可能であるという利点があり、ＳＴＩの絶縁膜に用
いるには最適な膜である。本発明によれば、従来のＨＤ
Ｐ膜で埋め込み不可能な高アスペクトのトレンチをＨＤ
Ｐ膜で埋め込むことが可能になる。そのため、今後の半
導体装置の微細化に伴う高アスペクト比を有するＳＴＩ
をＨＤＰ膜にて製造することができる。

【図面の簡単な説明】

【図１】実施例１（ＳＴＩのトレンチ埋め込み）の第１
の実施の形態に係る半導体装置の製造方法の工程毎の断
面図（その１）である。

【図２】実施例１の第１の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その２）である。

【図３】実施例１の第１の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その３）である。

【図４】実施例１の第１の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その４）である。

【図５】実施例１の第２の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その１）である。

【図６】実施例１の第２の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その２）である。

【図７】実施例１の第３の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その１）である。

【図８】実施例１の第３の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その２）である。

【図９】実施例１の第３の実施の形態に係る半導体装置
の製造方法の工程毎の断面図（その３）である。

【図１０】実施例１の第４の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その１）である。

【図１１】実施例１の第４の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その２）である。

【図１２】実施例１の第４の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その３）である。

【図１３】実施例１の第４の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その４）である。

【図１４】実施例１の第５の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その１）である。

【図１５】実施例１の第５の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その２）である。

【図１６】実施例１の第６の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その１）である。

【図１７】実施例１の第６の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その２）である。

【図１８】実施例２（ゲート電極間の埋め込み）に係る
半導体装置の製造方法の工程毎の断面図（その１）であ
る。

【図１９】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その２）である。

【図２０】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その３）である。

【図２１】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その４）である。

【図２２】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その５）である。

【図２３】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その６）である。

【図２４】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その７）である。

【図２５】実施例２に係る半導体装置の製造方法の工程
毎の断面図（その８）である。

【図２６】実施例３（配線間の埋め込み）に係る半導体
装置の製造方法の工程毎の断面図（その１）である。

【図２７】実施例３に係る半導体装置の製造方法の工程
毎の断面図（その２）である。

【図２８】実施例３に係る半導体装置の製造方法の工程
毎の断面図（その３）である。

【図２９】実施例３に係る半導体装置の製造方法の工程
毎の断面図（その４）である。

【図３０】実施例３に係る半導体装置の製造方法の工程
毎の断面図（その５）である。

【図３１】従来の半導体装置の製造途中の断面図であ
る。

【図３２】実施例１の第７の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その１）である。

【図３３】実施例１の第７の実施の形態に係る半導体装
置の製造方法の工程毎の断面図（その２）である。

【図３４】実施例４（内部の低耐圧回路と周辺部の高耐
圧回路の素子分離）に係る半導体装置の製造方法の工程
毎の断面図（その１）である。

【図３５】実施例４に係る半導体装置の製造方法の工程
毎の断面図（その２）である。

【図３６】実施例４に係る半導体装置の製造方法の工程
毎の断面図（その３）である。

【図３７】実施例４に係る半導体装置の製造方法の工程
毎の断面図（その４）である。

【図３８】実施例４に係る半導体装置の製造方法の工程
毎の断面図（その５）である。

【符号の説明】

１シリコン基板２バッファ絶縁膜、ゲート絶縁膜３マスク材４フォトレジスト５溝、トレンチ６、７、９絶縁体８絶縁膜１０、１１フォトレジスト１２、３３シリコン酸化膜１３、１４シリコン窒化膜１５ポリシリコン膜、浮遊ゲート１６シリコン酸化膜１７絶縁膜、ＯＮＯ膜１８ポリシリコン膜、制御ゲート電極１９タングステンシリコン膜、制御ゲート電極２０、２１、２２シリコン酸化膜２３、２５主電極領域、ソース・ドレイン領域２４シリコン窒化膜２６、２７絶縁体２８層間絶縁膜２９、３１窒化チタン膜３０アルミニウム合金膜３２空隙、ボイド３６、３７、３８、３９絶縁体４１、４２開口４３、４４絶縁体４５フォトレジスト４６注入イオン４７ゲート絶縁膜４８ゲート電極４９マスク材５０フォトレジスト５１、５２、５３開口５４、５５、５６絶縁体

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 (72)発明者市毛正之神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者竹内祐司神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者間博顕神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者荻原博隆神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者梶成彦神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者西山幸男神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 4K030 BA40 BA44 BB13 CA04 CA11 DA08 LA15 5F032 AA35 AA44 AA45 AA46 AA70 BA02 CA03 CA17 CA23 DA03 DA04 DA23 DA24 DA26 DA28 DA30 DA33 5F048 AA04 AB01 AC01 BA01 BB05 BB08 BB12 BF02 BF07 BG14 5F083 EP02 EP24 EP55 EP56 JA02 JA19 JA32 JA35 JA36 JA40 JA53 NA01 PR03 PR05 PR21 PR29 PR40 5F101 BA07 BA29 BA36 BD35 BH02 BH19 BH30

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上又は上方に溝を形成
する工程と、高密度プラズマ（ＨＤＰ）法で、第１のシリコン酸化膜
を成膜する工程と、前記溝の側面又は前記溝の開口面に堆積した前記第１の
シリコン酸化膜を、前記側面又は前記開口面が露出する
まで除去する工程と、前記第１のシリコン酸化膜の上と前記側面又は前記開口
面の上に高密度プラズマ（ＨＤＰ）法で第２のシリコン
酸化膜を成膜する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項２】前記除去する工程が、等方性のウェットエッチングを含み、前記溝の側面に堆
積した前記第１のシリコン酸化膜を、前記側面が露出す
るまで除去することを特徴とする請求項１に記載の製造
方法。
【請求項３】前記除去する工程が、ケミカルメカニカルポリッシングを含み、前記溝の開口
面に堆積した前記第１のシリコン酸化膜を、前記開口面
が露出するまで除去することを特徴とする請求項１又は
請求項２に記載の製造方法。
【請求項４】前記除去する工程が、前記溝の底部に堆積した前記第１のシリコン酸化膜の上
にレジストを堆積する工程と、前記レジストをマスクに前記開口面上の前記第１のシリ
コン酸化膜を前記開口面が露出するまで除去する工程
と、前記レジストを除去する工程とを有することを特徴とす
る請求項１又は請求項２に記載の製造方法。
【請求項５】前記第２のシリコン酸化膜を成膜する工
程の前に、前記溝の内面を酸化する工程を行うことを特徴とする請
求項１、請求項２又は請求項４に記載の製造方法。
【請求項６】前記第１のシリコン酸化膜を成膜する工
程の前に、前記溝の内面を酸化する工程と、前記酸化する工程の後に、シリコン窒化膜を堆積する工
程と有することを特徴とする請求項１乃至５のいずれか
１つに記載の製造方法。
【請求項７】前記第１のシリコン酸化膜を除去する工
程以降で、第２のシリコン酸化膜を成膜する工程の前
に、前記溝の上部に位置する前記シリコン窒化膜を除去する
工程を行うことを特徴とする請求項６に記載の製造方
法。
【請求項８】半導体基板の表面上又は上方に溝を形成
する工程と、前記溝の内面に酸素ラジカルによる酸化で酸化膜を形成
する工程と、前記溝の内面にシリコン酸化膜を成膜する工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項９】表面に溝を有する半導体基板と、前記溝の底面に接する底面と、前記溝の側面に接する側
面とを有する第１の絶縁体と、前記第１の絶縁体の上面に接する底面と、前記溝の側面
に接する側面とを有する第２の絶縁体とを有することを
特徴とする半導体装置。
【請求項１０】表面に溝を有する半導体基板と、前記溝の底面に接し、前記溝の側面の下部に接する裏面
を有する第１の絶縁膜と、前記第１の絶縁膜の表面に、底面と側面が接する第１の
絶縁体と、前記溝の側面の上部に裏面が接し、前記第１の絶縁膜の
端面に端面が接する第２の絶縁膜と、前記第２の絶縁膜の表面に側面が接し、前記第１の絶縁
体の上面に底面が接する第２の絶縁体とを有することを
特徴とする半導体装置。
【請求項１１】表面に溝を有する半導体基板と、前記溝の底面と側面に接する裏面を有するシリコン酸化
膜と、前記シリコン酸化膜の表面に、裏面が接するシリコン窒
化膜と、前記シリコン窒化膜の表面に、底面と側面が接する第１
の絶縁体と、前記シリコン窒化膜の表面に側面が接し、前記第１の絶
縁体の上面に底面が接する第２の絶縁体とを有すること
を特徴とする半導体装置。
【請求項１２】表面に溝を有する半導体基板と、前記溝の底面と側面に接する裏面を有するシリコン酸化
膜と、前記シリコン酸化膜の表面に、裏面が接するシリコン窒
化膜と、前記シリコン窒化膜の表面に、底面と側面が接する第１
の絶縁体と、前記シリコン酸化膜の表面に側面が接し、前記第１の絶
縁体の上面と前記シリコン窒化膜の端面に底面が接する
第２の絶縁体とを有することを特徴とする半導体装置。
【請求項１３】表面に溝を有する半導体基板と、前記基板の表面上に裏面が接するように設けられ、前記
溝の上に第１の開口部を有する絶縁膜と、前記絶縁膜の表面上に設けられ、前記溝の上方に第２の
開口部を有するポリシリコン膜と、前記溝の底面と側面に接し前記ポリシリコン膜の前記第
２の開口部の側面に接する裏面を有し、膜厚が均一なシ
リコン酸化膜と、前記シリコン酸化膜の表面に、底面と側面が接する絶縁
体とを有することを特徴とする半導体装置。
【請求項１４】前記溝がアスペクト比で３程度を超え
ることを特徴とする請求項９乃至１３にいずれか１つに
記載の半導体装置。
【請求項１５】表面近傍に導電型の異なる半導体領域
を有する半導体基板と、前記基板の上部に設けられ、前記基板上の絶縁膜と、前
記絶縁膜の上方の制御電極となるポリシリコンと、前記
ポリシリコン上の導電体膜と、前記導電体膜上のキャッ
プ材となるシリコン窒化膜３とを有する複数のゲート電
極部と、側面が複数の前記ゲート電極部の側面と接し、前記基板
上に積層された絶縁膜とを有することを特徴とする半導
体装置。
【請求項１６】半導体基板と、前記基板上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた複数のメタル配線と、側面が複数の前記メタル配線の下方の側面と接し、前記
層間絶縁膜上に積層された第１の絶縁膜と、複数の前記メタル配線の上方の側面と接し、前記第１の
絶縁膜と前記メタル配線の上に設けられる第２の絶縁膜
とを有することを特徴とする半導体装置。
【請求項１７】半導体基板と、前記基板の上に設けられる絶縁膜と、前記絶縁膜の上に設けられる電極材と、前記電極材の上に設けられるマスク材と、前記マスク材、前記電極材と前記絶縁膜を貫通して、前
記基板１の内部にまで達する第１の絶縁体と、前記第１の絶縁体の下部に接して前記基板１に埋め込ま
れた第２の絶縁体とを有することを特徴とする半導体装
置。
【請求項１８】前記マスク材、前記電極材と前記絶縁
膜を貫通して、前記基板の内部にまで達し、幅は前記第
１の絶縁体の幅より狭く、底面の前記基板の表面からの
深さは前記第２の絶縁体の底面より浅い第３の絶縁体を
さらに有することを特徴とする請求項１７に記載の半導
体装置。
【請求項１９】半導体基板上にバッファ絶縁膜と第１
のマスク材を形成する工程と、第１のパターン形状に、前記第１のマスク材と前記バッ
ファ絶縁膜と前記基板をエッチングして第１の溝を形成
する工程と、前記第１の溝に第１の絶縁膜を埋め込む工程と、前記基板上にゲート絶縁膜とゲート電極材と第２のマス
ク材を形成する工程と、前記第２のマスク材と前記ゲート電極材と前記ゲート絶
縁膜をエッチングして貫通し、さらに、前記基板を前記
第１の溝を形成する工程の前記基板のエッチングより浅
くエッチングして、前記第１のパターンより幅の広い第
２のパターン形状で前記第１のパターンに重なる位置に
第２の溝を形成する工程と、前記第２の溝に第２の絶縁膜を埋め込む工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２０】前記第１の溝を形成する工程で、マスク合わせ用のマークを形成することを特徴とする請
求項１９に記載の製造方法。
【請求項２１】前記第２の溝を形成する工程におい
て、前記第２のパターン形状より幅の狭い第３のパターン形
状に第３の溝を形成することを特徴とする請求項１９又
は請求項２０に記載の製造方法。