JP2009152392A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】 活性領域の表層部を熱酸化したときに、活性領域の縁に酸化膜の薄い部分が発生することを防止することができる半導体装置の製造方法を提供する。
【解決手段】 半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する。活性領域の表面のうち、素子分離絶縁膜に接する一部の領域が、素子分離絶縁膜の突出部の陰になる条件で、半導体基板の表層部に、半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する。この元素の注入後、活性領域の表面を熱酸化することにより、第1の酸化膜を形成する。
【選択図】 図3−3
【解決手段】 半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する。活性領域の表面のうち、素子分離絶縁膜に接する一部の領域が、素子分離絶縁膜の突出部の陰になる条件で、半導体基板の表層部に、半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する。この元素の注入後、活性領域の表面を熱酸化することにより、第1の酸化膜を形成する。
【選択図】 図3−3
Description
本発明は、絶縁ゲート構造を有する半導体装置の製造方法、及び半導体装置に関する。
半導体集積回路が形成された半導体装置の内部では、素子間の電気的な分離のために、シャロートレンチアイソレーション(STI)法が用いられる。STI法を用いると、シリコン局所酸化(LOCOS)法を用いる場合に比べて、微細で深い素子分離領域を形成することができる。
STI法により素子分離絶縁膜を形成した後に、半導体基板表面への酸化膜の形成、ウェットエッチング等を繰り返すと、トレンチに埋め込まれた素子分離絶縁膜と、半導体基板との境界部に段差が生じる。活性領域内にMOSトランジスタを形成する場合、段差部分のゲート絶縁膜が目標とする厚さよりも薄くなりやすい。ゲート絶縁膜が薄くなった部分は、閾値電圧の低い寄生トランジスタとして作用してしまう。また、ゲート絶縁膜の絶縁破壊耐性が低下してしまう。
下記の特許文献1に、段差部分のゲート絶縁膜が薄くなることを防止する方法が開示されている。この方法では、半導体基板の平坦部に窒素を添加した後に、表層部の熱酸化を行う。窒素が添加された領域は、熱酸化速度が低下する。窒素が添加されていない段差部の側面は、熱酸化速度が速いため、側面には、平坦面上の酸化膜に比べて厚い酸化膜が形成される。これにより、段差部においてゲート絶縁膜が薄くなることを防止することができる。
上記特許文献1に開示された方法を適用すると、活性領域の縁に発生した段差部の側面に形成されるゲート絶縁膜の膜厚が目標値よりも薄くなることを防止できる。ところが、段差部の側面と、平坦面との境界には、両者がほぼ90°の角度で交差する稜(角部)が形成されている。この稜の近傍には窒素が導入されているため、熱酸化速度が相対的に遅い。本願発明者の実験によると、この稜に沿って、ゲート絶縁膜の薄くなる領域が発生することが判明した。
本発明の目的は、活性領域の表層部を熱酸化したときに、活性領域の縁に酸化膜の薄い部分が発生することを防止することができる半導体装置の製造方法、及び半導体装置を提供することである。
この半導体装置の製造方法は、
半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する工程と、
前記活性領域の表面のうち、前記素子分離絶縁膜に接する一部の領域が、該素子分離絶縁膜の突出部の陰になる条件で、前記半導体基板の表層部に、前記半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する工程と、
前記元素の注入後、前記活性領域の表面を熱酸化することにより、第1の酸化膜を形成する工程と
を有する。
半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する工程と、
前記活性領域の表面のうち、前記素子分離絶縁膜に接する一部の領域が、該素子分離絶縁膜の突出部の陰になる条件で、前記半導体基板の表層部に、前記半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する工程と、
前記元素の注入後、前記活性領域の表面を熱酸化することにより、第1の酸化膜を形成する工程と
を有する。
この半導体装置は、
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置され、シリコンと酸素とを含み、前記素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分の厚さよりも厚い酸化膜を含むゲート絶縁膜と
を有し、
前記ゲート絶縁膜を構成する前記酸化膜は、少なくとも相対的に薄い部分において、前記半導体基板の表層部の酸化速度を低下させる元素を含有し、相対的に厚い部分においては、該元素を含有しないか、または相対的に薄い部分の該元素の濃度よりも低い濃度になるように該元素を含有する。
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置され、シリコンと酸素とを含み、前記素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分の厚さよりも厚い酸化膜を含むゲート絶縁膜と
を有し、
前記ゲート絶縁膜を構成する前記酸化膜は、少なくとも相対的に薄い部分において、前記半導体基板の表層部の酸化速度を低下させる元素を含有し、相対的に厚い部分においては、該元素を含有しないか、または相対的に薄い部分の該元素の濃度よりも低い濃度になるように該元素を含有する。
他の半導体装置は、
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置されたゲート絶縁膜と
を有し、
前記ゲート絶縁膜と前記半導体基板との界面は、前記素子分離絶縁膜に接する一部の領域において、それよりも内側の領域よりも低くなっている。
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置されたゲート絶縁膜と
を有し、
前記ゲート絶縁膜と前記半導体基板との界面は、前記素子分離絶縁膜に接する一部の領域において、それよりも内側の領域よりも低くなっている。
斜め方向からの元素の注入時に陰になった領域の当該元素濃度は、活性領域の中央部分の当該元素濃度よりも低い。このため、酸化が速く進み、相対的に厚い酸化膜が形成される。これにより、活性領域の縁の近傍において、酸化膜が局所的に薄くなる現象を回避することができる。この方法を用いて、上記半導体装置を作製することができる。
図1に、第1の実施例による半導体装置の平面図を示す。半導体基板の表層部に素子分離絶縁膜11が形成されている。素子分離絶縁膜11に囲まれた活性領域12が画定される。ゲート電極50が、活性領域12と交差するように配置されている。活性領域12のうち、ゲート電極50の一方の側にソース領域51が配置され、他方の領域にドレイン領域52が配置される。ソース領域51及びドレイン領域52内に、それぞれ導電プラグ65及び66が配置される。
図2A及び図2Bに、それぞれ図1の一点鎖線2A−2A、及び2B−2Bにおける断面図を示す。
シリコンからなる半導体基板10の表層部に、STI法による素子分離絶縁膜11が形成されている。素子分離絶縁膜11に囲まれた活性領域12の表層部に、ウェル15が形成されている。活性領域12内に、MOSトランジスタ58が形成されている。MOSトランジスタ58は、ゲート絶縁膜53、ゲート電極50、ソース領域51、及びドレイン領域52を含む。ゲート電極50の側面に、サイドウォールスペーサ59が形成されている。ゲート電極50、ソース領域51、及びドレイン領域52の上面に、それぞれ金属シリサイド膜55、56、及び57が形成されている。
層間絶縁膜60が、MOSトランジスタ58を覆う。層間絶縁膜60を貫通する2つのビアホール内に、それぞれ導電プラグ65及び66が充填されている。導電プラグ65及び66は、それぞれソース領域51及びドレイン領域52に接続される。層間絶縁膜60の上に、配線67及び68が形成されている。配線67及び68は、それぞれ導電プラグ65及び66に接続されている。
図2Aに示すように、ゲート電極50は、活性領域12の一方の縁に接する素子分離絶縁膜11の上から、反対側の縁に接する素子分離絶縁膜11の上まで延在する。ゲート電極50と、活性領域12内の半導体基板10との間に、ゲート絶縁膜53が配置されている。ゲート絶縁膜53は、例えば酸化シリコン(SiO2)で形成されており、素子分離絶縁膜11に接する一部分53Bの厚さが、それよりも内側の部分53Aの厚さよりも厚い。
次に、図3A〜図3Nを参照して、第1の実施例による半導体装置の製造方法について説明する。図3A〜図3Nは、図1の一点鎖線2A−2Aにおける断面に相当する。
図3Aに示すように、シリコンからなる基板10の表面を熱酸化することによって、厚さ10nmのパッド酸化膜30を形成する。パッド酸化膜30の上に、SiNからなるマスク膜31を形成する。マスク膜31の形成は、例えば、原料ガスとしてジシラン(Si2H6)とアンモニア(NH3)とを用いた化学気相成長(CVD)により行うことができる。マスク膜31の厚さは、50nm〜100nm程度とする。なお、マスク膜31の材料に、SiN、SiO2、SiON等を用いてもよいし、マスク膜31を、これらの材料からなる膜を含む積層構造にしてもよい。
図3Bに示すように、マスク膜31に開口31Aを形成する。開口31Aは、図1に示した素子分離絶縁膜11の平面形状に整合する。
図3Cに示すように、マスク膜31をエッチングマスクとして用いて、パッド酸化膜30及び半導体基板10の表層部を異方性エッチングすることにより、トレンチ32を形成する。この異方性エッチングには、例えばCl2ガスを用いたドライエッチングを採用することができる。トレンチ32の深さは、例えば280nmとする。
図3Dに示すように、マスク膜31の上にSiO2からなる埋込膜11aを堆積させる。トレンチ32内が、埋込膜11aで埋め尽くされる。埋込膜11aは、例えば、原料としてシラン(SiH4)とフォスフィン(PH3)とを用いた高密度プラズマ化学気相成長(HDP−CVD)により堆積させることができる。埋込膜11aの材料として、SiN、SiO2、SiON等を用いることも可能である。また、埋込膜11aを、これらの材料からなる膜を含む積層構造としてもよい。
マスク膜31が露出するまで、埋込膜11aに化学機械研磨(CMP)を施す。このとき、マスク膜31をストッパとして用いる。マスク膜31をストッパとして機能させるために、マスク膜31及び埋込膜11aは、研磨速度が相互に異なる材料で形成されている。
図3Eに示すように、マスク膜31が露出する。トレンチ32内には、埋込膜11aの材料からなる素子分離絶縁膜11が残る。また、CMPにより、マスク膜31の表層部も薄く除去される。CMP後、例えば1000℃程度の高温でアニールを行うことにより、素子分離絶縁膜11に内在している応力を低減させる。
図3Fに示すように、マスク膜31及びパッド酸化膜30をウェットエッチングにより除去する。マスク膜31のエッチングには、例えばリン酸を用い、パッド酸化膜30のエッチングには、例えばフッ酸を用いる。素子分離絶縁膜11に囲まれた活性領域12に半導体基板10の表面が露出し、素子分離絶縁膜11の上端が半導体基板10の表面から突出した構造が得られる。突出部11bの高さは、CMP後のマスク膜31と、パッド酸化膜30との合計の厚さにほぼ等しい。
図3Gに示すように、半導体基板10の表面を熱酸化することにより、犠牲酸化膜35を形成する。犠牲酸化膜35の厚さは、例えば10nmである。
図3Hに示すように、活性領域12の表層部に、犠牲酸化膜35を通して不純物を注入することにより、ウェル15を形成する。
図3Iに示すように、半導体基板10の表層部に、犠牲酸化膜35を通して、斜め方向から窒素イオンを注入する。図3Iでは、左上方から右下方に向かって窒素イオンを注入する場合を示している。すなわち、イオンビームは、基板の法線を、図1に示したゲート電極50が延在する一方の向きに傾けた直線と平行になる。このとき、図3Iにおいて、半導体基板10の表面のうち、左側の素子分離絶縁膜11(すなわち、ゲート電極50が乗り上げる部分)に接する一部の領域19が、素子分離領域11の突出部11bの陰になる。この陰の領域19には、窒素が注入されない。陰にならなかった領域には窒素が注入され、窒素ドープ領域18が形成される。
図3Jに示すように、イオンビームを反対側に傾けて、2度目の窒素イオンの注入を行う。このとき、図の右側の素子分離絶縁膜11に接する一部の領域が、突出部11bの陰になる。
イオンビームの傾斜方位を変えて2度の窒素イオンの注入を行うことにより、素子分離絶縁膜11に接する一部の領域に窒素濃度が相対的に低い窒素低濃度領域18Bが形成され、それよりも内側の部分に、窒素濃度が相対的に高い窒素高濃度領域18Aが形成される。
さらに、イオンビームを、図1に示したゲート電極50の延在する方向とは直交する方位に傾けて、2回の窒素イオンの注入を行う。すなわち、斜め方向から合計4回の窒素イオンの注入を行う。窒素低濃度領域18Bには、3回の注入により窒素イオンが導入され、窒素高濃度領域18Aには、4回の注入により窒素イオンが導入される。4回の窒素イオンの注入の加速エネルギ及びドーズ量は、すべて等しい。このため、窒素低濃度領域18Bの窒素濃度は、窒素高濃度領域18Aの窒素濃度の75%になる。注入条件は、例えば、窒素高濃度領域18Aの合計のドーズ量が1×1014〜1×1015cm−2となる条件とする。注入の深さは、及びイオンビームの入射角については、後に詳しく説明する。
さらに、閾値制御のためのチャネル注入を行った後、犠牲酸化膜35を除去する。
図3Kに示すように、基板表面の窒素高濃度領域18A及び窒素低濃度領域18Bが露出する。チャネル注入は、トランジスタごとに最適条件で行われるため、レジストパターンの形成と剥離の工程が複数回繰り返される。CVDで形成したSiO2からなる素子分離絶縁膜11は、熱酸化で形成した犠牲酸化膜35よりもエッチング速度が速い。このレジスト膜の剥離の際に、素子分離絶縁膜11の露出した表面がエッチングされる。さらに、犠牲酸化膜35を除去する際に、オーバエッチングを行う。突出部11bの高さ、レジスト膜剥離の条件、オーバエッチングの条件等を調節すると、犠牲酸化膜35を除去した後、半導体基板10の表面と、素子分離絶縁膜11の上面との高さが揃う。
図3Lに、素子分離絶縁膜11と、活性領域12との境界部分の断面図を示す。素子分離絶縁膜11と、活性領域12との境界部分に、素子分離絶縁膜11の表層部がエッチングされることによって形成された凹部20が発生する場合がある。凹部20の側面には、半導体基板10の表層部が露出する。このため、半導体基板10の表面と、凹部20の側面に露出した表面とが交差する角部22が発生する。両者の交差角はほぼ90°である。
図3M及び図3Nに示すように、半導体基板10の表層部を熱酸化することにより、SiO2からなるゲート絶縁膜53を形成する。シリコンに導入されている窒素の濃度が高くなると、酸化速度が低下する。このため、窒素高濃度領域18Aの酸化速度が、窒素低濃度領域18Bの酸化速度よりも遅い。これにより、窒素低濃度領域18B内に形成されるゲート絶縁膜53Bが、窒素高濃度領域18A内に形成されるゲート絶縁膜53Aよりも厚くなる。相対的に薄いゲート絶縁膜53Aの窒素濃度は、相対的に厚いゲート絶縁膜53Bの窒素濃度よりも高い。
半導体基板10の上面と、凹部20の側面に露出している表面とが交わる角部22は、窒素低濃度領域18B内に位置する。このため、角部22の近傍に形成されるゲート絶縁膜53Bも、窒素高濃度領域18A内に形成されるゲート絶縁膜53Aよりも厚くなる。
その後、公知の方法により、図2A及び図2Bに示したMOSトランジスタ58を作製する。MOSトランジスタ58が完成するまでの工程について、以下に簡単に説明する。
ゲート絶縁膜53及び素子分離絶縁膜11の上に多結晶シリコン膜を形成する。この多結晶シリコン膜とゲート絶縁膜53とを、図1に示したゲート電極50の形状にパターニングする。ゲート電極50をマスクとして、ソース及びドレインのエクステンション部を形成するためのイオン注入を行う。ゲート電極50の側面上にサイドウォールスペーサ59を形成する。ゲート電極50及びサイドウォールスペーサ59をマスクとして、ソース及びドレインの深い領域を形成するためのイオン注入を行う。ゲート電極50、ソース領域51、及びドレイン52の表面に、自己整合シリサイド(サリサイド)プロセスを用いて、それぞれ金属シリサイド膜55、56、及び57を形成する。
その後、基板全面に層間絶縁膜60を形成する。ソース領域51及びドレイン領域52の上方に、それぞれ層間絶縁膜60を貫通するビアホールを形成する。このビアホール内に、それぞれ導電プラグ65及び66を充填する。層間絶縁膜60の上に配線67及び68を形成する。
図5に、活性領域の表層部に窒素を導入しない状態でゲート絶縁膜53を形成したときの活性領域12と素子分離絶縁膜11との境界近傍の断面図を示す。表層部に窒素が導入されていないため、活性領域12内の平坦な領域の酸化速度は均一である。この状態で活性領域12の表層部を熱酸化すると、角部22の近傍に、ゲート絶縁膜53の薄い部分が発生することが実験により確かめられた。この膜厚の薄い部分に、閾値電圧が相対的に低い寄生トランジスタが形成されてしまう。さらに、電界の集中により、ゲート絶縁膜の絶縁破壊耐性が低下してしまう。
上記第1の実施例では、角部22の近傍領域の酸化速度が、活性領域12の中央部の酸化速度よりも速いため、ゲート絶縁膜53に、中央部分に比べて膜厚の薄い部分が発生しない。これにより、望ましくない寄生トランジスタの形成や、ゲート絶縁膜の絶縁破壊耐性の低下を防止することができる。
上記第1の実施例では、ゲート絶縁膜53として単層のSiO2膜を用いたが、SiO2膜と、他の絶縁材料からなる膜との積層構造としてもよい。例えば、他の絶縁材料として、Hf、Ga、Al、La、Zr、Y、Bi、Ba、Ru、及びCuからなる群より選択された1つまたは複数の金属の酸化物または酸窒化物が挙げられる。ゲート絶縁膜53を積層構造とする場合には、熱酸化により形成したSiO2膜の上に、他の絶縁膜をCVDにより堆積させればよい。この場合、第1の実施例による方法で窒素の導入を行うことにより、積層構造を有するゲート絶縁膜の最も下のSiO2膜が、活性領域12の縁において薄くなってしまうことを防止することができる。
また、熱酸化により形成したSiO2膜の表層部を窒化することにより、SiO2膜とSiON膜との2層構造にしてもよい。窒化処理には、例えばN2ガスのプラズマを用いたプラズマ窒化、またはNH3ガスやN2Oガスを用いたガス窒化を採用することができる。また、プラズマ窒化とガス窒化とを組み合わせてもよい。
SiO2膜とSiON膜との2層構造を採用する場合、この2層を、「シリコンと酸素とを含むゲート絶縁膜」と考える。このゲート絶縁膜は、SiO2の単層で構成したゲート絶縁膜と同様に、素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分よりも厚くなる膜厚分布を持つ。
上記第1の実施例では、図3I及び図3Jに示した窒素イオンの注入を、4方向から行った。図1に示したゲート電極50と重なる素子分離絶縁膜11によって陰が生じる2つの方位から行い、それに直交する方位からの窒素イオンの注入を省略してもよい。2つの方位からのみ窒素イオンの注入を行う場合には、窒素低濃度領域18Bの窒素濃度が、窒素高濃度領域18Aの50%になる。
図3Lに示した窒素程度領域18Bの幅が狭すぎると、角部22に起因して、窒素高度領域18Aの縁の近傍が角部18Bの影響を受けて、その部分に形成される酸化膜の厚さが、活性領域12の中央部分に形成される酸化膜の厚さよりも薄くなる場合がある。活性領域12の中央部分に形成される酸化膜の厚さよりも薄い酸化膜が形成されないようにするために、窒素低濃度領域18Bの幅を25nm以上にすることが好ましい。窒素イオンの斜め注入時におけるイオンビームの入射角は、素子分離絶縁膜11の突出部11bの高さ、及び窒素低濃度領域18Bの所望の幅から決定することができる。
窒素低濃度領域18Bの幅が太くなりすぎると、MOSトランジスタの実効的なゲート幅が狭くなり、トランジスタの電気的特性に無視できない影響を与えることになる。MOSトランジスタの特性に大きな影響を与えないようにするために、ゲート幅方向に関する窒素高濃度領域18Aの寸法を、活性領域12の寸法の95%以上とすることが好ましい。
図3I及び図3Jに示した工程で形成される窒素高濃度領域18A及び窒素低濃度領域18Bが薄すぎたために、図3Mに示した熱酸化工程で、窒素が導入されていない領域まで熱酸化が進むと、活性領域12の中央部と周辺部との酸化膜の厚さの差が小さくなってしまう。このため、活性領域12の縁に形成されるゲート絶縁膜53が薄くなることを防止する十分な効果が得られなくなる。十分な効果を得るために、熱酸化によって形成されるゲート絶縁膜53が、窒素高濃度領域18Aの底面よりも深い位置に達しないように、窒素高濃度領域18A及び窒素低濃度領域18Bの厚さを設定することが好ましい。
上記第1の実施例では、シリコンの酸化速度を遅くするための不純物として窒素を用いたが、窒素に代えて、シリコンの酸化速度を遅くする作用を持つその他の不純物を用いてもよい。
次に、図4A〜図4Jを参照して、第2の実施例による半導体装置の製造方法について説明する。
図4Aに示した構造に至るまでの工程は、第1の実施例における図3Eに示した構造に至るまでの工程と共通である。
図4Bに示すように、マスク膜31を除去し、その下のパッド酸化膜30を露出させる。第1の実施例では、この段階でパッド酸化膜30も除去したが、第2の実施例では、パッド酸化膜30を残しておく。
図4Cに示すように、パッド酸化膜30を通して窒素イオンを斜め注入することにより、窒素ドープ領域18を形成する。一方の素子分離絶縁膜11に接する一部の領域19が、素子分離絶縁膜11の突出部11bの陰になる。
図4Dに示すように、パッド酸化膜30を通して、反対の方位から窒素イオンを斜め注入する。さらに、図1に示したゲート電極50の延在する方向と直交する2つの方位から窒素イオンを斜め注入する。これにより、図3Jに示した場合と同様に、窒素高濃度領域18A及び窒素低濃度領域18Bが形成される。その後、パッド酸化膜30を除去する。
図4Eに示すように、半導体基板10の表層部を熱酸化することにより、SiO2からなる犠牲酸化膜35Aを形成する。窒素低濃度領域18Bの酸化速度が、窒素高濃度領域18Aの酸化速度より速いため、素子分離絶縁膜11に接する一部の領域の犠牲酸化膜35Aが、中央部分の犠牲酸化膜35Aよりも厚くなる。犠牲酸化膜35Aの厚さは、活性領域12の中央部分において、例えば約10nmになるようにする。
図4Fに示すように、犠牲酸化膜35Aを通して半導体基板10の表層部に不純物を注入することにより、ウェル15を形成する。さらに、閾値電圧調整のためのチャネル注入を行う。その後、犠牲酸化膜35Aを除去する。
図4G及び図4Hに示すように、半導体基板10の表面が露出する。第1の実施例の場合と同様に、素子分離絶縁膜11の上面は、半導体基板10の上面とほぼ同じ高さになる。相対的に厚い犠牲酸化膜35Aが形成されていた領域の上面33は、他の領域の上面よりも低くなる。すなわち、素子分離絶縁膜11に接する一部の領域の上面33が、それよりも内側の領域の上面より低くなる。
図4Hに示すように、図5に示した場合と同様に、素子分離絶縁膜11の上面の縁がエッチングされることにより、段差34が形成される。図5に示した例では、凹部20の側面に露出した半導体基板の表面と、半導体基板10の上面とがほぼ90°で交わることにより、角部22が形成された。第2の実施例では、素子分離絶縁膜11に接する領域の半導体基板11の上面33が低くなる。素子分離絶縁膜31に形成される段差34の最下端と、低い上面33との高さを整合させると、活性領域12と素子分離絶縁膜11との境界部分に、角部が形成されない。また、低い上面33と、それよりも内側の平坦面とを接続する領域は、なだらから斜面になる。
低い上面33が形成される領域には、窒素低濃度領域18Bが残り、それよりも内側の領域には、窒素高濃度領域18Aが残る。なお、窒素低濃度領域18Bの底面まで犠牲酸化膜35Aが到達していた場合には、窒素低濃度領域18Bは残らず、低い上面33には、窒素が導入されていない半導体基板11の表面が露出する。また、犠牲酸化膜35Aが窒素高濃度領域18Aの底面まで達していた場合には、窒素高濃度領域18Aも残らず、活性領域12の全面に、窒素の導入されていない半導体基板10の表面が露出する。
図4I及び図4Jに示すように、半導体基板10の表層部を熱酸化することにより、SiO2からなるゲート絶縁膜53を形成する。低い上面33の表層部は、窒素高濃度領域18Aよりも酸化速度が速いため、低い上面33の上に形成されるゲート絶縁膜53は、相対的に厚くなる。低い上面33と、それよりも内側の上面とは、なだらかな斜面で接続されているため、この部分には、ゲート絶縁膜53が局所的に薄くなる現象は発生しない。その後の工程は、第1の実施例の場合と同一である。
活性領域12の縁の上面が低くなっているため、活性領域12と素子分離絶縁膜11との境界部分に形成される活性領域12側の段差は、図5に示した構造の段差に比べて低い。活性領域12の縁におけるゲート絶縁膜53の厚さが、この段差の高さ以上であれば、ゲート絶縁膜53が局所的に薄くなる現象は生じない。
図4Eに示した犠牲酸化膜35Aを形成する工程で、犠牲酸化膜35が窒素高濃度領域18Aの底面まで達し、犠牲酸化膜35Aを除去した後に窒素高濃度領域18Aが残っていない場合には、活性領域12内の全面に亘って酸化速度がほぼ等しい。
図4Kに、窒素高濃度領域18Aが残っていない場合の断面図を示す。活性領域12の全面に、ほぼ均一な厚さのゲート絶縁膜53が形成される。この場合も、低い上面30と、それよりも内側の上面とがなだらかな斜面で接続されるため、ゲート絶縁膜53が局所的に薄くなる現象は生じない。
第2の実施例でも、ゲート絶縁膜53が局所的に薄くなる領域が発生しない。このため、寄生トランジスタの形成や、ゲート絶縁膜の絶縁破壊耐性の低下を防止することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上の第1及び第2の実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する工程と、
前記活性領域の表面のうち、前記素子分離絶縁膜に接する一部の領域が、該素子分離絶縁膜の突出部の陰になる条件で、前記半導体基板の表層部に、前記半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する工程と、
前記元素の注入後、前記活性領域の表面を熱酸化することにより、第1の酸化膜を形成する工程と
を有する半導体装置の製造方法。
半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する工程と、
前記活性領域の表面のうち、前記素子分離絶縁膜に接する一部の領域が、該素子分離絶縁膜の突出部の陰になる条件で、前記半導体基板の表層部に、前記半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する工程と、
前記元素の注入後、前記活性領域の表面を熱酸化することにより、第1の酸化膜を形成する工程と
を有する半導体装置の製造方法。
(付記2)
前記元素が窒素である付記1に記載の半導体装置の製造方法。
前記元素が窒素である付記1に記載の半導体装置の製造方法。
(付記3)
前記元素を斜め方向から注入する工程において、前記素子分離絶縁膜の突出部の陰になる領域の幅が25nm以上になる条件で注入を行う付記1または2に記載の半導体装置の製造方法。
前記元素を斜め方向から注入する工程において、前記素子分離絶縁膜の突出部の陰になる領域の幅が25nm以上になる条件で注入を行う付記1または2に記載の半導体装置の製造方法。
(付記4)
さらに、前記第1の酸化膜の上に、前記活性領域と交差するようにゲート電極を形成する工程を有する付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
さらに、前記第1の酸化膜の上に、前記活性領域と交差するようにゲート電極を形成する工程を有する付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
(付記5)
前記第1の酸化膜を形成した後、さらに、
前記第1の酸化膜を除去する工程と、
前記第1の酸化膜が除去された領域の前記半導体基板の表層部を熱酸化することにより、第2の酸化膜を形成する工程と、
前記第2の酸化膜の上に、前記活性領域を横切るようにゲート電極を形成する工程と
を有する付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
前記第1の酸化膜を形成した後、さらに、
前記第1の酸化膜を除去する工程と、
前記第1の酸化膜が除去された領域の前記半導体基板の表層部を熱酸化することにより、第2の酸化膜を形成する工程と、
前記第2の酸化膜の上に、前記活性領域を横切るようにゲート電極を形成する工程と
を有する付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
(付記6)
前記半導体基板の少なくとも表層部がシリコンで形成されている付記1乃至5のいずれかに記載の半導体装置の製造方法。
前記半導体基板の少なくとも表層部がシリコンで形成されている付記1乃至5のいずれかに記載の半導体装置の製造方法。
(付記7)
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置され、シリコンと酸素とを含み、前記素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分の厚さよりも厚い酸化膜を含むゲート絶縁膜と
を有し、
前記ゲート絶縁膜を構成する前記酸化膜は、少なくとも相対的に薄い部分において、前記半導体基板の表層部の酸化速度を低下させる元素を含有し、相対的に厚い部分においては、該元素を含有しないか、または相対的に薄い部分の該元素の濃度よりも低い濃度になるように該元素を含有する半導体装置。
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置され、シリコンと酸素とを含み、前記素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分の厚さよりも厚い酸化膜を含むゲート絶縁膜と
を有し、
前記ゲート絶縁膜を構成する前記酸化膜は、少なくとも相対的に薄い部分において、前記半導体基板の表層部の酸化速度を低下させる元素を含有し、相対的に厚い部分においては、該元素を含有しないか、または相対的に薄い部分の該元素の濃度よりも低い濃度になるように該元素を含有する半導体装置。
(付記8)
前記ゲート絶縁膜を構成する前記酸化膜は、相対的に厚い部分の上面が、相対的に薄い部分の上面よりも低くなっている付記7に記載の半導体装置。
前記ゲート絶縁膜を構成する前記酸化膜は、相対的に厚い部分の上面が、相対的に薄い部分の上面よりも低くなっている付記7に記載の半導体装置。
(付記9)
前記元素が窒素である付記7または8に記載の半導体装置。
前記元素が窒素である付記7または8に記載の半導体装置。
(付記10)
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置されたゲート絶縁膜と
を有し、
前記ゲート絶縁膜と前記半導体基板との界面は、前記素子分離絶縁膜に接する一部の領域において、それよりも内側の領域よりも低くなっている半導体装置。
半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置されたゲート絶縁膜と
を有し、
前記ゲート絶縁膜と前記半導体基板との界面は、前記素子分離絶縁膜に接する一部の領域において、それよりも内側の領域よりも低くなっている半導体装置。
10 基板
11 素子分離絶縁膜
11a 埋込膜
11b 突出部
12 活性領域
15 ウェル
18 窒素ドープ領域
18A 窒素高濃度領域
18B 窒素低濃度領域
20 凹部
22 稜
30 パッド酸化膜
31 マスク膜
32 トレンチ
33 低い上面
34 段差
35、35A 犠牲酸化膜
50 ゲート電極
51 ソース領域
52 ドレイン領域
53 ゲート絶縁膜
55、56、57 金属シリサイド膜
58 MOSトランジスタ
59 サイドウォールスペーサ
60 層間絶縁膜
65、66 導電プラグ
67、68 配線
11 素子分離絶縁膜
11a 埋込膜
11b 突出部
12 活性領域
15 ウェル
18 窒素ドープ領域
18A 窒素高濃度領域
18B 窒素低濃度領域
20 凹部
22 稜
30 パッド酸化膜
31 マスク膜
32 トレンチ
33 低い上面
34 段差
35、35A 犠牲酸化膜
50 ゲート電極
51 ソース領域
52 ドレイン領域
53 ゲート絶縁膜
55、56、57 金属シリサイド膜
58 MOSトランジスタ
59 サイドウォールスペーサ
60 層間絶縁膜
65、66 導電プラグ
67、68 配線
Claims (5)
- 半導体基板の表層部に、該半導体基板の表面よりも上方に突出した素子分離絶縁膜を形成することにより活性領域を画定する工程と、
前記活性領域の表面のうち、前記素子分離絶縁膜に接する一部の領域が、該素子分離絶縁膜の突出部の陰になる条件で、前記半導体基板の表層部に、前記半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する工程と、
前記元素の注入後、前記活性領域の表面を熱酸化することにより、第1の酸化膜を形成する工程と
を有する半導体装置の製造方法。 - 前記元素が窒素である請求項1に記載の半導体装置の製造方法。
- 前記元素を斜め方向から注入する工程において、前記素子分離絶縁膜の突出部の陰になる領域の幅が25nm以上になる条件で注入を行う請求項1または2に記載の半導体装置の製造方法。
- 半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置され、シリコンと酸素とを含み、前記素子分離絶縁膜に接する一部分の厚さが、それよりも内側の部分の厚さよりも厚い酸化膜を含むゲート絶縁膜と
を有し、
前記ゲート絶縁膜を構成する前記酸化膜は、少なくとも相対的に薄い部分において、前記半導体基板の表層部の酸化速度を低下させる元素を含有し、相対的に厚い部分においては、該元素を含有しないか、または相対的に薄い部分の該元素の濃度よりも低い濃度になるように該元素を含有する半導体装置。 - 半導体基板の表層部に形成されて活性領域を画定する素子分離絶縁膜と、
前記活性領域と交差するように、前記半導体基板の上に配置されたゲート電極と、
前記活性領域内において、前記ゲート電極と前記半導体基板との間に配置されたゲート絶縁膜と
を有し、
前記ゲート絶縁膜と前記半導体基板との界面は、前記素子分離絶縁膜に接する一部の領域において、それよりも内側の領域よりも低くなっている半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007328900A JP2009152392A (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007328900A JP2009152392A (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
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Family
ID=40921198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007328900A Withdrawn JP2009152392A (ja) | 2007-12-20 | 2007-12-20 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2009152392A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014523131A (ja) * | 2011-06-27 | 2014-09-08 | クリー インコーポレイテッド | チャンネル移動度を増加させた半導体デバイスを製造するためのウェット・ケミストリー・プロセス |
CN114999896A (zh) * | 2022-07-18 | 2022-09-02 | 广州粤芯半导体技术有限公司 | 半导体器件及形成方法 |
-
2007
- 2007-12-20 JP JP2007328900A patent/JP2009152392A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014523131A (ja) * | 2011-06-27 | 2014-09-08 | クリー インコーポレイテッド | チャンネル移動度を増加させた半導体デバイスを製造するためのウェット・ケミストリー・プロセス |
US9269580B2 (en) | 2011-06-27 | 2016-02-23 | Cree, Inc. | Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof |
US9396946B2 (en) | 2011-06-27 | 2016-07-19 | Cree, Inc. | Wet chemistry processes for fabricating a semiconductor device with increased channel mobility |
CN114999896A (zh) * | 2022-07-18 | 2022-09-02 | 广州粤芯半导体技术有限公司 | 半导体器件及形成方法 |
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