KR20100041968A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

누설전류의 발생을 줄일 수 있는 반도체 소자의 제조 방법에 있어서, 기판에 트렌치를 형성하고, 트렌치의 측벽 및 저면과, 기판 상에 예비 제1 절연막을 형성한다. 예비 제1 절연막에 불소를 함유하는 플라즈마 처리 공정을 수행하여 예비 제1 절연막을 불소를 함유하는 제1 절연막으로 전환하고, 제1 절연막 상에 트렌치를 매립하는 제2 절연막을 형성한다. 이에 따라, 트렌치의 상부 모서리에 인접한 기판 상에 형성되는 절연막의 두께를 증가시키고 누설전류의 발생을 억제할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 누설전류의 발생을 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도와 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 예를 들면, 고집적도의 반도체 장치를 제조할 수 있도록 반도체 기판의 상부에 형성된 게이트, 트랜지스터, 캐패시터 및/또는 다이오드 등과 같은 여러 반도체 소자들과, 소자가 형성되는 액티브 영역과 소자들 사이를 분리하는 소자 분리막의 크기를 줄이려는 노력이 있어 왔다.
소자 분리막의 형성은 반도체 제조 공정 가운데 초기 단계의 공정으로서, 액티브 영역의 크기 및 후속 공정의 공정 마진을 좌우하게 된다. 소자 분리막은 일반적으로 실리콘 부분 산화(Local Oxidation of Silicon ; LOCOS) 공정이나 셸로우 트렌치 분리(shallow trench isolation; STI) 공정으로 형성될 수 있다.
LOCOS 공정에서는, 반도체 기판의 액티브 영역 상에 마스크를 형성하여 산화를 차단하고, 마스크가 형성되지 않은 부분을 열산화하여 수행된다. LOCOS 공정으로 형성되는 소자 분리막은 가장자리가 버즈 비크(bird's beak) 형상을 지닌다. 상기 버즈 비크에는 전계가 집중됨으로 인해 누설전류가 쉽게 발생할 수 있고, 액티브 영역을 침범하여 형성되기 때문에 액티브 영역의 폭을 줄이는데 어려움이 있다. STI 공정에서는, 반도체 기판을 식각하여 트렌치를 형성한 후, 상기 트렌치에 절연 물질을 채워서 소자 분리막을 형성한다. STI 공정은 LOCOS 공정에서와 같은 버즈 비크의 문제를 해결하고 집적도가 높은 반도체 소자를 제조하는데 유용할 수 있다. 그러나 트렌치의 폭은 좁아지고 종횡비가 크게 증가함에 따라 트렌치 내에 보이드(void)나 심(seam)을 발생시키지 않고 소자 분리막을 형성하는 것은 기술적으로 한층 어려워지고 있다.
소자 분리막이나 액티브 영역의 크기가 줄어드는 것과 동시에, 게이트와 같은 반도체 소자의 크기(dimension)도 점차 작아지고 있다. 그러나 반도체 소자의 물리적인 크기가 감소함에 따라 소자의 전기적 특성이나 신뢰성이 저하되는 등의 문제가 발생할 수 있다. 예를 들면, 게이트 절연막의 경우 그 물리적인 두께가 감소됨에 따라 전하의 터널링(tunneling) 장벽이 낮아지게 되고, 이로 인해 누설전류의 발생이 크게 증가할 수 있다. 일예로, 게이트 절연막의 크기가 약 20Å 이하로 감소하는 경우, 터널링 빈도가 기하급수적으로 증가하여 게이트 절연막을 통한 누설전류의 발생도 현저히 증가할 수 있다.
상술한 문제점들을 해결하려는 연구가 지속되고 있으나, 크게 감소된 디자인 룰, 예를 들면, 약 45nm 이하의 디자인 룰을 가지면서 향상된 신뢰성을 지닌 반도체 소자를 제조할 수 있는 공정의 개발은 여전히 과제로 남아 있다.
따라서 본 발명의 일 실시예는 집적도를 높일 수 있고 누설전류의 발생을 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서는 기판에 트렌치를 형성하고 트렌치의 측벽 및 저면과, 기판 상에 예비 제1 절연막을 형성할 수 있다. 예비 제1 절연막에 불소를 함유하는 플라즈마 처리 공정을 수행하여 예비 제1 절연막을 불소를 함유하는 제1 절연막으로 전환하고, 제1 절연막 상에 트렌치를 매립하는 제2 절연막을 형성할 수 있다.
일 실시예에 있어서, 상기 제2 절연막의 상부 및 상기 제1 절연막의 상부를 제거하여 상기 기판의 상면을 노출시킨 다음, 상기 노출된 기판 상에 제1 두께를 갖는 중앙부와 상기 제1 두께보다 큰 제2 두께를 갖는 에지부를 구비하는 게이트 절연막을 형성할 수 있다.
일 실시예에 있어서, 상기 불소를 함유하는 플라즈마 처리에 의하여 상기 예비 제1 절연막이 부분적으로 제거되어 상기 제1 절연막이 형성된 상기 트렌치의 입구가 상기 예비 제1 절연막이 형성된 트렌치의 입구보다 확장될 수 있다.
일 실시예에 있어서, 상기 불소를 함유하는 제1 절연막에 열처리 공정을 수 행하여 상기 트렌치의 상부 모서리를 포함하는 상기 트렌치의 표면을 불화시키는 단계를 더 수행할 수 있다.
일 실시예에 있어서, 상기 트렌치를 형성하는 단계는 상기 기판 상에 형성된 마스크 패턴을 이용한 식각 공정으로 상기 기판을 부분적으로 식각하여 수행될 수 있고, 상기 예비 제1 절연막은 상기 트렌치의 측벽 및 저면과, 상기 마스크 패턴 상에 형성될 수 있다.
일 실시예에 있어서, 상기 불소를 함유하는 플라즈마는 NF3 플라즈마를 포함할 수 있다.
일 실시예에 있어서, 상기 예비 제1 절연막은 O3-TEOS(O3-tetraethyl orthosilicate)를 사용하여 형성될 수 있다. 상기 예비 제1 절연막은 상압보다 낮은 압력 조건에서 수행되는 화학기상증착(sub-atmosphere CVD) 공정으로 형성될 수 있다. 또한, 상기 제2 절연막은 O3-TEOS를 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 예비 제1 절연막을 형성하기 전에, 상기 트렌치의 측벽 및 저면 상에 라이너막을 형성할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서는 불소를 함유하는 플라즈마 처리를 통하여 불소를 함유하는 제1 절연막을 구비하는 소자 분리막을 형성할 수 있다. 상기 제1 절연막에 존재하는 불소는 산화막과 같은 절연막의 성장을 촉진할 수 있다. 따라서 기판의 액티브 영역 상에 게이트 절연막을 형성 하는 공정에서 제1 절연막에 인접한 부분에 위치하는 게이트 절연막의 에지부의 두께가 상기 불소에 의해 선택적으로 증가될 수 있고 누설전류의 발생도 억제될 수 있다. 일 실시예에 있어서, 제1 절연막의 불소는 열처리 공정을 통해서 트렌치의 표면으로 이동할 수 있다. 이에 따라 트렌치의 상부 모서리 표면에 위치하는 불소도 트렌치의 상부 모서리에 인접한 기판 상에 형성되는 게이트 절연막의 에지부의 두께를 선택적으로 증가시키는데 기여할 수 있다.
또한, 일 실시예에 있어서, 불소를 함유하는 플라즈마를 사용하여 형성되는 제1 절연막은, 플라즈마 처리 전의 예비 제1 절연막보다 트렌치의 입구를 보다 확장하면서 형성될 수 있다. 이에 따라 종횡비가 큰 트렌치에서도 보이드가 발생하는 것을 억제하면서 트렌치를 매립하는 제2 절연막을 형성할 수 있다. 이에 비하여, 불소 플라즈마를 사용하는 대신에 소자 분리막이나 트렌치에 이온 주입(ion implantation) 공정으로 불소를 주입하는 경우에는, 예비 제1 절연막에 리세스가 유발되지 않게 되어 트렌치 내부에 보이드가 발생할 가능성이 보다 증가할 수 있다. 또한, 불소 이온 주입 공정에서는 도핑된 불소가 기판에 과량 잔류하여 반도체 소자의 오작동을 유발하는 불순물로 작용할 수 있고, 이온 주입량(dose amount)이나 이온의 주입 에너지를 조절하는 것이 용이하지 않아 기판이나 트렌치에 의도되지 않은 손상이 유발될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명한다. 그러나 본 발명이 하기의 실시예들에 제한되 는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명의 실시예들에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 제한하는 의도로 사용되는 것은 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하고, "포함하다" 또는 "이루어지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 전극, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들이 직 접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 트렌치(115)가 형성된 기판(100)을 마련한다. 일 실시예에 있어서, 기판(100)으로는 실리콘 기판, 실리콘-게르마늄 기판, SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판, 금속 산화물 단결정 기판 등을 사용할 수 있다. 트렌치(115)는 기판(100)을 부분적으로 식각하는 식각 공정을 수행하여 형성될 수 있다. 일예로, 트렌치(115)는 기판(100) 상에 마스크 패턴(112)을 형성한 다음, 마스크 패턴(112)을 사용하여 기판(100)을 부분적으로 식각하여 형성될 수 있다.
일 실시예에 있어서, 마스크 패턴(112)은 패드 산화막 패턴(105) 및 패드 질화막(110) 패턴을 포함할 수 있다. 패드 산화막 패턴(105) 및 패드 질화막 패턴(110)은 각기 패드 산화막 및 패드 질화막을 기판(100) 상에 형성한 다음, 상기 패드 질화막 및 상기 패드 산화막에 포토레지스트를 이용한 사진 식각 공정을 수행하여 형성될 수 있다. 상기 패드 산화막은 상기 패드 질화막을 기판(100) 상에 직접 형성하는 경우 발생되는 스트레스를 완화할 수 있다. 일 실시예에 있어서, 상기 패드 산화막은 실리콘 산화물을 이용한 열산화 공정 또는 화학기상증착(CVD) 공정으로 형성될 수 있고, 상기 패드 질화막은 실리콘 질화물을 이용한 CVD 공정, 저압 화학기상증착(LPCVD) 공정 또는 플라즈마 강화 화학기상증착(PECVD) 공정 등으로 형성될 수 있다.
마스크 패턴(112)이 형성된 기판(100)에 식각 공정을 수행하여 기판(100)에 트렌치(115)를 형성할 수 있다. 트렌치(115)는 소정의 폭과 깊이를 가지도록 형성될 수 있다. 트렌치(115)에는 후속 공정을 통해 소자 분리막이 형성되며, 이로써 기판(100)은 반도체 소자가 형성되는 액티브 영역과 소자 분리막이 형성되는 필드 영역으로 구분될 수 있다. 상기 액티브 영역은 트렌치(115)에 비하여 상대적으로 돌출된 기판(100)에 해당되며, 상기 액티브 영역에는 반도체 소자가 형성될 수 있다. 일 실시예에 있어서, 트렌치(115)는 약 5nm 내지 약 1㎛의 폭을 가지도록 형성될 수 있다. 다른 실시예에 있어서, 트렌치(115)는 약 10nm 내지 약 100nm의 폭을 가지도록 형성될 수 있다. 또 다른 실시예에 있어서, 트렌치(115)는 약 90nm, 약 60nm, 약 50nm, 약 45nm, 약 40nm, 약 30nm 또는 약 20nm의 폭을 가지도록 형성될 수 있다.
도 2를 참조하면, 트렌치(115)의 측벽 및 저면과 마스크 패턴(112) 상에 예비 제1 절연막(120)을 형성할 수 있다. 예비 제1 절연막(120)은 트렌치(115)를 완 전히 매립하지 않는 박막의 형태로 트렌치(115) 및 마스크 패턴(112)을 따라 형성될 수 있다. 일 실시예에 있어서, 예비 제1 절연막(120)은 트렌치(115)의 측벽 및 저면에서 기판(100)과 접촉할 수 있다.
일 실시예에 있어서, 예비 제1 절연막(120)은 O3-TEOS(O3-tetraethyl orthosilicate)를 이용하여 형성될 수 있다. 예를 들어, 예비 제1 절연막(120)은 O3-TEOS를 상압보다 낮은 압력 조건에서 수행되는 화학기상증착(sub-atmospheric CVD) 공정으로 증착시켜 형성될 수 있다. 예비 제1 절연막(120)을 O3-TEOS를 사용하여 형성하는 경우, 산화물이 트렌치(115)의 프로파일을 따라 일정한 두께로 형성되어 트렌치(115) 내에 보이드의 발생을 감소시킬 수 있다. 다른 실시예에 있어서, 예비 제1 절연막(120)은 PSG(phosphosilicate glass), BPSG(borohosphosilicate glass), USG(undoped silicate glass), SOG(spin on glass), TEOS(tetraethyl orthosilicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물을 이용하여 형성될 수 있다. 또 다른 실시예에 있어서, 예비 제1 절연막(120)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 형성될 수 있다.
일 실시예에 있어서, 예비 제1 절연막(120)은 산화물을 이용하여 약 200 내지 800Å의 두께로 형성될 수 있다. 다른 실시예에 있어서, 예비 제1 절연막(120)은 산화물을 이용하여 약 300 내지 약 700Å의 두께로 형성될 수 있다.
도 3을 참조하면, 예비 제1 절연막(120)이 형성된 기판(100)에 불소를 함유 하는 플라즈마 처리 공정을 수행할 수 있다. 불소를 함유하는 플라즈마로 예비 제1 절연막(120)을 처리함으로써, 예비 제1 절연막(120)은 불소를 함유하는 제1 절연막(130)으로 전환될 수 있다. 불소를 함유하는 제1 절연막(130)은 트렌치(115)를 매립하는 소자 분리막(140)(도 4 참조)을 구성하는 부재로 제공될 수 있다. 제1 절연막(130)에 함유된 불소는, 후속하여 트렌치(115)에 인접한 기판(100)의 액티브 영역에 산화막과 같은 절연막을 형성하는 공정에서 상기 절연막의 증착을 촉진할 수 있다. 따라서 제1 절연막(130)에 인접한 기판(100) 상에 형성되는 상기 절연막은 제1 절연막(130)으로부터 떨어진 기판(100) 상에 형성되는 절연막보다 더 두껍게 형성될 수 있다.
일 실시예에 있어서, 불소를 함유하는 플라즈마로 NF3 플라즈마를 사용할 수 있다. NF3 플라즈마는 질소와 불소가 쉽게 분리되는 특성을 지닌다. 따라서 NF3 플라즈마를 사용함으로써 예비 제1 절연막(120)에 불소를 효율적으로 주입할 수 있다. 다른 실시예에 있어서, 불소를 함유하는 플라즈마로 CF4, C2F6, C3F8, C4F8, CF3H, CF2H2, SF6 및/또는 CF3Cl 플라즈마가 사용될 수도 있다. 다만, CFx계 플라즈마는 NF3 플라즈마와 비교하여 탄소와 불소의 분리가 쉽게 일어나지 않거나, 탄소가 예비 제1 절연막(120)과 기판(100)에 잔류하여 반도체 소자의 오작동을 유발하거나 의도되지 않은 불순물로 작용할 가능성이 있다.
일 실시예에 있어서, 불소를 함유하는 플라즈마 처리에 의하여 예비 제1 절 연막(120)이 리세스되어 제1 절연막(130)은 예비 제1 절연막(120)보다 감소된 두께를 가질 수 있다. 일예로, 제1 절연막(130)은 예비 제1 절연막(120)보다 약 0Å 내지 약 800Å 정도 감소된 두께를 가질 수 있다. 다른 예로, 제1 절연막(130)은 예비 제1 절연막(120)보다 약 50Å 내지 약 700Å 정도 감소된 두께를 가질 수 있다.
다른 실시예에 있어서, 불소를 함유하는 플라즈마 처리에 의한 예비 제1 절연막(120)의 두께 감소는 트렌치(115)의 상부 모서리에 인접한 부위에서 보다 많이 발생될 수 있다. 이에 따라, 트렌치(115) 상부 모서리에 인접한 부위에 형성된 제1 절연막(130)의 두께가 트렌치(115) 하부에 형성된 제1 절연막(130)의 두께보다 더 작을 수 있다. 제1 절연막(130)이 형성된 트렌치(115)의 입구 부위 공간이 확장됨에 따라, 후속하여 트렌치(115) 내에 제2 절연막(135)을 형성하는 공정에서 제2 절연막(135)이 트렌치(115)를 완전히 채우기 전에 입구를 막는 것을 방지할 수 있고, 종횡비가 큰 트렌치(115)에 보이드가 발생하는 것을 억제할 수 있다.
예비 제1 절연막(120)에 불소를 주입하는 다른 방법으로 불소 이온 주입(ion implantation) 공정을 수행하는 것도 고려할 수 있다. 그러나 불소 이온 주입 공정에서는, 이온 주입량(dose amount)이나 이온의 주입 에너지를 조절하는 것이 용이하지 않을 수 있고, 이온 주입 공정에 의하여 기판(100)이나 트렌치(115)가 의도되지 않은 손상이 유발될 수도 있다. 도핑된 불소가 기판(100)에 과량 잔류하는 경우에는, 상기 불소가 반도체 소자의 오작동을 유발하는 불순물로 작용할 수도 있다. 또한, 이온 주입 공정에 의해서는 예비 제1 절연막(120)에 리세스가 유발되지 않기 때문에, 후속하여 트렌치(115)를 매립하는 제2 절연막(135)을 형성하는 경우 트렌 치(115)의 입구가 상대적으로 좁기 때문에 트렌치(115) 내부에 보이드가 발생할 가능성이 보다 높을 수 있다.
다시 도 3을 참조하면, 제1 절연막(130)이 형성된 기판(100) 상에 트렌치(115)를 매립하는 제2 절연막(135)을 형성할 수 있다. 제2 절연막(135)은 예비 제1 절연막(120)과 동일한 물질을 사용하여 형성될 수 있고, 이와 달리 서로 다른 물질을 사용하여 형성할 수도 있다. 일 실시예에 있어서, 제2 절연막(135)은 O3-TEOS(O3-tetraethyl orthosilicate)를 이용하여 형성될 수 있다. 다른 실시예에 있어서, 제2 절연막(135)은 PSG, BPSG, USG, SOG, TEOS, PE-TEOS 및/또는 HDP-CVD 산화물을 이용하여 형성될 수 있다. 또 다른 실시예에 있어서, 제2 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 형성될 수 있다.
일 실시예에 있어서, 제2 절연막(135)은 약 2,000Å 내지 약 8,000Å의 두께로 형성될 수 있다. 다른 실시예에 있어서, 제2 절연막(135)은 약 4,000Å 내지 약 6,000Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 제1 절연막(130) 및 제2 절연막(135)이 형성된 기판(100)에 대해서 열처리 공정을 수행할 수 있다. 이에 따라 제1 절연막(130) 및 제2 절연막(135)의 절연특성 및 치밀도가 향상될 수 있다. 또한, 열처리 공정을 수행하는 동안, 제1 절연막(130)에 함유된 불소가 인접한 기판(100)의 표면으로 부분적으로 이동하여 트렌치(115)의 상부 모서리, 트렌치 측벽 및 저면에 해당하는 기 판(100)의 표면을 불화시킬 수 있다. 상기 열처리 공정은, 예를 들어, 질소, 아르곤 및/또는 수산화 분위기에서 약 500℃ 내지 약 1,100℃의 온도에서 수행될 수 있다. 다른 예에서, 상기 열처리 공정은 약 900℃ 내지 약 1,100℃ 온도에서 수행될 수 있다. 또한, 상기 열처리 공정은 약 3시간 이내의 시간 동안 수행될 수 있다.
다른 실시예에 있어서, 제1 절연막(130)이 형성된 기판(100)에 대해서 열처리 공정을 수행한 다음, 열처리된 제1 절연막(130) 상에 제2 절연막(135)을 형성할 수도 있다.
도 4를 참조하면, 제2 절연막(135) 및 제1 절연막(130)의 상부 및 마스크 패턴(112)을 제거하여 액티브 영역에 해당하는 기판(100)의 상면을 노출시킬 수 있다. 제2 절연막(135) 및 제1 절연막(130)의 상부를 제거함으로써, 트렌치(115)를 채우는 제2 절연막 패턴(137) 및 제1 절연막 패턴(132)을 포함하는 소자 분리막(140)이 형성될 수 있다.
일 실시예에 있어서, 제2 절연막(135) 및 제1 절연막(130)의 상부 및 마스크 패턴(112)의 제거는 화학적 기계적 연마, 습식 식각 및/또는 건식 식각을 이용하여 수행될 수 있다. 예를 들면, 마스크 패턴(112)의 상면이 노출될 때까지 화학적 기계적 연마 공정을 수행하여 제2 절연막(135) 및 제1 절연막(130)의 상부를 제거하고, 마스크 패턴(112)은 습식 식각 공정을 수행하여 제거할 수 있다.
일 실시예에 있어서, 소자 분리막(140)은 인접한 기판(100) 즉, 액티브 영역과 비교하여, 상면이 동일한 높이를 가지도록 형성될 수 있다. 다른 실시예에 있어서, 소자 분리막(140)이 액티브 영역보다 더 돌출되도록 형성될 수도 있고, 또 다 른 실시예에 있어서, 소자 분리막(140)은 액티브 영역보다 리세스되도록 형성될 수도 있다.
한편, 일 실시예에 따라, 제1 절연막(130)에 대하여 열처리 공정을 수행하여 트렌치(115)의 표면을 불화시키는 경우, 소자 분리막(140)은 상부 모서리를 비롯하여 표면이 불화된 트렌치(115) 내에 형성될 수 있다. 트렌치(115)의 상부 모서리 부분에 존재하는 불소는 기판(100)의 액티브 영역 상에 형성되는 절연막의 성장을 촉진할 수 있다. 따라서 후속 공정에서, 상기 노출된 액티브 영역 상에 산화막과 같은 절연막을 형성하는 경우 불화되지 않은 액티브 영역의 중앙부에 비하여 불화된 액티브 영역의 에지부에 형성되는 절연막의 두께가 증가할 수 있다. 상기 액티브 영역 상에 형성되는 에지부가 두꺼운 절연막은, 게이트 구조물의 게이트 절연막으로 제공될 수도 있고, 플래시 메모리 장치의 터널 산화막으로 제공될 수도 있다. 상기 에지부가 두꺼운 절연막은 고집적도 및 매우 작은 디자인 룰을 갖는 반도체 소자에 적용되어, 상기 절연막을 통한 누설전류의 발생을 크게 줄일 수 있다.
트렌치(115)를 불화 처리하는 방법으로 불소 이온 주입(ion implantation) 공정을 수행하는 것도 고려할 수 있다. 이 경우, 불소 이온 주입은 트렌치(115)에 직접 주입하거나 다른 절연층을 매개로 트렌치(115)에 주입될 수 있다. 그러나 불소 이온 주입 공정에서는 도핑된 불소가 기판(100)에 과량 잔류하여 반도체 소자의 오작동을 유발하는 불순물로 작용할 수 있다. 또한, 이온 주입량(dose amount)이나 이온의 주입 에너지를 조절하는 것이 용이하지 않을 수 있고, 이온 주입 공정에 의하여 기판(100)이나 트렌치(115)에 의도되지 않은 손상이 유발될 수도 있다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 마스크 패턴(112)을 사용하여 기판(100)에 트렌치(115)를 형성한 다음, 트렌치(115)의 저면과 측벽 상에 라이너막(117)이 형성될 수 있다. 기판(100)에 트렌치(115)를 형성하는 공정은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 라이너막(117)은 트렌치(115)를 형성하는 과정에서 발생될 수 있는 기판(100)의 손상을 치유하거나 트렌치(115)를 통한 누설전류의 발생을 억제할 수 있다.
일 실시예에 있어서, 라이너막(117)은 트렌치(115)가 형성된 기판(100)을 열처리하여 트렌치(115)의 저면과 측벽 상에 형성될 수 있다. 다른 실시예에 있어서, 라이너막(117)은 산화물, 질화물 및/또는 산질화물을 이용한 박막 증착 공정으로 형성될 수 있다. 이 경우, 라이너막(117)은 트렌치(115)의 저면과 측벽 및 마스크 패턴(112) 상에 형성될 수 있다.
라이너막(117)은 후속하여 형성되는 예비 제1 절연막(120)보다 실질적으로 감소된 두께를 가질 수 있다. 일 실시예에 있어서, 라이너막(117)은 예비 제1 절연막(120)보다 약 50% 이하의 두께를 가질 수 있다. 다른 실시예에 있어서, 라이너막(117)은 예비 제1 절연막(120) 보다 약 25% 이하, 약 20% 이하, 약 10% 이하 또는 약 5% 이하의 두께를 가질 수 있다. 예를 들면, 라이너막(117)은 약 100Å 이하의 두께로 형성될 수 있다. 다른 실시예에 있어서, 라이너막(117)은 약 50Å 이하의 두께로 형성될 수 있다.
라이너막(117)이 형성된 기판(100) 상에 예비 제1 절연막(120)을 형성할 수 있다. 예비 제1 절연막(120)은 라이너막(117)이 형성된 트렌치(115)의 저면 및 측벽과 마스크 패턴(112)을 프로파일을 따라 형성될 수 있다. 예비 제1 절연막(120)을 형성하는 방법은 도 2를 참조하여 설명한 바와 실질적으로 동일하다.
도 6을 참조하면, 예비 제1 절연막(120)에 불소를 함유하는 플라즈마 처리를 하여 불소를 함유하는 제1 절연막(130)을 형성하고, 제1 절연막(130) 상에 트렌치(115)를 매립하는 제2 절연막(135)을 형성한다. 제1 절연막(130)에 함유된 불소는, 후속하여 트렌치(115)에 인접한 기판(100)의 액티브 영역에 게이트 산화막과 같은 절연막을 형성하는 공정에서 상기 절연막의 증착을 촉진할 수 있다. 따라서 제1 절연막(130)에 인접한 기판(100) 상에 형성되는 상기 절연막은 제1 절연막(130)으로부터 떨어진 기판(100) 상에 형성되는 절연막보다 더 두껍게 형성될 수 있다.
일 실시예에 있어서, 제2 절연막(135)을 형성한 다음에, 열처리 공정을 수행하여 트렌치의 저면, 측벽 및 상부 모서리의 표면을 불화시킬 수 있다. 상기 열처리 공정을 수행하는 동안, 제1 절연막(130)의 불소가 라이너막(117)을 통과하여 트렌치(115)에 해당하는 기판(100)의 표면을 불화시킬 수 있다.
도 7을 참조하면, 제2 절연막(135) 및 제1 절연막(130)의 상부 및 마스크 패턴(112)을 제거하여 액티브 영역에 해당하는 기판(100)의 상면을 노출시킬 수 있다. 제2 절연막(135) 및 제1 절연막(130)의 상부를 제거함으로써, 트렌치(115)의 내벽을 따라 형성된 라이너막(117) 상에 트렌치(115)를 채우며 형성되고, 제2 절연 막 패턴(137) 및 제1 절연막 패턴(132)으로 이루어지는 소자 분리막(140)이 형성될 수 있다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 9a, 10a, 11a, 12a 및 도 13a는 도 8에서 AA' 방향으로 절단된 단면을 보여주는 도면들이고, 도 9b, 10b, 11b, 12b 및 도 13b는 도 8에서 BB' 방향으로 절단된 단면을 보여주는 도면들이다.
도 8, 도 9a 및 도 9b를 참조하면, 기판(200)의 액티브 영역(도시되지 않음) 상에 마스크 패턴(212)을 형성하고, 마스크 패턴(212)을 식각 마스크로 사용하여 기판(200)에 트렌치(215)를 형성할 수 있다. 일 실시예에 있어서, 상기 액티브 영역은 기판(200)의 소정의 방향, 예를 들어, BB' 방향으로 연장된 길이를 가질 수 있다. 일 실시예에 있어서, 마스크 패턴(212)은 패드 산화막 패턴(205) 및 패드 질화막 패턴(210)으로 이루어질 수 있다. 트렌치(215)에는 후속 공정을 통해 소자 분리막이 형성되며, 이로써 기판(200)은 반도체 소자가 형성되는 액티브 영역과 소자 분리막이 형성되는 필드 영역으로 구분될 수 있다. 기판(200), 마스크 패턴(212) 및 트렌치(215)에 대한 설명은 도 1을 참조하여 설명한 바와 실질적으로 동일하다.
도 10a 및 도 10b를 참조하면, 트렌치(215)의 측벽 및 저면과 마스크 패턴(212) 상에 예비 제1 절연막(220)을 형성할 수 있다. 예비 제1 절연막(220)은 트렌치(215)를 완전히 매립하지 않는 박막의 형태로 트렌치(215) 및 마스크 패턴(212)의 프로파일을 따라 형성될 수 있다. 일 실시예에 있어서, 예비 제1 절연 막(220)은 O3-TEOS(O3-tetraethyl orthosilicate)를 이용하여 형성될 수 있다. 예를 들어, 예비 제1 절연막(220)은 O3-TEOS를 상압보다 낮은 압력 조건에서 수행되는 화학기상증착(sub-atmospheric CVD) 공정으로 증착시켜 형성될 수 있다. 다른 실시예에 있어서, 예비 제1 절연막(220)은 PSG, BPSG, USG, SOG, TEOS, PE-TEOS 및/또는 HDP-CVD 산화물을 이용하여 형성될 수 있다. 또 다른 실시예에 있어서, 예비 제1 절연막(220)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합으로 형성될 수 있다. 예비 제1 절연막(220)에 대한 설명은 도 2를 참조하여 설명한 바와 실질적으로 동일하다.
일 실시예에 있어서, 예비 제1 절연막(220)을 형성하기 전에, 트렌치(215)의 저면과 측벽 상에 라이너막(도시되지 않음)이 형성될 수도 있다. 상기 라이너막은 트렌치(215)를 형성하는 과정에서 발생될 수 있는 기판(200)의 손상을 치유하거나 트렌치(215)를 통한 누설전류의 발생을 억제할 수 있다. 상기 라이너막은 예비 제1 절연막(220)보다 실질적으로 작은 두께를 갖도록 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 예비 제1 절연막(220)에 대해 불소를 함유하는 플라즈마로 처리하여, 예비 제1 절연막(220)을 불소를 함유하는 제1 절연막(230)으로 전환할 수 있다. 일 실시예에 있어서, 불소를 함유하는 플라즈마로 NF3 플라즈마를 사용할 수 있다. 다른 실시예에 있어서, 불소를 함유하는 플라즈마로 CFx계 플라즈마 및/또는 SF6 플라즈마가 사용될 수도 있다. NF3 플라즈마는 질소와 불소가 쉽게 분리되는 특성을 지니므로, NF3 플라즈마를 사용함으로써 예비 제1 절연막(220)에 불소를 효율적으로 주입할 수 있다.
일 실시예에 있어서, 불소를 함유하는 플라즈마에 의하여 예비 제1 절연막(220)이 부분적으로 제거됨으로써, 제1 절연막(230)은 예비 제1 절연막(220)보다 감소된 두께를 가질 수 있다. 제1 절연막(230)이 형성된 트렌치(215)의 입구 부위 공간이 확장됨에 따라, 후속하여 트렌치(215) 내에 제2 절연막(235)을 형성하는 공정에서 제2 절연막(235)이 트렌치(215)를 완전히 채우기 전에 입구를 막는 것을 방지할 수 있고, 종횡비가 큰 트렌치(215)에 보이드가 발생하는 것을 억제할 수 있다.
불소를 함유하는 제1 절연막(230) 상에는 트렌치(215)를 매립하는 제2 절연막(235)이 형성될 수 있다. 일부 실시예에서, 제2 절연막(235)은 예비 제1 절연막(220)과 동일한 물질로 형성될 수도 있지만, 다른 실시예에서는 서로 다른 물질로 형성될 수도 있다. 또한, 일 실시예에 있어서, 제1 절연막(230) 및 제2 절연막(235)이 형성된 기판(200)에 열처리 공정을 수행하할 수 있다. 이에 따라 제1 절연막(230)에 함유된 불소가 인접한 기판(200)으로 이동하여, 트렌치의 저면, 측벽 및 상부 모서리 부분을 불화시킬 수도 있다. 제1 절연막(230) 및 제2 절연막(235)에 대한 설명은 도 3을 참조하여 설명한 바와 실질적으로 동일하다.
트렌치(215)를 불화 처리하는 방법으로 불소 이온 주입(ion implantation) 공정을 수행하는 것도 고려할 수 있다. 이 경우, 불소 이온 주입은 트렌치(215)에 직접 주입하거나 트렌치(215) 상에 형성된 절연층을 매개로 트렌치(215)에 주입될 수 있다. 그러나 불소 이온 주입 공정에서는 도핑된 불소가 기판(200)에 과량 잔류하여 반도체 소자의 오작동을 유발하는 불순물로 작용할 수 있다. 또한, 이온 주입량(dose amount)이나 이온의 주입 에너지를 조절하는 것이 용이하지 않을 수 있고, 이온 주입 공정에 의하여 기판(200)이나 트렌치(215)에 의도되지 않은 손상이 유발될 수도 있다. 또한, 이온 주입 공정에 의해서는 예비 제1 절연막(220)에 리세스가 유발되지 않기 때문에, 후속하여 트렌치(215)를 매립하는 제2 절연막(235)을 형성하는 경우 트렌치(215)의 입구가 상대적으로 좁기 때문에 트렌치(215) 내부에 보이드가 발생할 가능성이 상대적으로 높을 수 있다.
도 12a 및 도 12b를 참조하면, 제2 절연막(235) 및 제1 절연막(230)의 상부 및 마스크 패턴(212)을 제거하여 액티브 영역(도시되지 않음)에 해당하는 기판(200)의 상면을 노출시킬 수 있다. 제2 절연막(235) 및 제1 절연막(230)의 상부를 제거함으로써, 제2 절연막 패턴(237) 및 제1 절연막 패턴(232)을 포함하는 소자 분리막(240)이 트렌치(215)를 채우면서 기판(200) 상에 형성될 수 있다. 소자분리막(240)의 형성에 대한 설명은 도 4를 참조하여 설명한 바와 실질적으로 동일하다.
도 13a 및 도 13b를 참조하면, 상기 노출된 기판(200)의 상기 액티브 영역 상에 게이트 절연막(245)을 형성할 수 있다. 일 실시예에 있어서, 게이트 절연막(245)은 열산화 공정을 수행하여 형성될 수 있다. 다른 실시예에 있어서, 게이트 절연막(245)은 실리콘 산화물 및/또는 고유전율을 갖는 금속 산화물을 기판(200) 상에 증착하여 형성될 수도 있다.
도 14는 도 13a에서 'C' 부분을 확대하여 도시한 것이다. 도 14를 참조하면, 게이트 절연막(245)은 제1 두께(t1)를 갖는 중앙부와 트렌치에 인접하고 제2 두께(t2)를 갖는 에지부로 이루어질 수 있다. 일 실시예에 있어서, 게이트 절연막(245)은 에지부의 제2 두께(t2)가 중앙부의 제1 두께(t1)보다 더 두꺼울 수 있다. 게이트 절연막(245)의 에지부가 더 두꺼운 것은, 게이트 절연막(245)에 인접한 제1 절연막 패턴(232)에 존재하는 불소 및/또는 트렌치 상부 모서리에 위치하는 기판(200)의 표면에 존재하는 불소가 게이트 절연막(245)의 성장을 촉진한 것에 기인할 수 있다. 에지부가 중앙부보다 두꺼운 게이트 절연막(245)을 형성함으로써 에지부를 통한 누설전류의 발생을 차단하거나 억제할 수 있다.
다시 도 13a 및 도 13b를 참조하면, 게이트 절연막(245)이 형성된 기판(200) 상에 게이트 도전막(250) 및 게이트 마스크막(255)을 형성할 수 있다. 일 실시예에 있어서, 게이트 도전막(250)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 및/또는 도전성 금속 실리사이드를 사용하여 형성될 수 있다. 게이트 도전막(250)은 상기 물질들의 단일막 혹은 다층막으로 형성될 수 있다. 게이트 마스크막(255)은 게이트 구조물을 패터닝하기 위한 마스크로 제공될 수 있다. 게이트 마스크막(255)은 질화물, 산화물 및/또는 산질화물을 사용하여 형성될 수 있다. 게이트 마스크막(255), 게이트 도전막(250) 및 게이트 절연막(245)을 순차적으로 패터닝하여 게이트 구조물(265)을 형성한 다음, 상기 게이트 구조물의 측벽에 게이트 스페이서(260)를 형성할 수 있다.
일 실시예에 있어서, 게이트 구조물(265)은 기판(200)의 액티브 영역이 연장되는 방향(BB')에 수직인 방향(AA')으로 연장된 길이를 가진 패턴 형상일 수 있다. AA' 방향으로 절단된 단면을 보여주는 도 13a에서 알 수 있듯이, 제조된 게이트 구조물(265)은 중앙부보다 두꺼운 에지부를 구비할 수 있다. 에지부가 중앙부보다 두꺼운 게이트 절연막(245)을 형성함으로써 에지부를 통한 누설전류의 발생을 차단하거나 억제할 수 있다.
게이트 구조물(265)에 인접한 기판(200)의 액티브 영역에 불순물을 주입하여 소스/드레인 영역(270, 275)을 형성할 수 있다. 이에 따라 게이트 구조물(265)과 소스/드레인 영역(270, 275)을 구비하는 트랜지스터를 제조할 수 있다.
상술한 실시예에서는 게이트 절연막(245) 상에 게이트 도전막(250) 및 게이트 마스크막(260)을 형성함으로써, 게이트 구조물(265)과 트랜지스터를 제조 방법에 대하여 설명하였다. 그러나 다른 실시예에서는, 게이트 절연막(245)을 터널 산화막으로 활용하고, 상기 터널 산화막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트를 형성함으로써 플래시 메모리 장치를 제조할 수도 있다.
상술한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서는 불소를 함유하는 플라즈마 처리를 통하여 불소를 함유하는 제1 절연막을 구비하는 소자 분리막을 형성할 수 있다. 상기 제1 절연막에 존재하는 불소는 산화막과 같은 절연막의 성장을 촉진할 수 있다. 따라서 기판의 액티브 영역 상에 게이트 절연막을 형성하는 공정에서 제1 절연막에 인접한 부분에 위치하는 게이트 절연막의 에지부의 두 께가 선택적으로 증가될 수 있고 누설전류의 발생도 억제될 수 있다. 일 실시예에 있어서, 제1 절연막의 불소는 열처리 공정을 통해서 트렌치의 표면으로 이동할 수 있다. 이에 따라 트렌치의 상부 모서리 표면에 위치하는 불소도 트렌치의 상부 모서리에 인접한 기판 상에 형성되는 게이트 절연막의 에지부의 두께를 선택적으로 증가시키는데 기여할 수 있다.
또한, 일 실시예에 있어서, 불소를 함유하는 플라즈마를 사용하여 형성되는 제1 절연막은, 플라즈마 처리 전의 예비 제1 절연막보다 트렌치의 입구를 보다 확장하면서 형성될 수 있다. 이에 따라 종횡비가 큰 트렌치에서도 보이드가 발생하는 것을 억제하면서 트렌치를 매립하는 제2 절연막을 형성할 수 있다.
이상, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 본 발명이 이에 한정되는 것으로 해석되지는 않는다. 오히려, 해당 기술분야의 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명의 실시예들을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 9a, 10a, 11a, 12a 및 도 13a는 도 8에서 AA' 라인을 따라 절단된 단면을 보여주는 도면들이고, 도 9b, 10b, 11b, 12b 및 도 13b는 도 8에서 BB' 라인을 따라 절단된 단면을 보여주는 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 기판 105, 205: 패드 산화막 패턴
110, 210: 패드 질화막 패턴 112, 212: 마스크 패턴
115, 215: 트렌치 120: 220: 예비 제1 절연막
130, 230: 제1 절연막 135, 235: 제2 절연막
140, 240: 소자 분리막 245: 게이트 절연막
250: 게이트 도전막 255: 게이트 마스크
260: 게이트 스페이서 265: 게이트 구조물
270, 275: 소스/드레인 영역

Claims (10)

  1. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 및 저면과, 상기 기판 상에 예비 제1 절연막을 형성하는 단계;
    상기 예비 제1 절연막에 불소를 함유하는 플라즈마 처리 공정을 수행하여 상기 예비 제1 절연막을 불소를 함유하는 제1 절연막으로 전환하는 단계; 및
    상기 제1 절연막 상에 상기 트렌치를 매립하는 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제2 절연막의 상부 및 상기 제1 절연막의 상부를 제거하여 상기 기판의 상면을 노출시키는 단계; 및
    상기 노출된 기판 상에 제1 두께를 갖는 중앙부와 상기 제1 두께보다 큰 제2 두께를 갖는 에지부를 구비하는 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 불소를 함유하는 플라즈마 처리에 의하여 상기 예비 제1 절연막이 부분적으로 제거되어 상기 제1 절연막이 형성된 상기 트렌치의 입구가 상기 예비 제1 절연막이 형성된 트렌치의 입구보다 확장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 불소를 함유하는 제1 절연막에 열처리 공정을 수행하여 상기 트렌치의 상부 모서리를 포함하는 상기 트렌치의 표면을 불화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 트렌치를 형성하는 단계는 상기 기판 상에 형성된 마스크 패턴을 이용한 식각 공정으로 상기 기판을 부분적으로 식각하여 수행되고,
    상기 예비 제1 절연막은 상기 트렌치의 측벽 및 저면과, 상기 마스크 패턴 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 불소를 함유하는 플라즈마는 NF3 플라즈마를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 예비 제1 절연막은 O3-TEOS(O3-tetraethyl orthosilicate)를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 예비 제1 절연막은 상압보다 낮은 압력 조건에서 수행되는 화학기상증착(sub-atmosphere CVD) 공정으로 형성되는 것을 특징으로 하는 반 도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 제2 절연막은 O3-TEOS를 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 예비 제1 절연막을 형성하기 전에, 상기 트렌치의 측벽 및 저면 상에 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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