KR101145386B1 - 반도체 장치의 매립게이트 제조방법 - Google Patents

반도체 장치의 매립게이트 제조방법 Download PDF

Info

Publication number
KR101145386B1
KR101145386B1 KR1020100113807A KR20100113807A KR101145386B1 KR 101145386 B1 KR101145386 B1 KR 101145386B1 KR 1020100113807 A KR1020100113807 A KR 1020100113807A KR 20100113807 A KR20100113807 A KR 20100113807A KR 101145386 B1 KR101145386 B1 KR 101145386B1
Authority
KR
South Korea
Prior art keywords
trench
insulating film
film
hard mask
mask pattern
Prior art date
Application number
KR1020100113807A
Other languages
English (en)
Inventor
김원규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100113807A priority Critical patent/KR101145386B1/ko
Application granted granted Critical
Publication of KR101145386B1 publication Critical patent/KR101145386B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 매립게이트를 위한 트렌치를 고종횡비를 갖도록 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판을 선택적으로 식각하여 소자분리트렌치를 형성하는 단계; 상기 기판 전면을 덮도록 제1희생막을 형성하는 단계; 상기 제1희생막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 제1희생막을 식각하고, 연속해서 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 제2희생막을 형성하는 단계; 상기 제1희생막을 제거하여 상기 소자분리트렌치를 노출시키는 단계; 상기 소자분리트렌치를 매립하는 소자분리막을 형성하는 단계; 및 상기 제2희생막을 제거하여 상기 트렌치를 노출시키는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 하드마스크패턴을 식각장벽으로 제1희생막을 식각하고, 연속해서 기판을 식각하여 매립게이트를 위한 트렌치를 형성함으로써, 하드마스크패턴의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치를 형성할 수 있는 효과가 있다.

Description

반도체 장치의 매립게이트 제조방법{METHOD FOR FABRICATING BURIED GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 매립게이트(Buried Gate, BG) 제조방법에 관한 것이다.
현재 반도체 제조공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 원하는 소자특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 제1하드마스크패턴(12)을 형성한 후에 제1하드마스크패턴(12)을 이용하여 활성영역(14)을 정의하는 소자분리막(13)을 형성한다.
도 1b에 도시된 바와 같이, 소자분리막(13)이 형성된 기판(11) 상에 매립게이트를 형성하기 위한 제2하드마스크패턴(15)을 형성한 후에 제2하드마스크패턴(15)을 식각장벽으로 소자분리막(13), 제1하드마스크패턴(12) 및 기판(11)을 식각하여 트렌치(16)를 형성한다.
도 1c에 도시된 바와 같이, 트렌치(16) 표면상에 게이트절연막(미도시)을 형성하고, 게이트절연막 상에 트렌치(16)을 일부 매립하는 게이트전극(17)을 형성한다. 이어서, 나머지 트렌치(16)를 매립하도록 기판(11) 전면에 실링막(18)을 형성한 다음, 제1하드마스크패턴(12)이 노출될때까지 평탄화공정을 실시하여 매립게이트를 형성한다.
상술한 종래기술에서는 반도체 장치의 집적도가 증가함에 따라 매립게이트가 형성되는 트렌치(16)의 선폭이 감소하기 때문에 매립게이트의 신호전달특성을 확보하기 위해 트렌치(16)의 깊이를 증가시켜야 한다. 즉, 고종횡비(high aspect ratio)를 갖는 트렌치(16)를 형성해야한다. 여기서, 종래기술은 서로 다른 물질로 이루어진 소자분리막(13), 제1하드마스크패턴(12) 및 기판(11)을 동시에 식각하여 트렌치(16)를 형성하기 때문에 고종횡비를 갖는 트렌치(16)를 형성하기 위해서는 제2하드마스크패턴(15)의 두께를 증가시켜야 한다.
하지만, 제2하드마스크패턴(15)의 두께를 증가시키면 기형성된 구조물과 제2하드마스크패턴(15) 사이의 응력(stress)이 증가하여 제2하드마스크패턴(15)이 리프팅(Lifting)되는 문제점이 발생한다. 아울러, 제2하드마스크패턴(15)의 두께가 증가할수록 제2하드마스크패턴(15)을 형성하기 위한 식각공정에 대한 부담이 증가하는 문제점이 발생한다. 따라서, 제2하드마스크패턴(15)의 두께를 증가시키는 방법으로는 고종횡비를 갖는 트렌치(16)를 형성하는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트가 형성될 트렌치가 고종횡비를 갖도록 형성할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 소자분리트렌치를 형성하는 단계; 상기 기판 전면을 덮도록 제1희생막을 형성하는 단계; 상기 제1희생막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 제1희생막을 식각하고, 연속해서 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 제2희생막을 형성하는 단계; 상기 제1희생막을 제거하여 상기 소자분리트렌치를 노출시키는 단계; 상기 소자분리트렌치를 매립하는 소자분리막을 형성하는 단계; 및 상기 제2희생막을 제거하여 상기 트렌치를 노출시키는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 하드마스크패턴을 식각장벽으로 제1희생막을 식각하고, 연속해서 기판을 식각하여 매립게이트를 위한 트렌치를 형성함으로써, 하드마스크패턴의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치를 형성할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 구체적으로, 후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 매립게이트가 형성되는 트렌치가 고종횡비(high aspect ratio)를 갖도록 형성할 수 있는 반도체 장치의 제조방법을 제공한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 매립게이트 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 제1하드마스크패턴(101)을 형성한다. 제1하드마스크패턴(101)은 제1막(32)과 제2막(33)이 순차적으로 적층된 적층패턴으로 형성할 수 있다. 이때, 제1막(32) 도전막으로 형성할 수 있고, 제2막(33)은 절연막으로 형성할 수 있다. 일례로, 제1막(32)은 후속 공정을 통해 랜딩플러그로 작용하도록 폴리실리콘막으로 형성할 수 있고, 제2막(33)은 후속 매립게이트를 위한 트렌치 형성공정시 식각마진을 제공함과 동시에 공정간 랜딩플러그로 작용하는 제1막(32)을 보호하기 위해 질화막으로 형성할 수 있다.
다음으로, 제1하드마스크패턴(101)을 식각장벽으로 기판(31)을 식각하여 소자분리를 위한 트렌치(34)를 형성한다. 이하, 설명의 편의를 위해 소자분리를 위한 트렌치(34)를 '소자분리트렌치(34)'라고 약칭하며, 소자분리트렌치(34)에 의하여 활성영역(35)이 정의된다.
도 2b에 도시된 바와 같이, 소자분리트렌치(34)를 매립하고 기판(31) 전면을 덮는 제1희생막(36)을 형성한다. 이때, 제1희생막(36)은 갭필특성이 우수하고 제거가 용이한 유동성절연막으로 형성하는 것이 바람직하다. 일례로, 제1희생막(36)은 스핀온카본막(Spin On Carbon, SOC)으로 형성할 수 있다.
다음으로, 제1희생막(36) 상에 매립게이트를 형성하기 위한 제2하드마스크패턴(102)을 형성한다.
도 2c에 도시된 바와 같이, 제2하드마스크패턴(102)을 식각장벽으로 제1희생막(36)을 식각하여 매립게이트를 위한 트렌치(38)를 일부 형성한 다음, 연속해서 제2하드마스크패턴(102)을 식각장벽으로 제1하드마스크패턴(101) 및 기판(31)을 식각하여 나머지 트렌치(38)를 형성한다. 이후, 잔류하는 제1하드마스크패턴(101)의 제1막(32)이 랜딩플러그로 작용한다.
여기서, 소자분리트렌치(34)에 매립된 제1희생막(36) 예컨대, 스핀온카본막은 일반적으로 소자분리막을 구성하는 절연막 예컨대, 산화막보다 식각이 용이하기 때문에 제2하드마스크패턴(102)의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치(38)를 형성할 수 있다.
또한, 활성영역(35)의 기판(31)에 형성되는 트렌치(38)는 제2하드마스크패턴(102), 제1희생막(36) 및 제1하드마스크패턴(101)을 식각장벽으로 기판(31)을 식각하여 형성하기 때문에 제2하드마스크패턴(102)의 두께를 증가시키지 않더라도 고종횡비를 갖는 트렌치(38)를 형성할 수 있다. 특히, 제1하드마스크패턴(101)과 제2하드마스크패턴(102) 사이에 개재된 제1희생막(36)에 의하여 제2하드마스크패턴(102)의 두께를 종래기술보다 감소시킬 수도 있다.
다음으로, 제2하드마스크패턴(102)을 제거한다.
도 2d에 도시된 바와 같이, 매립게이트를 위한 트렌치(38)를 매립하는 제2희생막(39)을 형성한다. 제2희생막(39)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제1희생막(36)과 식각선택비를 갖는 물질로 형성한다. 일례로, 제2희생막(39)은 산화막으로 형성할 수 있다.
다음으로, 제1희생막(36)을 제거한다. 일례로, 제1희생막(36)을 스핀온카본막으로 형성한 경우에는 애싱(Ashing)공정을 통해 제거할 수 있다.
도 2e에 도시된 바와 같이, 제1희생막(36)이 제거됨에 따라 노출된 소자분리트렌치(34)를 절연물질로 매립하여 소자분리막(40)을 형성한다. 소자분리막(40)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 제2희생막(39)과 식각선택비를 갖는 물질로 형성한다. 일례로, 소자분리막(40)은 질화막으로 형성할 수 있다.
다음으로, 제1하드마스크패턴(101)이 노출될때까지 평탄화공정을 실시한 다음, 제2희생막(39)을 제거한다. 일례로, 제2희생막(39)을 산화막으로 형성한 경우에는 BOE(Buffered Oxide Etchant)용액 또는 불산용액(HF)을 사용하여 제거할 수 있고, 질화막으로 형성한 경우에는 인산용액을 사용하여 제거할 수 있다. 이처럼, 제2희생막(39)을 제거함에 따라 매립게이트가 형성될 트렌치(38)가 노출된다.
도 2f에 도시된 바와 같이, 트렌치(38) 표면상에 게이트절연막(미도시)을 형성한 다음, 트렌치(38)를 일부 매립하는 게이트전극(41)을 형성한다. 게이트전극(41)은 금속성막으로 형성할 수 있다. 게이트전극(41)은 트렌치(38)를 매립하도록 금속성막을 형성한 다음에 전면식각공정(예컨대, 에치백)을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 나머지 트렌치(38)를 매립하도록 실링막(42)을 형성한 다음, 제1하드마스크패턴(101)이 노출될때까지 평탄화공정을 실시한다. 일례로, 제1하드마스크패턴(101)의 제1막(32)을 도전막으로 형성한 경우에 평탄화공정은 제1막(32)이 노출되도록 실시할 수 있으며, 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.
상술한 본 발명의 일실시예에 따르면, 매립게이트를 위한 제2하드마스크패턴(102)의 두께를 증가시키지 않도록 고종횡비를 갖는 트렌치(38)를 형성할 수 있다. 따라서, 고종횡비를 갖는 트렌치(38)를 형성하기 위하여 제2하드마스크패턴(102)의 두께를 증가시킴에 따른 문제점을 원천적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 제1막
33 : 제2막 34 : 소자분리트렌치
35 : 활성영역 36 : 제1희생막
38 : 트렌치 39 : 제2희생막
40 : 소자분리막 41 : 게이트전극
42 : 실링막 101 : 제1하드마스크패턴
102 : 제2하드마스크패턴

Claims (8)

  1. 기판을 선택적으로 식각하여 소자분리트렌치를 형성하는 단계;
    상기 기판 전면을 덮도록 제1희생절연막을 형성하는 단계;
    상기 제1희생절연막 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 제1희생절연막을 식각하고, 연속해서 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 제2희생절연막을 형성하는 단계;
    상기 제1희생절연막을 제거하여 상기 소자분리트렌치를 노출시키는 단계;
    상기 소자분리트렌치를 매립하는 소자분리막을 형성하는 단계; 및
    상기 제2희생절연막을 제거하여 상기 트렌치를 노출시키는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 소자분리트렌치를 형성하는 단계는,
    상기 기판상에 도전막과 절연막이 적층된 적층패턴을 형성하는 단계; 및
    상기 적층패턴을 식각장벽으로 상기 기판을 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1희생절연막은 유동성절연막으로 형성하는 반도체 장치 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1희생절연막은 스핀온카본막을 포함하는 반도체 장치 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 제1희생절연막을 제거하는 단계는,
    애싱공정으로 실시하는 반도체 장치 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2희생절연막은 상기 제1희생절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 소자분리막은 상기 제2희생절연막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
KR1020100113807A 2010-11-16 2010-11-16 반도체 장치의 매립게이트 제조방법 KR101145386B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100113807A KR101145386B1 (ko) 2010-11-16 2010-11-16 반도체 장치의 매립게이트 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100113807A KR101145386B1 (ko) 2010-11-16 2010-11-16 반도체 장치의 매립게이트 제조방법

Publications (1)

Publication Number Publication Date
KR101145386B1 true KR101145386B1 (ko) 2012-05-15

Family

ID=46271995

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100113807A KR101145386B1 (ko) 2010-11-16 2010-11-16 반도체 장치의 매립게이트 제조방법

Country Status (1)

Country Link
KR (1) KR101145386B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR20060038022A (ko) * 2004-10-29 2006-05-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자분리막 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR20060038022A (ko) * 2004-10-29 2006-05-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자분리막 형성방법

Similar Documents

Publication Publication Date Title
US7232727B2 (en) Method for fabricating semiconductor device with recessed channel region
KR20120092878A (ko) 반도체 장치 및 그 제조방법
JP2011216651A (ja) 半導体装置の製造方法
US9437674B2 (en) Insulating trench forming method
KR20100092241A (ko) 반도체 소자의 제조방법.
KR101145386B1 (ko) 반도체 장치의 매립게이트 제조방법
JP2007305958A (ja) 半導体素子の製造方法
KR102051961B1 (ko) 메모리 장치 및 이의 제조 방법
KR101025739B1 (ko) 넥프리 수직게이트를 구비한 반도체장치 제조 방법
KR101200509B1 (ko) Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법
US9875909B1 (en) Method for planarizing material layer
KR100508535B1 (ko) 반도체 소자의 게이트 전극 형성 방법
JP2008130829A (ja) 半導体装置の製造方法および半導体装置
KR101133710B1 (ko) 반도체 장치 제조방법
KR100596876B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100629695B1 (ko) 리세스게이트를 구비한 반도체소자의 제조 방법
KR20120003692A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR20120003715A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR100670748B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
JP2014027110A (ja) 半導体装置の製造方法
KR100875346B1 (ko) 셀로우 트렌치 소자분리막의 제조방법
TWI351736B (en) Methods for forming a semiconductor device
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
KR100567027B1 (ko) 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프특성을 최소화하는 방법
JP2011035181A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee