JP2006179866A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP2006179866A
JP2006179866A JP2005298348A JP2005298348A JP2006179866A JP 2006179866 A JP2006179866 A JP 2006179866A JP 2005298348 A JP2005298348 A JP 2005298348A JP 2005298348 A JP2005298348 A JP 2005298348A JP 2006179866 A JP2006179866 A JP 2006179866A
Authority
JP
Japan
Prior art keywords
active region
semiconductor device
film
photoresist
applying
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005298348A
Other languages
English (en)
Other versions
JP5121131B2 (ja
Inventor
Seiken Ri
李　聖　權
Keito Park
圭 東 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2006179866A publication Critical patent/JP2006179866A/ja
Application granted granted Critical
Publication of JP5121131B2 publication Critical patent/JP5121131B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

【課題】イオン注入マスクとして用いられるフォトレジスト内部のボイドの発生を防止し、イオン注入時に基板の非活性領域へのドーパントの侵入を遮断できる半導体素子の製造方法を提供すること。
【解決手段】活性領域Ａと非活性領域Ｂとが画定され、導電パターン１１が形成された半導体基板１０を提供するステップと、緩衝膜１２を形成するステップと、緩衝膜１２上にフォトレジスト膜よりも流動性の高い有機物質を塗布するステップと、熱処理によって、有機物質を導電パターン１１間にフローさせ、導電パターン１１間を部分的に埋めるステップと、全体の上にフォトレジスト膜を塗布するステップと、露光及び現像処理によって活性領域Ａがオープンしたフォトレジストパターン１４Ａを形成するステップと、フォトレジストパターン１４Ａをマスクとしてイオン注入を実施して半導体基板１０の活性領域Ａに接合領域１５を形成するステップとを含む。
【選択図】図２Ｅ

Description

本発明は半導体素子の製造方法、特に、半導体素子において導電層を形成した後、接合領域を形成する工程で用いられるイオン注入のマスク形成方法に関する。
半導体素子では、ゲート電極などの導電層を形成した後、素子の活性領域と非活性領域とを区分するために一連のイオン注入が実施される。このイオン注入時に、パターン幅の減少により縦横比が増大すると、図１に示したように、基板１０の上に種々の要素が形成された基板構造に塗布されたフォトレジスト１２内部には、空間、すなわちボイド（Ｖｏｉｄ）（図１の楕円部分）が発生する。ここで、符号１４は導電層を表し、符号１６は緩衝膜を表す。
このように、フォトレジスト１２内部にボイドが発生する場合、イオン注入工程時に用いられるドーパントは、ボイドを通じて半導体基板１０の非活性領域にも容易に侵入し、素子の不良を誘発させる原因になる。即ち、集合領域１５Ａ、１５Ｂが活性領域及び非活性領域の全てに形成される。ここで、符号１５Ａは活性領域に形成される接合領域を表し、符号１５Ｂは非活性領域に形成される接合領域を表す。このような半導体基板１０へのドーパント侵入による素子の不良を防止するためには、図１に示したフォトレジスト１２を、内部にボイドが形成されないようにして、少なくとも２０００Åの厚さに形成しなければならない。
特に、最近では、半導体素子の高集積化が加速されるにつれて、セル領域での縦横比が増大し、特定領域に対して選択的なイオン注入を行う時に、フォトレジストの内部にボイドが頻繁に発生し、これによって素子が不良となる現象が頻繁に発生しており、これに対する対応策が急務となっている。
したがって、本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的は、半導体素子のイオン注入時に、イオン注入マスクとして用いられるフォトレジスト内部にボイドが発生することを防止し、基板の非活性領域へのドーパント侵入を遮断して、素子不良の発生を最小化することができる半導体素子の製造方法を提供することにある。
上記の目的を達成するために、一側面に係る本発明は、活性領域と非活性領域とが画定され、複数の導電パターンが形成された半導体基板を提供するステップと、前記導電パターンを含む構造全体の上に、緩衝膜を形成するステップと、前記緩衝膜上にフォトレジスト膜よりも流動性の高い有機物質を塗布するステップと、熱処理によって前記有機物質を前記導電層間にフローさせ、前記導電パターン間を部分的に埋めるステップと、前記有機物質を含む構造全体の上にフォトレジスト膜を塗布するステップと、露光及び現像処理によって前記活性領域がオープンしたフォトレジストパターンを形成するステップと、前記フォトレジストパターンを用いてイオン注入を実施し、前記半導体基板の活性領域に接合領域を形成するステップとを含む半導体素子の製造方法を提供する。
本発明によれば、半導体素子のイオン注入工程時に、縦横比が増大し、イオン注入マスクとして用いられるフォトレジスト膜塗布が脆弱な部分に、予めフォトレジストよりも流動性の良い有機物質を塗布した後、その上にフォトレジストを塗布することによってフォトレジスト内部にボイドが発生することを防止し、基板の非活性領域へのドーパントの侵入を遮断して素子不良の発生を最小化することができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図２Ａ〜図２Ｅは、本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するために示した断面図である。ここで、「Ａ」は、イオン注入工程を通じて、ドーパントが注入される領域であり、「Ｂ」は、ドーパントが注入されない領域である。
図２Ａに示されてはいないが、半導体基板１０上に導電層を塗布した後、一連の製造工程を通じて導電パターン１１を形成する。ここで、導電パターン１１は、例えばＤＲＡＭ素子ではワードラインとして機能するゲート電極であり、ＦＬＡＳＨメモリ素子ではセルのゲート電極である。導電パターン１１は、ＤＲＡＭ素子の場合には、ゲート酸化膜、ポリシリコン膜、タングステン層（または、タングステンシリサイド層）及びハードマスクからなり、ＦＬＡＳＨメモリ素子の場合には、ゲート酸化膜、フローティングゲート、誘電体膜、コントロールゲート及びタングステンシリサイド層からなることができる。
次いで、図２Ａに示されているように、導電パターン１１を含む構造全体の上に、酸化膜または窒化膜の薄い緩衝膜１２を蒸着する。
次いで、緩衝膜１２を含む構造全体の上にフォトレジスト膜よりも流動性の高い有機物質を塗布して、フォトレジストボイド防止膜１３を形成する。この時使用する有機物質としては、反射膜物質として用いられる有機物であれば、全て用いることができ、後に形成するフォトレジスト膜１４（図２Ｃ参照）よりも薄く塗布する。この他にも、レジスト膜よりも流動性の高い物質であれば、全て用いることができる。
次いで、熱処理によって、図２Ｂに示されているように、防止膜１３を導電パターン１１間にフローさせる。この時、熱処理は、約１００℃以上約３００℃以下の温度範囲内で約１０秒以上約１０００秒以下の間実施し、導電パターン１１間に防止膜１３が約１００Å以上約１５００Å以下の厚さで形成されるようにする。
次いで、導電パターン１１間の半導体基板１０上を除いた不必要な部分、例えば、導電パターン１１上に重なる部位に蒸着されるフォトレジストボイド防止膜を、Ｏ２またはＮ２プラズマ、または複数の気体を用いて除去することができる。
次いで、図２Ｃに示されているように、防止膜１３を含む構造全体の上にフォトレジスト膜１４を塗布する。
次いで、フォトマスクを用いた露光及び現像処理を実施し、図２Ｄに示されているように、活性領域がオープンしたフォトレジストパターン１４Ａを形成する。
次いで、フォトレジストパターン１４Ａを形成した時、生成された副産物と不必要な部分に塗布された有機物質１３を、Ｏ２またはＮ２Ｏプラズマを用いて除去することができる。
次いで、図２Ｅに示されているように、フォトレジストパターン１４Ａを用いたイオン注入を実施し、露出された半導体基板１０の活性領域Ａに接合領域１５を形成する。
上述したように、本発明の好ましい実施の形態を適用することによって、フォトレジスト内部のボイドを顕著に減少させることができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係る半導体素子の製造方法によってフォトレジスト膜内部に形成されたボイドを示す図面である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための断面図である。
符号の説明
１０ 半導体基板
１１ 導電パターン
１２ 緩衝膜
１３ フォトレジストボイド防止膜
１４ フォトレジスト
１４Ａ フォトレジストパターン
１５ 接合領域

Claims (6)

  1. 活性領域と非活性領域とが画定され、複数の導電パターンが形成された半導体基板を提供するステップと、
    前記導電パターンを含む構造全体の上に、緩衝膜を形成するステップと、
    前記緩衝膜上にフォトレジスト膜よりも流動性の高い有機物質を塗布するステップと、
    熱処理によって、前記有機物質を前記導電パターン間にフローさせ、前記導電パターン間を部分的に埋めるステップと、
    前記有機物質を含む構造全体の上にフォトレジスト膜を塗布するステップと、
    露光及び現像処理によって前記活性領域がオープンしたフォトレジストパターンを形成するステップと、
    前記フォトレジストパターンをマスクとして用いてイオン注入を実施し、前記半導体基板の活性領域に接合領域を形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記熱処理が、１００℃以上３００℃以下の温度範囲内で１０秒以上１０００秒以下の間、実施されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記熱処理によって前記有機物質が、前記導電パターン間で１００Å以上１５００Å以下の厚さに埋められることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記有機物質を塗布するステップの後に、前記導電パターン間に露出された前記半導体基板上を除外した他の部分に塗布された前記有機物質を、Ｏ２またはＮ２プラズマを用いて除去するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記フォトレジストパターンを形成するステップの後に、生成された副産物をＯ２またはＮ２Ｏプラズマを用いて除去するステップをさらに含むことを特徴とする請求項１または請求項４に記載の半導体素子の製造方法。
  6. 前記有機物質を塗布するステップにおいて、前記有機物質を、前記フォトレジスト膜よりも薄く塗布することを特徴とする請求項１に記載の半導体素子の製造方法。
JP2005298348A 2004-12-20 2005-10-13 半導体素子の製造方法 Expired - Fee Related JP5121131B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0108684 2004-12-20
KR1020040108684A KR100691487B1 (ko) 2004-12-20 2004-12-20 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
JP2006179866A true JP2006179866A (ja) 2006-07-06
JP5121131B2 JP5121131B2 (ja) 2013-01-16

Family

ID=36596308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005298348A Expired - Fee Related JP5121131B2 (ja) 2004-12-20 2005-10-13 半導体素子の製造方法

Country Status (3)

Country Link
US (1) US7534553B2 (ja)
JP (1) JP5121131B2 (ja)
KR (1) KR100691487B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8312609B2 (en) * 2008-07-23 2012-11-20 Seagate Technology, Llc Method of manufacturing a patterned media stamper
US20100055346A1 (en) * 2008-09-02 2010-03-04 Seagate Technology Llc PECVD RELEASE LAYER FOR Ni TEMPLATE

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02281618A (ja) * 1989-04-21 1990-11-19 Nec Corp 半導体装置の製造方法
JPH06275508A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd レジスト層の形成方法
JPH08316120A (ja) * 1995-05-16 1996-11-29 Matsushita Electron Corp レジスト塗布方法
JP2001007042A (ja) * 1999-06-22 2001-01-12 Sony Corp 半導体装置の製造方法
US6204114B1 (en) * 1997-06-19 2001-03-20 Micron Technology, Inc. Method of making high density semiconductor memory
US6204161B1 (en) * 1998-10-17 2001-03-20 Samsung Electronics, Co., Ltd. Self aligned contact pad in a semiconductor device and method for forming the same
JP2002116556A (ja) * 2000-10-10 2002-04-19 Sharp Corp 半導体装置の製造方法
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
JP2003318126A (ja) * 2002-04-25 2003-11-07 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250397A (ja) * 1995-03-14 1996-09-27 Matsushita Electron Corp レジスト塗布方法
JP2960886B2 (ja) * 1996-02-23 1999-10-12 台湾茂▲しい▼電子股▲ふん▼有限公司 層間絶縁膜平坦化方法
KR100319185B1 (ko) * 1998-07-31 2002-01-04 윤종용 반도체 장치의 절연막 형성 방법
JP2001135591A (ja) 1999-11-05 2001-05-18 Matsushita Electric Ind Co Ltd 半導体素子の製造方法
KR100357193B1 (ko) * 2000-12-13 2002-10-19 주식회사 하이닉스반도체 반도체 소자의 이온주입 방법
TWI248159B (en) * 2002-01-25 2006-01-21 Nanya Technology Corp Manufacturing method for shallow trench isolation with high aspect ratio
KR20040058968A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100497610B1 (ko) * 2003-02-14 2005-07-01 삼성전자주식회사 반도체 장치의 절연막 형성방법
US7018928B2 (en) * 2003-09-04 2006-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma treatment method to reduce silicon erosion over HDI silicon regions

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02281618A (ja) * 1989-04-21 1990-11-19 Nec Corp 半導体装置の製造方法
JPH06275508A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd レジスト層の形成方法
JPH08316120A (ja) * 1995-05-16 1996-11-29 Matsushita Electron Corp レジスト塗布方法
US6204114B1 (en) * 1997-06-19 2001-03-20 Micron Technology, Inc. Method of making high density semiconductor memory
US6204161B1 (en) * 1998-10-17 2001-03-20 Samsung Electronics, Co., Ltd. Self aligned contact pad in a semiconductor device and method for forming the same
JP2001007042A (ja) * 1999-06-22 2001-01-12 Sony Corp 半導体装置の製造方法
JP2002116556A (ja) * 2000-10-10 2002-04-19 Sharp Corp 半導体装置の製造方法
JP2002208629A (ja) * 2000-11-09 2002-07-26 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
JP2003318126A (ja) * 2002-04-25 2003-11-07 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20060070060A (ko) 2006-06-23
US7534553B2 (en) 2009-05-19
US20060134560A1 (en) 2006-06-22
JP5121131B2 (ja) 2013-01-16
KR100691487B1 (ko) 2007-03-09

Similar Documents

Publication Publication Date Title
KR100784062B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100914289B1 (ko) 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법
JP2008227535A (ja) Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法
JP2008066689A (ja) 半導体素子の製造方法
JP2009200460A (ja) 半導体素子およびその製造方法
JP2006121036A (ja) フラッシュメモリ素子のソースコンタクト形成方法
JP2008091851A (ja) 半導体素子のハードマスクパターン形成方法
KR100919342B1 (ko) 반도체 소자의 제조 방법
JP2009218549A (ja) 半導体メモリ素子の製造方法
JP5121131B2 (ja) 半導体素子の製造方法
JP2007173763A (ja) フラッシュメモリ素子の製造方法
JP2007049119A (ja) フラッシュメモリ素子およびその製造方法
JP2009239244A (ja) 半導体素子の製造方法
KR100555485B1 (ko) 플래쉬 메모리 소자의 제조방법
US6642111B1 (en) Memory device structure and method of fabricating the same
US7582526B2 (en) Method for manufacturing semiconductor device
JP2004214681A (ja) 不揮発性メモリ素子の製造方法
JP2008091861A (ja) フラッシュメモリ素子の製造方法
US9390931B1 (en) Manufacturing method of strip-shaped conductive structures and non-volatile memory cell
JP2005311282A (ja) Ｎａｎｄ型フラッシュメモリ素子及びその製造方法
KR100751687B1 (ko) 플래쉬 메모리 소자의 제조방법
KR0182974B1 (ko) 플래시 불휘발성 반도체 메모리 장치 및 그 제조방법
JP2003133443A (ja) 半導体装置の製造方法
KR100865550B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
JP2009295637A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121023

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees