JP5525695B2 - 半導体装置およびその製造方法 - Google Patents
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Description
以下、本発明をNAND型フラッシュメモリ装置の周辺回路部などに形成されるLDD構造を有するトランジスタに適用した場合の第1の実施形態について図1〜図16を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
ゲート電極Gの側壁面および活性領域2の表面には、前述した素子分離領域3のSOG膜6の上面に形成したものと同じTEOS酸化膜7およびシリコン窒化膜8が積層形成されている。そして、この上面にゲート電極Gの上面の高さまでBPSG膜9が埋め込み形成されている。
また、高濃度不純物領域1bに加えて活性領域2の側壁に露出する低濃度不純物領域1aのpn接合部についてもSOG膜6が接することがなく、応力の緩和を図ることができ、上記した応力による悪影響を抑制する効果を高めたものとすることができる。
まず、シリコン基板1に、ゲート酸化膜10を所定膜厚で形成し、次にメモリセルトランジスタ部において浮遊ゲート電極となり、周辺回路部においては下部電極となる多結晶シリコン膜11を形成する。この後、多結晶シリコン膜11の上面にシリコン窒化膜などのハードマスク材料(図示せず)を堆積させてからリソグラフィ処理にてレジストをパターンニングする。このレジストをマスクにシリコン窒化膜を加工してハードマスクを形成し、これをマスクとして多結晶シリコン膜11、シリコン酸化膜10およびシリコン基板1をRIE(reactive ion etching)法により加工して、シリコン基板1の表面からの深さがH1のトレンチ(溝)4を形成する。
また、SOG膜6の落とし込み深さH2を、高濃度不純物領域1bの不純物のピーク分布位置の深さまたはpn接合が形成される深さd2よりも深くすることが良好な結果を得られることがわかった。
図17ないし図22は本発明の第2の実施形態を示すものであり、以下、第1の実施形態と異なる部分について説明する。この実施形態では、第1の実施形態において図10で示した素子分離構造3を形成しているSOG膜6の落とし込みのウェットエッチング工程で、同時に剥離されるゲート電極Gの側壁に形成されたスペーサ20の膜厚が薄い構成の場合に発生する不具合を解決するものである。
次に、上記構成の製造工程について、図18〜図22を参照して説明する。
第1の実施形態と同様にして図6のようにゲート電極の加工をした後、図7のようにソース/ドレイン領域となる低濃度不純物拡散領域1aを形成するためのイオン注入処理を行う。この後、図18に示すように、LP−CVD法によりHTO膜21をゲート電極Gの上面、側壁およびシリコン基板1の上面、SGO膜6の上面部分の全面に渡って積層形成する。
このスペーサ23を利用して、図21に示すように、高濃度でN型のイオン注入処理を行ってゲート電極Gおよびスペーサ23の下部を除く活性領域2全体に、第1の濃度より濃い第2の濃度のN型の高濃度不純物領域1bを活性領域2に形成する。この高濃度不純物領域1bは第1の実施形態における高濃度不純物領域1bと同様に形成されるもので、これによってLDD構造を形成している。
そして、以上の工程を採用することで、スペーサ23の膜厚を薄くする必要がある場合においても、耐フッ酸性のあるシリコン窒化膜22をゲート電極Gの側壁に形成しているので、塗布型酸化膜であるSOG膜6を落とし込みするウェットエッチング処理においてゲート電極Gのゲート酸化膜10にダメージを与えることなく加工工程を実施することができるようになり、工程能力の向上を図ることができる。
図23〜図26は本発明の第3の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。なお、この第3の実施形態においても、LDD構造を形成するためのゲート電極Gの側壁のスペーサの膜厚を薄いものとする場合においても、ゲート電極Gの直下のゲート酸化膜10にダメージを与えないようにして加工を行う点で、第2の実施形態と同じ課題を解決するものである。
以下、第1の実施形態と同様に、図11〜図15に示した工程を実施することで図23に示した構成を得ることができる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
SOG膜6の落とし込み深さH2は、高濃度不純物領域1b形成のための不純物イオン注入条件により決まる深さd2に依存しており、不純物深さd2よりもSOG膜6表面位置が下に下がるように設定することが必要十分条件であるから、その条件に適合する深さH2であれば良い。
Claims (9)
- 基板表面からの深さが第1の深さを有する溝部が周囲に形成されることで区画された素子形成領域を有する半導体基板と、
前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記素子形成領域に、前記基板表面からの深さが前記第1の深さより浅い第2の深さで形成され、前記溝部の側壁に露出した露出面を有するソース/ドレイン領域と、
前記溝部に埋め込み形成された塗布型酸化膜の素子分離絶縁膜とを具備し、
前記ゲート電極は前記素子形成領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない前記素子分離絶縁膜の上面は、前記第1の深さより浅くかつ前記第2の深さより深い高さに位置し、前記溝部の側壁に露出した前記露出面が全体にわたり前記素子分離絶縁膜に接していない状態とされ、
前記ゲート電極の側面に第1シリコン酸化膜が形成され、前記第1シリコン酸化膜の側面に第1シリコン窒化膜が形成され、第2シリコン酸化膜が、前記第1シリコン窒化膜、前記ソース/ドレイン領域及び前記素子分離絶縁膜の上面に形成され、第2シリコン窒化膜が前記第2シリコン酸化膜上に形成されることを特徴とする半導体装置。 - 基板表面からの深さが第1の深さを有する溝部が周囲に形成されることで区画された素子形成領域を有する半導体基板と、
前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記素子形成領域に、前記基板表面からの深さが前記第1の深さより浅い第2の深さで形成され、前記溝部の側壁に露出した露出面を有するソース/ドレイン領域と、
前記溝部に埋め込み形成された塗布型酸化膜の素子分離絶縁膜とを具備し、
前記ゲート電極は前記素子形成領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない前記素子分離絶縁膜の上面は、前記第1の深さより浅くかつ前記第2の深さより深い高さに位置し、前記溝部の側壁に露出した前記露出面が全体にわたり前記素子分離絶縁膜に接していない状態とされ、
前記ゲート電極の側壁面に形成された第1のシリコン酸化膜と、
前記シリコン酸化膜に積層するように形成されたスペーサ状の第1のシリコン窒化膜と、
前記ゲート電極の上面および側壁面の前記シリコン窒化膜の表面、前記ソース/ドレイン領域の上面、前記溝部に埋め込み形成された素子分離絶縁膜の上面を覆うように積層形成された第2のシリコン酸化膜および第2のシリコン窒化膜と
を備えていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記溝部の内壁面と前記素子分離絶縁膜との間に形成された非塗布型の酸化膜を備えたことを特徴とする半導体装置。 - ゲート絶縁膜を介してゲート電極が形成される第1導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域に第1の濃度で不純物を導入して前記第1導電型とは逆導電型である第2導電型の低濃度不純物領域を形成する工程と、
前記低濃度不純物領域の形成の後、前記ゲート電極にLDD構造形成用のスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第1の濃度より濃い第2の濃度の濃度で不純物をイオン注入により導入し、前記第2導電型の高濃度不純物領域を形成する工程と、
前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記ウェットエッチング処理の後に、前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記熱処理工程の後、前記塗布型酸化膜上に非塗布型酸化膜を形成する工程とを備え、
前記ウェットエッチング処理工程では、前記スペーサも同時に除去することを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記半導体基板の溝内を埋め込む塗布型酸化膜は、ポリシラザン膜であることを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域にゲート絶縁膜を介してゲート電極を積層形成する工程と、
前記素子形成領域に前記ゲート電極をマスクとして第1の濃度で不純物を導入して前記第1導電型とは逆導電型である第2導電型の低濃度不純物領域をソース/ドレイン領域として形成する工程と、
前記ゲート電極上面および側壁と前記半導体基板の表面と前記素子分離領域の表面とに第1のシリコン酸化膜およびシリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜をスペーサ加工する工程と、
前記ゲート電極上面および側壁と前記半導体基板の表面と前記素子分離領域の表面とにスペーサ形成用シリコン酸化膜を形成する工程と、
前記スペーサ形成用シリコン酸化膜をスペーサ加工してスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第1の濃度より濃い第2の濃度の濃度で不純物をイオン注入により導入し、前記第2導電型の高濃度不純物領域を形成する工程と、
前記スペーサを除去すると共に前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記ウェットエッチング処理工程の後に、前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記熱処理工程の後、前記塗布型酸化膜上に非塗布型酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記熱処理工程に続いて、
前記ゲート電極および前記ソース/ドレイン領域並びに前記溝に埋め込み形成された前記塗布型酸化膜の上面に第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成する工程を設けたことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体基板の素子形成領域の周囲に溝を形成する工程と、
前記溝内に塗布型酸化膜を埋め込み形成して素子分離領域を形成する工程と、
前記素子形成領域にゲート絶縁膜を介してゲート電極を積層形成する工程と、
前記素子形成領域に前記ゲート電極をマスクとして第1の濃度で不純物を導入して前記第1導電型とは逆導電型である第2導電型の低濃度不純物領域を形成する工程と、
前記ゲート電極にLDD構造形成用のスペーサを形成する工程と、
前記素子形成領域に前記ゲート電極および前記スペーサをマスクとして前記第1の濃度より濃い第2の濃度の濃度で不純物をイオン注入により導入し、前記第2導電型の高濃度不純物領域を形成する工程と、
前記ゲート電極および前記スペーサ部分を覆うようにレジストをパターンニングする工程と、
前記レジストをマスクとして用い、前記素子分離領域として前記溝に埋め込み形成された前記塗布型酸化膜を前記高濃度でイオン注入した不純物のピーク分布深さよりも深くまで除去するウェットエッチング処理工程と、
前記レジストを剥離する工程と、
前記イオン注入の不純物を活性化させるために実施する熱処理工程と、
前記塗布型酸化膜上に非塗布型酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記熱処理工程に続いて、
前記ゲート電極および前記ソース/ドレイン領域並びに前記溝に埋め込み形成された前記塗布型酸化膜の上面に第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成する工程を設けたことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008071283A JP5525695B2 (ja) | 2007-06-20 | 2008-03-19 | 半導体装置およびその製造方法 |
US12/142,326 US8129816B2 (en) | 2007-06-20 | 2008-06-19 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007162734 | 2007-06-20 | ||
JP2007162734 | 2007-06-20 | ||
JP2008071283A JP5525695B2 (ja) | 2007-06-20 | 2008-03-19 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009027131A JP2009027131A (ja) | 2009-02-05 |
JP5525695B2 true JP5525695B2 (ja) | 2014-06-18 |
Family
ID=40398620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008071283A Active JP5525695B2 (ja) | 2007-06-20 | 2008-03-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5525695B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5118716B2 (ja) | 2010-03-16 | 2013-01-16 | 株式会社東芝 | 半導体記憶装置の製造方法 |
JP5059204B2 (ja) | 2011-02-21 | 2012-10-24 | 株式会社東芝 | 半導体記憶装置の製造方法 |
JP5613203B2 (ja) * | 2012-07-26 | 2014-10-22 | 株式会社東芝 | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3058112B2 (ja) * | 1997-02-27 | 2000-07-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
KR100454125B1 (ko) * | 2001-12-18 | 2004-10-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
JP2004228557A (ja) * | 2002-06-24 | 2004-08-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2004039902A (ja) * | 2002-07-04 | 2004-02-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2005353892A (ja) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | 半導体基板、半導体装置及びその製造方法 |
JPWO2008139815A1 (ja) * | 2007-05-11 | 2010-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2008
- 2008-03-19 JP JP2008071283A patent/JP5525695B2/ja active Active
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Publication number | Publication date |
---|---|
JP2009027131A (ja) | 2009-02-05 |
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