JP2002203954A - 回路内蔵受光素子 - Google Patents

回路内蔵受光素子

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JP2002203954A JP2001277312A JP2001277312A JP2002203954A JP 2002203954 A JP2002203954 A JP 2002203954A JP 2001277312 A JP2001277312 A JP 2001277312A JP 2001277312 A JP2001277312 A JP 2001277312A JP 2002203954 A JP2002203954 A JP 2002203954A
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Naoki Fukunaga
直樹 福永
Kazuhiro Kashu
和弘 夏秋
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Sharp Corp
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Abstract

(57)【要約】 【課題】 フォトダイオードの高速動作を可能にし、フ
ォトダイオードで発生した光キャリアのＭＯＳデバイス
への進入を抑制し、ラッチアップ現象を防止する。 【解決手段】 Ｎ型エピタキシャル層６とＰ型エピタキ
シャル層３とにより接合容量の小さいフォトダイオード
が形成され、そのフォトダイオードが、Ｐ+型埋め込み
分離拡散層４およびＰ型分離拡散層７によって取り囲ま
れて、ＭＯＳ構造のトランジスタを含む信号処理回路と
電気的に分離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入射した光を電気
信号に変換する受光素子（フォトダイオード）と、少な
くともＭＯＳトランジスタを含み、受光素子から出力さ
れる信号を処理する信号処理回路とを同一基板上に設け
た回路内蔵受光素子に関し、特に、受光素子の応答速度
を高速化するとともに、ＭＯＳ構造のトランジスタの誤
動作を抑制した回路内蔵受光素子に関する。
【０００２】
【従来の技術】従来から、回路内蔵受光素子等の半導体
装置は、例えば光ピックアップおよび光ファイバ技術、
フォトカプラ等に用いられている。近年、光ピックアッ
プにおいては、ＣＤ−ＲＯＭおよびＣＲ−Ｒ／ＲＷ、Ｄ
ＶＤ−ＲＯＭドライブ等の高速化が進み、それに伴って
高感度、低ノイズ、高速応答等の特性に優れた高性能な
回路内蔵受光素子が要求されている。また、光ファイバ
技術においても、同様に、データ転送の高速化に対応す
るために、高性能な回路内蔵受光素子が要求されてい
る。
【０００３】受光素子と信号処理回路を同一基板上に集
積化した回路内蔵受光素子の一例として、例えば図１０
に示すような回路内蔵受光素子の構成が特開平１１−２
５１５６７号公報に開示されている。
【０００４】図１０に示す回路内蔵受光素子は、Ｐ型半
導体基板３０の全面にＮ+型埋め込み拡散層３１が積層
され、Ｎ型埋め込み拡散層３１上にＮ-型エピタキシャ
ル層３２が積層されている。Ｎ-型エピタキシャル層３
２の上部には、ＭＯＳトランジスタ３６および３７を有
する周辺回路２１が形成されるとともに、周辺回路２１
に隣接して、受光素子であるフォトダイオード２０が形
成されている。フォトダイオード２０は、Ｐ+領域３３
およびＮ型領域３４を有する受光領域、この受光領域を
取り囲むＮ+型拡散層３５等を有している。
【０００５】図１０に示す回路内蔵受光素子の構成で
は、Ｎ+型埋め込み拡散層３１とＮ+型拡散層３５とから
成るＮ型バリア領域により、フォトダイオード２０を取
り囲むポテンシャルバリア（電位障壁）を形成すること
によって、周辺回路２０のＭＯＳトランジスタ３６およ
び３７から発生する迷走キャリアがフォトダイオード２
０内に進入することを防止し、固定パターンノイズ（Ｆ
ＰＮ：Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）を低減
している。さらに、Ｐ型半導体基板３０と反対の導電型
のＮ+型埋め込み拡散層３１を形成し、Ｎ+型埋め込み拡
散層３１上にフォトダイオード２０を形成することによ
り、Ｐ型半導体基板３０とＮ型埋め込み拡散層３１との
界面に形成されるＰＮ接合領域によって、周辺回路２１
のＭＯＳトランジスタ３６および３７のチャネル部で発
生した迷走キャリアがフォトダイオード２０内に進入す
ることを防止し、固定パターンノイズを低減している。
【０００６】
【発明が解決しようとする課題】ＭＯＳトランジスタ３
６および３７にて発生した迷走キャリアがフォトダイオ
ード２０に進入することの防止、および、フォトダイオ
ード２０にて発生した迷走キャリアがＭＯＳトランジス
タ３６および３７側に進入して誤信号を発生することの
防止は、微小信号を取り扱う回路内蔵受光素子に関して
重要な開発課題である。特に、信号処理回路にＭＯＳト
ランジスタ３６および３７が設けられていると、フォト
ダイオード２０で発生した光キャリアによる電流がＭＯ
Ｓトランジスタ３６および３７のチャネル部に流れ込む
ため、光キャリアによる電流が微小な電流であっても誤
動作が生じるおそれがある。
【０００７】しかしながら、前述の公報に開示されてい
るような構成では、以下のような問題がある。
【０００８】一般的に、通常のＭＯＳプロセスにおいて
は、ＭＯＳトランジスタが基板比抵抗の低いＰ型半導体
基板中に形成される。これは、Ｐ型半導体基板全面をＧ
ＮＤ電位に安定して保つことにより、ＭＯＳトランジス
タ間の寄生動作に起因するラッチアップ現象を防止する
ためである。
【０００９】これに対して、図１０に示す回路内蔵受光
素子では、Ｐ型半導体基板３０の全面にＮ+型埋め込み
拡散層３１が積層されているために、ＧＮＤ電位を安定
に保つためのＰ型半導体基板３０と、ＭＯＳトランジス
タ３６および３７が形成されているＮ-型エピタキシャ
ル層３２とが電気的に分離されている。また、Ｎ-型エ
ピタキシャル層３２は、Ｐ型半導体基板３０に比べて厚
みが極めて薄く、比抵抗が高いためにＮ-型エピタキシ
ャル層３２表面に平行な横方向への抵抗が非常に高くな
っている。したがって、このような構成では、ラッチア
ップ現象が非常に起こり易くなっている。ラッチアップ
が発生すると、高電源電圧をＯＦＦ状態にするまでチッ
プ内を電流が流れ続けて回路が正常に動作しなくなる。
また、高電源電圧による電流が流れ続けると、チップが
異常に高温になるおそれもある。
【００１０】さらに、図１０に示す回路内蔵受光素子で
は、フォトダイオード２０の受光領域を取り囲むように
形成されたＮ+型拡散層３５は、Ｎ+型埋め込み拡散層３
１に接触しているために、これによりＭＯＳトランジス
タ３６および３７からフォトダイオード２０への迷走キ
ャリアの進入を防止している。このＮ+型拡散層３５
は、Ｎ-型エピタキシャル層３２の表面からＮ+型埋め込
み拡散層３１まで形成されており、Ｎ+型拡散層３５を
Ｎ+型埋め込み拡散層３１に接触させるためには、Ｎ+型
拡散層３５に対するキャリアの拡散係数から考えて、Ｎ
型エピタキシャル層３２は、厚くても５μｍ程度の厚さ
になる。この場合、Ｐ型半導体基板３０およびＮ+型埋
め込み拡散層３１の界面のＰＮ接合領域近傍で発生した
光キャリアによる拡散電流成分は、フォトダイオード２
０の応答速度に最も影響を与えるが、Ｎ+型埋め込み拡
散層３１とＰ型半導体基板３０とのＰＮ接合によって再
結合されるため、フォトダイオード２０を高速化するこ
とができる。
【００１１】しかし、フォトダイオード２０に入射した
光によって、発生する光キャリアは、その大部分がＮ+
型埋め込み拡散層３１の下部で発生するために、Ｎ+型
埋め込み拡散層３１の下部で発生する光キャリアは、光
電流として寄与せず、フォトダイオード２０の光電変換
効率が大幅に低下する。例えば、通常の光ピックアップ
等で用いられる波長が６５０ｎｍの入射光の場合、フォ
トダイオード２０へ光が進入する深さは、約４μｍであ
る。このため、Ｎ-型エピタキシャル層３２の厚さが５
μｍであれば、約３０％の入射光が光電流に寄与しなく
なり、対ノイズ特性を示すＳ／Ｎ比が大幅に低下する。
【００１２】図１０に示す回路内蔵受光素子では、フォ
トダイオード２０の深さ方向に深くＮ+型埋め込み拡散
層３１よりも下部のＰ型半導体基板３０内にて発生する
光キャリアは、してＭＯＳトランジスタ３６および３７
へ迷走する。しかし、このような光キャリアは、Ｎ+型
埋め込み拡散層３１とＰ型半導体基板３０とのＰＮ接合
によって再結合して消滅する。このため、光キャリアの
ＭＯＳトランジスタ３６および３７への迷走が防止さ
れ、ＭＯＳデバイスの誤動作を防止することができる。
しかしながら、このように、光キャリアが消滅すると、
フォトダイオード２０の光感度が低下するために、これ
によりＳ／Ｎ比が低下する。また、通常、半導体基板の
厚みが６００μｍ程度であるのに対して、Ｎ-型エピタ
キシャル層３２の厚みが５μｍと極めて薄いために、ラ
ッチアップ現象が発生しやすいという問題がある。
【００１３】これに対して、フォトダイオード２０の応
答速度および光感度を優先させて、例えば波長が６５０
ｎｍの光を９０％程度以上吸収し、拡散電流成分のみを
カットするためには、Ｎ-型エピタキシャル層３２の厚
みは１２μｍ程度にする必要がある。この場合、フォト
ダイオード２０では、Ｎ+型埋め込み拡散層３１の下部
にて発生した光キャリアの迷走を防止することはできる
が、Ｎ+型拡散層３５をＮ+型埋め込み拡散層３１に接触
させることはできない。その結果、フォトダイオード２
０にて発生した光キャリアがＭＯＳトランジスタ３６お
よび３７のチャネル部に流れ込み、ＭＯＳトランジスタ
３６および３７が誤動作する可能性が大きくなる。ま
た、Ｎ-型エピタキシャル層３２の厚みを１２μｍ程度
にしても、ラッチアップ現象の発生を十分に抑制するこ
とはできない。さらに、Ｎ+型拡散層３５をＮ+型埋め込
み拡散層３１に接触させるために、長時間にわたって熱
処理を行う必要があるが、熱処理を長時間にわたって行
うと、Ｎ+型拡散層３５の拡散拡がりが大きくなり、フ
ォトダイオード２０の面積が増加するとともに、チップ
面積が増大するおそれがあり好ましくない。
【００１４】また、フォトダイオード２０部分のＰ+領
域３３およびＮ型領域３４の表面拡散領域に、Ｎ型ＭＯ
Ｓトランジスタのソース拡散領域およびドレイン拡散領
域を使用する構成が、特開平３−９１９５９号公報に開
示されている。この構成は、Ｎ型ＭＯＳトランジスタの
ソース拡散領域およびドレイン拡散領域をフォトダイオ
ードのカソード電極とし、Ｐウェル拡散領域およびその
下部に形成されるＰ型埋め込み拡散層をフォトダイオー
ドのアノード電極としている。これにより、Ｎ型ＭＯＳ
トランジスタのソース拡散領域およびドレイン拡散領域
は、厚みが０．２〜０．４μｍ程度の浅い（ｓｈａｌｌ
ｏｗ）拡散領域になり、短波長の光に対して高い光感度
を維持することができる。
【００１５】しかしながら、このような構成では、短波
長側に光感度のピークを持つフォトダイオードが得ら
れ、短波長の光の光感度のみについては特性を向上させ
ることができるが、Ｐ型拡散層およびＰ型埋め込み拡散
層の厚みが１．０〜１．５μｍで形成されるために、こ
のＰ型埋め込み拡散層が形成するポテンシャルバリアに
よって、Ｐ型埋め込み拡散層の不純物濃度のピーク位置
より深い所、例えばフォトダイオードの表面から１．５
μｍより深い所で発生する光キャリアが光電流として寄
与しなくなり、長波長の光の光感度が大幅に低下するお
それがある。例えば、ＤＶＤ−ＲＯＭ等の光ピックアッ
プ、光ファイバリンク、フォトカプラ等で使用される波
長６５０ｎｍの光であれば、フォトダイオードに入射す
る光の３０％程度しか光電流として寄与しない。また、
ＭＯＳデバイスおよびＮＰＮトランジスタの諸特性を低
下させないように、例えばエピタキシャル層を厚み３．
０μｍ程度に厚くしても、波長６５０ｎｍの光であれ
ば、フォトダイオードに入射する光の５０％程度しか光
電流として寄与しない。
【００１６】ＤＶＤ−ＲＯＭ等の光ピックアップは、デ
ータの高密度化を達成するために、使用する光の波長
が、赤外から赤色さらに青色へと短波長化している。短
波長の光を読み取るだけの特殊なシステムであれば、前
述の特開平３−９１９５９号公報に開示されている構成
でも問題はないが、ＤＶＤ−ＲＯＭ等の光ピックアップ
では、現行システムとの互換性を保つために、青色等の
短波長の光を読み取ると同時に、赤色および赤外の長波
長帯の光を読み取る必要がある。このため、特開平３−
９１９５９号公報に開示されている構成では、長波長帯
の光に対する光感度が半減し、Ｓ／Ｎ比が大きく劣化す
るおそれがある。
【００１７】さらに、特開平３−９１９５９号公報に開
示されている構成では、Ｎ型ＭＯＳトランジスタのソー
ス拡散領域およびドレイン拡散領域をフォトダイオード
のカソード電極とし、Ｐウェル拡散領域およびその下部
に形成されるＰ型埋め込み拡散層をフォトダイオードの
アノード電極としているために、フォトダイオードに逆
バイアスが印加されると、空乏層の間隔は、１．０〜
２．０μｍ程度しか拡がらず、空乏層の間隔が狭いとい
う問題がある。空乏層の間隔が狭いと、フォトダイオー
ドの接合容量が増加し、フォトダイオードの応答速度が
低下する。青色の光を使用したＤＶＤ−ＲＯＭ等の光ピ
ックアップは、短波長の光に対するＤＣ（直流）的な光
感度も重要であるが、使用する周波数帯が１００ＭＨｚ
以上の高周波であり、フォトダイオードの応答速度が遅
いことは重大な問題である。
【００１８】本発明は、このような課題を解決するもの
であり、その目的は、短波長の光に対して高い光感度を
有するとともに高速動作が可能なフォトダイオードが内
蔵されており、フォトダイオードで発生した光キャリア
がＭＯＳデバイスに進入することが抑制されるととも
に、ラッチアップ現象も防止し得る回路内蔵受光素子を
提供することにある。
【００１９】
【課題を解決するための手段】本発明の回路内蔵受光素
子は、第１導電型半導体積層構造と、該第１導電型半導
体積層構造上に形成された第１の第２導電型半導体層と
の接合により、入射光を電気信号に変換するフォトダイ
オードと、該第１の第２導電型半導体層における該フォ
トダイオード部とは異なる領域に形成され、光電変換さ
れた信号を処理する信号処理回路と、を備えた回路内蔵
受光素子であって、該第１導電型半導体積層構造は、第
１導電型半導体基板と、該第１導電型半導体基板上に形
成され、該第１導電型半導体基板よりも不純物濃度が高
い第１の第１導電型半導体層と、該第１の第１導電型半
導体層上に形成され該第１の第１導電型半導体層よりも
不純物濃度が低い第２の第１導電型半導体層とを有し、
該フォトダイオードは、該第１の第１導電型半導体層の
表面にほぼ接するように設けられた第３の第１導電型半
導体層と、該第１の第２導電型半導体層の表面から該第
３の第１導電型半導体層まで達するように形成された第
４の第１導電型半導体層とに囲まれた領域に形成され、
該信号処理回路は、少なくともＭＯＳ構造のトランジス
タを含むことを特徴とする。
【００２０】前記第３の第１導電型半導体層の下方に、
該第３の第１導電型半導体層の少なくとも一部と重なっ
て、前記第２の第１導電型半導体層を貫通し、少なくと
も前記第１の第１導電型半導体層まで達する第５の第１
導電型半導体層を有する。
【００２１】前記第２の第１導電型半導体層が高比抵抗
層である。
【００２２】前記第２の第１導電型半導体層の比抵抗が
２００Ωｃｍ以上である。
【００２３】前記第１の第２導電型半導体層に表面に、
第２の第２導電型半導体層が形成されている。
【００２４】前記信号処理回路に、前記フォトダイオー
ドと隣接しないように、Ｎ型ＭＯＳトランジスタが形成
されている。
【００２５】前記信号処理回路を構成するＮ型ＭＯＳト
ランジスタと前記フォトダイオードとの間に、Ｐ型ＭＯ
Ｓトランジスタが形成されている。
【００２６】前記信号処理回路を構成するＮ型ＭＯＳト
ランジスタと前記フォトダイオードとの間に、前記第１
の第２導電型半導体層または前記第２の第２導電型半導
体層が形成され、該第１の第２導電型半導体層または該
第２の第２導電型半導体層と前記第３の第１導電型半導
体層とが同電位に設定されている。
【００２７】前記信号処理回路を構成するＮ型ＭＯＳト
ランジスタと前記フォトダイオードとの間に、前記第１
の第２導電型半導体層または前記第２の第２導電型半導
体層が形成され、該第１の第２導電型半導体層または該
第２の第２導電型半導体層は、前記第３の第１導電型半
導体層よりも高電位に設定されている。
【００２８】前記第２の第２導電型半導体層が前記ＭＯ
Ｓ構造のトランジスタのソース領域およびドレイン領域
と同時に形成される。
【００２９】前記第２の第２導電型半導体層が１回また
は複数回の拡散処理によって形成されている。
【００３０】前記第２の第２導電型半導体層が第６の第
１導電型半導体層である。
【００３１】前記第２の第２導電型半導体層の下方の前
記第１の第２導電型半導体層の不純物濃度がほぼ均一で
ある。
【００３２】前記第１の第２導電型半導体層が高比抵抗
層である。
【００３３】前記第１の第２導電型半導体層の比抵抗が
３．０Ωｃｍ以上である。
【００３４】前記第２の第２導電型半導体層の下方に第
２導電型ウェル拡散層が形成されている。
【００３５】前記第６の第１導電型半導体層の下方に第
１導電型ウェル拡散層が形成されている。
【００３６】前記第２導電型ウェル拡散層および前記第
１導電型ウェル拡散層が前記ＭＯＳ構造のトランジスタ
のウェル領域と同時に形成される。
【００３７】前記第１の第２導電型半導体層と前記第２
の第１導電型半導体層との間に第４の第２導電型半導体
層が形成されている。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００３９】図１は、本発明の第１の実施形態である回
路内蔵受光素子の構成を示す断面図である。本実施形態
の回路内蔵受光素子は、光が入射するフォトダイオード
部１２と、フォトダイオード部１２に入射した光が光電
変換された電気信号を処理するための集積回路を構成す
るＣＭＯＳトランジスタ部１３とを有している。尚、図
１および以下の図では、表面保護膜等の酸化膜は省略し
ている。
【００４０】図１に示すように、本実施形態の回路内蔵
受光素子は、Ｐ型半導体基板１（４０Ω・ｃｍ）上に、
不純物濃度が高く低抵抗のＰ+型埋め込み拡散層２（抵
抗値：０．０１Ω・ｃｍ）と、不純物濃度が極めて低く
高低抗のＰ型エピタキシャル層３（抵抗値：１０００Ω
・ｃｍ）と、Ｎ型エピタキシャル層６（約３Ω・ｃｍ）
とが順番に積層されている。Ｐ型エピタキシャル層３内
には、フォトダイオード部１２を取り囲むＰ+型埋め込
み分離拡散層４が設けられており、また、Ｎ型エピタキ
シャル層６内には、Ｐ+型埋め込み分離拡散層４上にＰ
型分離拡散層７が設けられている。Ｐ型分離拡散層７の
表面は、Ｎ型エピタキシャル層６の表面に露出してお
り、その露出したＰ型分離拡散層７の表面にアノード電
極（図示せず）が形成されており、Ｐ型分離拡散層７は
アノード電位になっている。Ｐ+型埋め込み分離拡散層
４およびＰ型分離拡散層７は、イオンドーピング工程
と、その後の熱拡散工程を経て形成されている。
【００４１】フォトダイオード部１２には、Ｐ型エピタ
キシャル層３とＮ型エピタキシャル層６との界面にＰＮ
接合領域である空乏層１４が形成されている。フォトダ
イオード部１２のＮ型エピタキシャル層６の表面近傍に
は、Ｎ+型拡散層９が埋め込まれている。Ｎ+型拡散層９
の表面は、Ｎ型エピタキシャル層６の表面に露出してお
り、その露出したＮ+型拡散層９の表面上にカソード電
極（図示せず）が形成されている。
【００４２】フォトダイオード部１２以外の信号処理回
路には、信号処理用素子としてＰ型ＭＯＳトランジスタ
１５およびＮ型ＭＯＳトランジスタ１６から成るＣＭＯ
Ｓトランジスタ部１３が形成されている。ＣＭＯＳトラ
ンジスタ部１３のＮ型ＭＯＳトランジスタ１６には、Ｐ
型エピタキシャル層３およびＮ型エピタキシャル層６間
にわたってＰ+型埋め込み分離拡散層４ａが設けられて
おり、Ｐ+型埋め込み分離拡散層４ａ上には、Ｎ型エピ
タキシャル層６内に埋め込まれたＰ型分離拡散層７ａが
設けられている。Ｐ型分離拡散層７ａの表面は、Ｎ型エ
ピタキシャル層６の表面に露出している。Ｐ型分離拡散
層７ａの表面には、電極パターンが設けられており、Ｐ
型分離拡散層７ａはＰ型分離拡散層７と同様にアノード
電位に設定されている。Ｐ型分離拡散層７ａの表面近傍
には、それぞれがソース領域およびドレイン領域となる
一対のＮ+型拡散層９ａが埋め込まれている。各Ｎ+型拡
散層９ａの表面は、それぞれＰ型分離拡散層７ａの表面
に露出しており、その露出した各表面に電極がそれぞれ
形成されている。一対のＮ+型拡散層９ａ間は、チャネ
ル部になっている。
【００４３】また、Ｐ型ＭＯＳトランジスタ１５には、
Ｐ型エピタキシャル層３およびＮ型エピタキシャル層６
間にわたってＮ+型埋め込み拡散層５が設けられてお
り、Ｎ+型埋め込み拡散層５上には、Ｎ型エピタキシャ
ル層６内に埋め込まれたＮ型拡散層８が設けられてい
る。Ｎ型拡散層８の表面は、Ｎ型エピタキシャル層６の
表面に露出している。Ｎ型拡散層８の表面には、電極パ
ターンが設けられており、Ｎ型拡散層８は高電位の電源
電圧Ｖｃｃが印加されている。Ｎ型拡散層８の表面近傍
には、それぞれがソース領域およびドレイン領域となる
一対のＰ+型拡散層１０が埋め込まれている。各Ｐ+型拡
散層１０の表面は、それぞれＮ型拡散層８の表面に露出
しており、その露出した各表面に電極がそれぞれ形成さ
れている。一対のＰ+型拡散層１０間は、チャネル部に
なっている。
【００４４】このように構成された本実施形態の回路内
蔵受光素子において、フォトダイオード部１２では、不
純物濃度が高いＰ+型埋め込み拡散層２の不純物濃度の
ピーク位置よりも深い位置のＰ型半導体基板１にて光キ
ャリアが発生すると、その光キャリアは、Ｐ+型埋
め込み拡散層２の不純物濃度のプロファイルによるポテ
ンシャルバリアを超えることができず、Ｐ型半導体基板
１に押し戻されてＰ型半導体基板１内にて再結合するこ
とによって消滅する。したがって、光キャリアがＣＭ
ＯＳトランジスタ部１３に迷走することが防止される。
また、Ｐ+型埋め込み拡散層２の不純物濃度のピーク位
置より浅い所で光キャリアが発生すると、その光キャ
リアは、Ｐ+型埋め込み拡散層２のポテンシャル（電
位）による内蔵電界によって、高速でＰＮ接合領域の空
乏層１４に導かれて光電流となる。
【００４５】一方、Ｐ型エピタキシャル層３内で発生し
た多数の光キャリアは、Ｐ型エピタキシャル層３とＮ
型エピタキシャル層６との界面に形成された空乏層１４
に導かれて光電流となるが、一部の光キャリアはＣＭ
ＯＳトランジスタ部１３側に迷走する。しかし、ＣＭＯ
Ｓトランジスタ部１３側に迷走する光キャリアのほと
んどは、Ｐ+型埋め込み分離拡散層４のポテンシャルバ
リアによって、フォトダイオード部側に押し戻されて光
電流となり、ＣＭＯＳトランジスタ部１３側にはほとん
ど迷走しない。この場合、Ｐ+型埋め込み分離拡散層４
のポテンシャルバリアをすり抜けた僅かな光キャリア
は、ＣＭＯＳトランジスタ部１３側に迷走するが、ＣＭ
ＯＳトランジスタ部１３のＰ型ＭＯＳトランジスタ１５
では、Ｎ型拡散層８が高電位の電源電圧Ｖｃｃに接続さ
れて、Ｎ＋型埋め込み拡散層５およびＮ型拡散層８が高
電位になっているために、Ｎ＋型埋め込み拡散層５およ
びＮ型拡散層８によって光キャリアが吸収される。こ
れにより、ＣＭＯＳトランジスタ部１３が誤動作するこ
とが防止される。
【００４６】本実施形態において、フォトダイオード部
１２のＮ型エピタキシャル層６の厚みは２μｍ程度であ
る。また、Ｐ型エピタキシャル層３には、Ｐ型エピタキ
シャル層３の形成時の熱処理およびその後の熱拡散工程
を経て形成されるＰ+型埋め込み拡散層２の反応組成物
が含まれており、その反応組成物の厚さは、約１０μｍ
になっている。Ｐ+型埋め込み拡散層２の反応組成物を
含むＰ型エピタキシャル層３の厚みは１２μｍ〜１５μ
ｍ程度になっている。これにより、Ｎ型エピタキシャル
層６の表面から、Ｐ+型埋め込み拡散層２の不純物濃度
のピーク位置までの深さは、１４μｍ〜１７μｍ程度と
なり、光キャリアを殆ど吸収することができ、フォトダ
イオードの光感度を高くすることができる。
【００４７】さらに、フォトダイオード部１２とＣＭＯ
Ｓトランジスタ部１３とを分離するＰ+型埋め込み分離
拡散層４およびＣＭＯＳトランジスタ部１３のＰ+型埋
め込み分離拡散層４ａの拡散深さは、Ｐ型エピタキシャ
ル層３の表面から約１μｍ〜２μｍになっており、各Ｐ
+型埋め込み分離拡散層４および４ａは、その下方のＰ+
型埋め込み拡散層２と近接している。これにより、フォ
トダイオード部１２で発生した光キャリアがＣＭＯＳト
ランジスタ部１３に迷走するのを防止できる。
【００４８】さらに、ＣＭＯＳトランジスタ部１３の下
部には、不純物濃度が高く低抵抗であるＰ+型埋め込み
拡散層２とＰ+型埋め込み拡散層２上に積層されたＰ型
エピタキシャル層３とが存在するため、一般的な通常の
ＭＯＳプロセスと同様に、ラッチアップ現象の発生を抑
制することができる。
【００４９】本発明の回路内蔵受光素子では、フォトダ
イオード部１２の表面に形成されているＮ+型拡散層９
は、ＣＭＯＳトランジスタ部１３のＮ型ＭＯＳトランジ
スタ１６のソース拡散領域およびドレイン拡散領域であ
るＮ+型拡散層９ａを形成する際に、同時に同一工程内
で形成することが望ましい。このＮ+型拡散層９は、前
述の特開平３−９１９５９号公報に開示されている構成
のＰウェル拡散領域とＰＮ接合領域を形成するものでは
ない。また、フォトダイオード部１２のＰＮ接合領域で
ある空乏層１４は、Ｎ型エピタキシャル層６と高比抵抗
のＰ型エピタキシャル層３との界面に形成されており、
Ｎ+型拡散層９は、フォトダイオード部１２の高速動作
のための直列抵抗を低減する拡散領域になっている。こ
れにより、フォトダイオード部１２は、製造工程が簡略
化されるとともに、短波長の光に対する光感度も向上
し、ＰＮ接合領域である空乏層１４が、Ｎ型エピタキシ
ャル層６と高比抵抗のＰ型エピタキシャル層３との界面
に形成されるために、大きく拡がり接合容量を小さくす
ることができ、フォトダイオード部１２の高速動作が可
能となる。
【００５０】図２は、本発明の第２の実施形態の回路内
蔵受光素子の構成を示す断面図である。図２に示す本発
明の第２の実施形態の回路内蔵受光素子は、フォトダイ
オード部１２を取り囲むＰ+型埋め込み分離拡散層４の
下側にＰ型埋め込み分離拡散層１１が形成されている。
Ｐ型埋め込み分離拡散層１１は、Ｐ+型埋め込み拡散層
２内に進入した状態になっている。その他の構成につい
ては、図１に示す第１の実施形態の回路内蔵受光素子の
構成と同様になっている。
【００５１】第２の実施形態の回路内蔵受光素子では、
Ｐ型エピタキシャル層３で発生した光キャリアが、Ｐ
型埋め込み分離拡散層１１のポテンシャルバリアによっ
て、ＣＭＯＳトランジスタ部１３ヘ迷走することが確実
に遮断される。これにより、ＣＭＯＳトランジスタ部１
３の誤動作が確実に抑制される。また、Ｐ型埋め込み分
離拡散層１１が設けられることにより、フォトダイオー
ド部１２のＰ型分離拡散層７上に設けられたアノード電
極におけるアノード抵抗が低減され、フォトダイオード
部１２は高速にて動作し得る。さらに、Ｐ型半導体基板
１は、ＧＮＤ電位とされるが、Ｐ型埋め込み拡散層１１
が設けられることによって、Ｐ型半導体基板１のＧＮＤ
電位が安定化され、ラッチアップ現象の発生を抑制する
ことができる。
【００５２】図１および図２に示す回路内蔵受光素子で
は、フォトダイオード部１２の接合容量は、不純物濃度
が極めて低いＰ型エピタキシャル層３とＮ型エピタキシ
ャル層６との界面のＰＮ接合領域である空乏層１４の接
合容量となる。このように、Ｐ型エピタキシャル層３と
Ｎ型エピタキシャル層６は、不純物濃度が極めて低くな
っているために、フォトダイオード部１２の空乏層１４
を大きく拡げることができる。この結果、Ｐ型エピタキ
シャル層３で発生する殆どの光キャリアが拡散すること
を防止できるとともに、接合容量も小さくなり、フォト
ダイオード部１２は、高速動作が可能となる。
【００５３】また、図１および図２に示す回路内蔵受光
素子では、フォトダイオード部１２とＮ型ＭＯＳトラン
ジスタ１６との間に、Ｐ型ＭＯＳトランジスタ１５が形
成されている。Ｎ型ＭＯＳトランジスタ１６のチャネル
部は、Ｐ型分離拡散層７ａを有しており、Ｐ型分離拡散
層７ａの電位は、フォトダイオード部１２におけるＰ型
分離拡散層７のアノード電位と同一のＧＮＤ電位になっ
ている。このため、フォトダイオード部１２に隣接して
Ｎ型ＭＯＳトランジスタ１６が形成されると、Ｐ+型埋
め込み分離拡散層４のポテンシャルバリアをすり抜けて
ＣＭＯＳトランジスタ部１３に迷走する光キャリアが、
Ｎ型ＭＯＳトランジスタ１６のチャネル部に飛び込んで
ＣＭＯＳトランジスタ部１３の誤動作を引き起こすおそ
れがある。しかしながら、フォトダイオード部１２とＮ
型ＭＯＳトランジスタ１６との間にＰ型ＭＯＳトランジ
スタ１５が設けられていることにより、Ｐ型ＭＯＳトラ
ンジスタ１５の高電位ＶｃｃになったＮ＋型埋め込み拡
散層５およびＮ型拡散層８によって、光キャリアが吸収
され、ＣＭＯＳトランジスタ部１３の誤動作が防止され
る。
【００５４】図３は、本発明の第３の実施形態の回路内
蔵受光素子の構成を示す断面図である。図３に示す本発
明の第３の実施形態の回路内蔵受光素子は、ＣＭＯＳト
ランジスタ部１３のＮ型ＭＯＳトランジスタ１６がフォ
トダイオード部１２に近傍している。Ｐ+型埋め込み分
離拡散層４およびＰ型分離拡散層７とＮ型ＭＯＳトラン
ジスタ１６との間には、Ｎ＋型埋め込み拡散層５ｂがＰ
型エピタキシャル層３からＮ型エピタキシャル層６内に
わたって設けられており、Ｎ＋型埋め込み拡散層５ｂ上
にＮ型拡散層８ｂが設けられている。そして、Ｎ型拡散
層８ｂ内の表面近傍にＮ+型拡散層９ｂが設けられてい
る。Ｎ+型拡散層９ｂの表面は、Ｎ型拡散層８ｂの表面
に露出している。その他の構成については、図１に示す
第１の実施形態の回路内蔵受光素子の構成と同様になっ
ている。
【００５５】図３に示す第３の実施形態の回路内蔵受光
素子において、Ｎ＋型埋め込み拡散層５ｂ、Ｎ型拡散層
８ｂおよびＮ+型拡散層９ｂの電位は、Ｐ+型埋め込み分
離拡散層４の電位と同電位であっても良いし、電源電圧
Ｖｃｃのように高電位であっても良い。図３に示す回路
内蔵受光素子では、フォトダイオード部１２に近接して
Ｎ型ＭＯＳトランジスタ１６が設けられているが、Ｎ型
ＭＯＳトランジスタ１６とフォトダイオード部１２との
間に、Ｎ＋型埋め込み拡散層５ｂ、Ｎ型拡散層８ｂおよ
びＮ+型拡散層９ｂが設けられているために、フォトダ
イオード部１２から迷走してきた光キャリアが、これら
のＮ＋型埋め込み拡散層５ｂ、Ｎ型拡散層８ｂおよびＮ
+型拡散層９ｂによって吸収される。したがって、Ｎ型
ＭＯＳトランジスタ１６のチャネル部に光キャリアが迷
走するおそれがなく、ＣＭＯＳトランジスタ部１３の誤
動作が防止される。
【００５６】図４は、本発明の第４の実施形態の回路内
蔵受光素子の構成を示す断面図である。図４に示す本発
明の第４の実施形態の回路内蔵受光素子は、ＣＭＯＳト
ランジスタ部１３のＮ型ＭＯＳトランジスタ１６がフォ
トダイオード部１２に近接して形成されている。そし
て、Ｐ+型埋め込み分離拡散層４およびＰ型分離拡散層
７とＮ型ＭＯＳトランジスタ１６との間には、Ｐ型エピ
タキシャル層３上にＮ型エピタキシャル層６ａが積層さ
れている。その他の構成については、図１に示す第１の
実施形態の回路内蔵受光素子の構成と同様になってい
る。
【００５７】図４に示す第４の実施形態の回路内蔵受光
素子では、Ｎ型エピタキシャル層６ａの電位は、Ｐ+型
埋め込み分離拡散層４およびＮ型ＭＯＳトランジスタ１
６のＰ+型埋め込み分離拡散層４ａの電位と同電位であ
っても良いし、電源電圧Ｖｃｃのように高電位であって
も良い。図４に示す回路内蔵受光素子では、Ｎ型ＭＯＳ
トランジスタ１６とフォトダイオード部１２との間にＮ
型エピタキシャル層６ａが設けられているために、フォ
トダイオード部１２からＮ型ＭＯＳトランジスタ１６側
に迷走する光キャリアが、Ｎ型エピタキシャル層６ａ
と、Ｐ+型埋め込み分離拡散層４およびＰ型分離拡散層
７とによって形成されたＰＮ接合によって捕獲されて再
結合し、消滅する。この結果、Ｎ型ＭＯＳトランジスタ
１６のチャネル部に光キャリアが迷走するおそれがな
く、ＣＭＯＳトランジスタ部１３の誤動作が防止され
る。
【００５８】図５は、本発明の第５の実施形態の回路内
蔵受光素子の構成を示す断面図である。図５に示す本発
明の第５の実施形態の回路内蔵受光素子は、Ｐ+型埋め
込み分離拡散層４の下方にＰ型埋め込み分離拡散層１１
が形成されている。また、フォトダイオード部１２のＮ
型エピタキシャル層６とＮ+型拡散層９との界面、およ
び、ＣＭＯＳトランジスタ部１３におけるＮ型ＭＯＳト
ランジスタ１６のＰ型分離拡散層７ａとソース領域およ
びドレイン領域となるＮ+型拡散層９ａとの界面には、
低不純物濃度のＮ-型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）拡散層１７および１７ａがそれぞれ形
成されている。各Ｎ-型ＬＤＤ拡散層１７および１７ａ
は、Ｎ+型拡散層９および９ａを形成する際に、Ｎ+型拡
散層９および９ａの表面から異なる深さに不純物を拡散
させる２重拡散によりそれぞれ形成される。その他の構
成については、図１に示す第１の実施形態の回路内蔵受
光素子の構成と同様になっている。
【００５９】図５に示す第５の実施形態の回路内蔵受光
素子では、特に、短波長の光のようにフォトダイオード
部１２の表面付近にて、多数の光キャリアが発生する
と、図６に示すように、フォトダイオード部１２の表面
付近にて発生した光キャリアは、Ｎ-型ＬＤＤ拡散層１
７の不純物濃度のプロファイルによる内蔵電界によっ
て、表面から内部に向かって加速され、Ｎ型エピタキシ
ャル層６とＰ型エピタキシャル層３との界面に形成され
る空乏層１４に向かって、高速で進む。これにより、光
キャリアの空乏層１４以外での光キャリアの移動時間が
短縮され、フォトダイオード部１２は、さらに高速にて
動作される。
【００６０】この場合、ＣＭＯＳトランジスタ部１３の
Ｎ型ＭＯＳトランジスタ１６は、Ｎ -型ＬＤＤ拡散層１
７ａを有するＬＤＤ構造が設けられているために、Ｎ型
ＭＯＳトランジスタ１６の耐電圧特性が向上している。
尚、ＣＭＯＳトランジスタ部１３のＰ型ＭＯＳトランジ
スタ１５は、ホットキャリアに対する信頼性が高いため
に、ＬＤＤ構造を設けなくても良い。
【００６１】尚、フォトダイオード部１２のＮ型エピタ
キシャル層６は、Ｎ型エピタキシャル層６の表面に形成
されたＮ+型拡散層９より下方において、不純物濃度が
深さ方向にほぼ均一な高比抵抗の領域になっていても良
い。この場合、Ｎ型エピタキシャル層６の比抵抗は、
３．０Ωｃｍ以上であることが好ましい。
【００６２】例えば、Ｎ型エピタキシャル層６の厚みお
よび比抵抗が、それぞれ１．９μｍおよび３．０Ωｃ
ｍ、Ｎ型エピタキシャル層６の表面に形成されたＮ+型
拡散層９の拡散深さが０．４μｍ、フォトダイオード部
１２に印加されるバイアス電圧が１．５Ｖの場合、Ｎ型
エピタキシャル層６とＰ型エピタキシャル層３との界面
に形成される空乏層１４の拡がりは約１．４μｍとな
り、空乏層１４の上部がＮ +型拡散層９の底面に接する
状態となる。この場合、図７に示すように、空乏層１４
がＮ+型拡散層９まで拡がり、光キャリアの空乏層１４
以外での光キャリアの移動時間が短縮されるとともに、
フォトダイオード部１２の接合容量が低減され、フォト
ダイオード部１２は、さらに高速にて動作される。
【００６３】ＣＭＯＳトランジスタ部１３の諸特性等の
制約より、Ｎ型エピタキシャル層６の比抵抗を高比抵抗
にできない場合には、前述のＮ+型拡散層９の下方に不
純物拡散されたＮ-型ＬＤＤ拡散層１７を併用すること
によりフォトダイオード部１２の応答速度を向上させる
ことができる。
【００６４】また、フォトダイオード部１２のＮ型エピ
タキシャル層６の表面に形成されたＮ+型拡散層９の下
方に、Ｎ＋型埋め込み拡散層等のＮ型ウェル拡散層を形
成しても良い。この場合、図６に示すＬＤＤ拡散の原理
と同様に、Ｎ型ウェル拡散層の不純物濃度のプロファイ
ルによる内蔵電界によって、光キャリアは、表面から内
部に向かって加速され、Ｎ型エピタキシャル層６とＰ型
エピタキシャル層３との界面に形成される空乏層１４に
向かって、高速で移動する。これにより、光キャリアの
空乏層以外での移動時間が短縮され、フォトダイオード
部１２は、さらに高速にて動作される。
【００６５】フォトダイオードを内蔵しない通常のＭＯ
Ｓプロセスでは、Ｐウェル拡散層およびＮウェル拡散層
の形成は１枚のマスクで自己整合的（セルフアライン）
に形成されるが、フォトダイオード部１２にＮ+型埋め
込み拡散層等のＮ型ウェル拡散層を形成しない場合に
は、ＣＭＯＳトランジスタ部１３にＮウェル拡散層を形
成する場合に、フォトダイオード部１２を覆うマスクを
１枚追加する必要がある。しかしながら、フォトダイオ
ード部１２のＮ型エピタキシャル層６の表面に形成され
たＮ+型拡散層９の下方に、Ｎ+型埋め込み拡散層等のＮ
型ウェル拡散層を形成する場合には、ＣＭＯＳトランジ
スタ部１３にＮウェル拡散層を形成する際に、フォトダ
イオード部１２を覆うマスクが不要になり、工程数が削
減される。
【００６６】図８に本発明の第６の実施形態である回路
内蔵受光素子を示す。この回路内蔵受光素子は、フォト
ダイオード部１２のＮ型エピタキシャル層６とＰ型エピ
タキシャル層３との間にＮ+型埋め込み拡散層５ｃが形
成されており、Ｎ型エピタキシャル層６の表面近傍にＰ
+型拡散層１０ａが形成されている。この場合、図９に
示すように、フォトダイオード部１２の表面付近にＰ+
型拡散層１０ａおよびＮ+型埋め込み拡散層５ｃから成
るフォトダイオードＡが形成され、フォトダイオードＡ
の下方にＮ+型埋め込み拡散層５ｃおよびＰ型エピタキ
シャル層３から成るフォトダイオードＢが形成される。
これにより、Ｎ+型埋め込み拡散層５ｃの不純物濃度に
よるポテンシャルバリアにより、Ｎ+型埋め込み拡散層
５ｃの不純物濃度のピーク位置より浅い領域で発生する
光キャリアは、フォトダイオードＡによって検出され、
Ｎ+型埋め込み拡散層５ｃの不純物濃度のピーク位置よ
り深い領域で発生する光キャリアは、フォトダイオード
Ｂによって検出される。この結果、図８に示す構成のフ
ォトダイオード部１２は、短波長の光と長波長の光とを
別々に検出することができる。
【００６７】例えば、フォトダイオード部１２への入射
光が波長４００ｎｍであれば、フォトダイオード部１２
の表面からの入射光の進入の深さが１μｍ以下であるた
め、入射光によって発生する全ての光キャリアがフォト
ダイオードＡによって吸収される。Ｎ型エピタキシャル
層６の厚みが１．５μｍであり、入射光が波長６５０ｎ
ｍであれば、入射光によって発生する光キャリアの約３
０％がフォトダイオードＡによって吸収され、入射光に
よって発生する光キャリアの約７０％がフォトダイオー
ドＢによって吸収される。これにより、フォトダイオー
ド部１２への入射光に対して、フォトダイオードＡおよ
びＢで発生するそれぞれの光電流の差分を算出すること
により、入射光の波長の検出が可能となる。
【００６８】尚、本発明の実施形態においては、Ｐ型を
第１導電型、Ｎ型を第２導電型としているが、図３およ
び４に示す本発明の第３および４の実施形態以外の構成
では、Ｎ型を第１導電型、Ｐ型を第２導電型としても良
い。
【００６９】
【発明の効果】本発明の固体内蔵受光素子は、第１の第
２導電型半導体層と第２の第１導電型半導体層とにより
接合容量の小さいフォトダイオードが形成され、そのフ
ォトダイオードが、第３の第１導電型半導体層および第
４の第１導電型半導体層によって取り囲まれて、ＭＯＳ
構造のトランジスタを含む信号処理回路と電気的に分離
されることによって、フォトダイオードの高速動作が可
能になるとともに、フォトダイオードの短波長の光に対
する光感度も向上し、フォトダイオードで発生した光キ
ャリアがＭＯＳデバイスへの進入を抑制し、ラッチアッ
プ現象を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図２】本発明の第２の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図３】本発明の第３の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図４】本発明の第４の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図５】本発明の第５の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図６】図５のフォトダイオード部の深さ方向の不純物
濃度のプロファイルを示すグラフである。
【図７】他のフォトダイオード部の深さ方向の不純物濃
度のプロファイルを示すグラフである。
【図８】本発明の第６の実施形態である回路内蔵受光素
子の構成を示す断面図である。
【図９】図８のフォトダイオード部の深さ方向の不純物
濃度のプロファイルを示すグラフである。
【図１０】従来の回路内蔵受光素子の構成を示す断面図
である。
【符号の説明】
１ Ｐ型半導体基板 ２ Ｐ+型埋め込み拡散層 ３ Ｐ型エピタキシャル層 ４ Ｐ+型埋め込み分離拡散層 ４ａ Ｐ+型埋め込み分離拡散層 ５ Ｎ+型埋め込み拡散層 ５ｂ Ｎ+型埋め込み拡散層 ５ｃ Ｎ+型埋め込み拡散層 ６ Ｎ型エピタキシャル層 ６ａ Ｎ型エピタキシャル層 ７ Ｐ型分離拡散層 ７ａ Ｐ型分離拡散層 ８ Ｎ型拡散層 ８ｂ Ｎ型拡散層 ９ Ｎ+型拡散層 ９ａ Ｎ+型拡散層 ９ｂ Ｎ+型拡散層 １０ Ｐ+型拡散層 １０ａＰ+型拡散層 １１ Ｐ型埋め込み分離拡散層 １２ フォトダイオード部 １３ ＣＭＯＳトランジスタ部 １４ 空乏層 １５ Ｐ型ＭＯＳトランジスタ １６ Ｎ型ＭＯＳトランジスタ １７ Ｎ-型ＬＤＤ拡散層 １７ａＮ-型ＬＤＤ拡散層 ２０ フォトダイオード ２１ 周辺回路 ３０ Ｐ型半導体基板 ３１ Ｎ+型埋め込み拡散層 ３２ Ｎ-型エピタキシャル層 ３３ Ｐ型領域 ３４ Ｎ型領域 ３５ Ｎ型拡散層 ３６ ＭＯＳトランジスタ ３７ ＭＯＳトランジスタ
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Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体積層構造と、 該第１導電型半導体積層構造上に形成された第１の第２
    導電型半導体層との接合により、入射光を電気信号に変
    換するフォトダイオードと、 該第１の第２導電型半導体層における該フォトダイオー
    ド部とは異なる領域に形成され、光電変換された信号を
    処理する信号処理回路と、 を備えた回路内蔵受光素子であって、 該第１導電型半導体積層構造は、第１導電型半導体基板
    と、該第１導電型半導体基板上に形成され、該第１導電
    型半導体基板よりも不純物濃度が高い第１の第１導電型
    半導体層と、該第１の第１導電型半導体層上に形成され
    該第１の第１導電型半導体層よりも不純物濃度が低い第
    ２の第１導電型半導体層とを有し、 該フォトダイオードは、該第１の第１導電型半導体層の
    表面にほぼ接するように設けられた第３の第１導電型半
    導体層と、該第１の第２導電型半導体層の表面から該第
    ３の第１導電型半導体層まで達するように形成された第
    ４の第１導電型半導体層とに囲まれた領域に形成され、 該信号処理回路は、少なくともＭＯＳ構造のトランジス
    タを含むことを特徴とする回路内蔵受光素子。
  2. 【請求項２】 前記第３の第１導電型半導体層の下方
    に、該第３の第１導電型半導体層の少なくとも一部と重
    なって、前記第２の第１導電型半導体層を貫通し、少な
    くとも前記第１の第１導電型半導体層まで達する第５の
    第１導電型半導体層を有する請求項１に記載の回路内蔵
    受光素子。
  3. 【請求項３】 前記第２の第１導電型半導体層が高比抵
    抗層である請求項１または２に記載の回路内蔵受光素
    子。
  4. 【請求項４】 前記第２の第１導電型半導体層の比抵抗
    が２００Ωｃｍ以上である請求項１〜３のいずれかに記
    載の回路内蔵受光素子。
  5. 【請求項５】 前記第１の第２導電型半導体層に表面
    に、第２の第２導電型半導体層が形成されている請求項
    １〜４のいずれかに記載の回路内蔵受光素子。
  6. 【請求項６】 前記信号処理回路に、前記フォトダイオ
    ードと隣接しないように、Ｎ型ＭＯＳトランジスタが形
    成されている請求項１〜５のいずれかに記載の回路内蔵
    受光素子。
  7. 【請求項７】 前記信号処理回路を構成するＮ型ＭＯＳ
    トランジスタと前記フォトダイオードとの間に、Ｐ型Ｍ
    ＯＳトランジスタが形成されている請求項６に記載の回
    路内蔵受光素子。
  8. 【請求項８】 前記信号処理回路を構成するＮ型ＭＯＳ
    トランジスタと前記フォトダイオードとの間に、前記第
    １の第２導電型半導体層または前記第２の第２導電型半
    導体層が形成され、該第１の第２導電型半導体層または
    該第２の第２導電型半導体層と前記第３の第１導電型半
    導体層とが同電位に設定されている請求項６に記載の回
    路内蔵受光素子。
  9. 【請求項９】 前記信号処理回路を構成するＮ型ＭＯＳ
    トランジスタと前記フォトダイオードとの間に、前記第
    １の第２導電型半導体層または前記第２の第２導電型半
    導体層が形成され、該第１の第２導電型半導体層または
    該第２の第２導電型半導体層は、前記第３の第１導電型
    半導体層よりも高電位に設定されている請求項６に記載
    の回路内蔵受光素子。
  10. 【請求項１０】 前記第２の第２導電型半導体層が前記
    ＭＯＳ構造のトランジスタのソース領域およびドレイン
    領域と同時に形成される請求項１〜９のいずれかに記載
    の回路内蔵受光素子。
  11. 【請求項１１】 前記第２の第２導電型半導体層が１回
    または複数回の拡散処理によって形成されている請求項
    １０に記載の回路内蔵受光素子。
  12. 【請求項１２】 前記第２の第２導電型半導体層が第６
    の第１導電型半導体層である請求項１０または１１に記
    載の回路内蔵受光素子。
  13. 【請求項１３】 前記第２の第２導電型半導体層の下方
    の前記第１の第２導電型半導体層の不純物濃度がほぼ均
    一である請求項１〜１２のいずれかに記載の回路内蔵受
    光素子。
  14. 【請求項１４】 前記第１の第２導電型半導体層が高比
    抵抗層である請求項１〜１３のいずれかに記載の回路内
    蔵受光素子。
  15. 【請求項１５】 前記第１の第２導電型半導体層の比抵
    抗が３．０Ωｃｍ以上である請求項１〜１４のいずれか
    に記載の回路内蔵受光素子。
  16. 【請求項１６】 前記第２の第２導電型半導体層の下方
    に第２導電型ウェル拡散層が形成されている請求項５に
    記載の回路内蔵受光素子。
  17. 【請求項１７】 前記第６の第１導電型半導体層の下方
    に第１導電型ウェル拡散層が形成されている請求項１２
    に記載の回路内蔵受光素子。
  18. 【請求項１８】 前記第２導電型ウェル拡散層および前
    記第１導電型ウェル拡散層が前記ＭＯＳ構造のトランジ
    スタのウェル領域と同時に形成される請求項１６または
    １７に記載の回路内蔵受光素子。
  19. 【請求項１９】 前記第１の第２導電型半導体層と前記
    第２の第１導電型半導体層との間に第４の第２導電型半
    導体層が形成されている請求項１２に記載の回路内蔵受
    光素子。
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