JPH0391959A - バイポーラ・ｃｍｏｓデバイスと一体化したフォトダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラ・ＣＭＯＳデバイスにモノリシ
ックに組み込み構成したフォトダイオードに関する。

〔従来の技術〕

従来、個別部品で構成した、センサー，アナログ回路，
デジタル回路．アクチュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に一体的に構成した半導
体装置に関しては、例えば特開昭５２−１０６２７８号
．特開昭６０−７２２５５号．特開昭６２−２１９５５
５号等において、アナログ特性を重視して、マスク枚数
を余り増やさずに同時に形成可能とした縦型ＰＮＰ　ト
ランジスタを含むバイポーラ・ＣＭＯＳデバイスが開示
されている。またアナログ特性よりは高速のバイポーラ
・ＣＭＯＳゲートを実現するための低いアーリー電圧と
低い耐圧をもつバイポーラＮＰＮトランジスタと高速Ｃ
ＭＯＳトランジスタをモノリシックに集積したバイポー
ラ・ＣＭＯＳデバイスは、例えば特開昭５２−２２９２
号．特開昭５４−４６４８７号，特開昭５７−１８８８
６２号等において開示されている。

また特開昭６３−１２２２６７号には、バイポーラＮＰ
Ｎトランジスタのベース領域及びＰ”　Ｎ−ホトダイオ
ードのＰ４層をポロンのイオン注入により形成し、同様
にＮＭＯＳトランジスタのソース・ドレイン領域及びＮ
ＰＮ　ｌ−ランジスタのエミッタ並びにＮ”　Ｐ−ホト
ダイオードのＮ０層をひ素のイオン注入により形成する
方法が示されている。

〔発明が解決しようとする課題〕

従来提案されているバイポーラ・ＣＭＯＳデバイスは、
■音速デジタル回路を、従来のＣＭＯ　Ｓ回路やＥＬＣ
回路で構戊する代わりに、低消費電力で高速なバイポー
ラ・ＣＭＯＳゲートに置き換えるもの、■デジタル回路
及びアナログ回路をモノリシックに集積化するものに限
定されてきた。

しかしながら近年、超小型で高速，高精度なフォトセン
シングコンポーネントが要求されており、フォトセンサ
ーと高精度なデジタル・アナログ回路のモノリシック化
が要請されている。すなわち第１０図（８）に示すよう
に、１個のフォトダイオード又は多数のフォトダイオー
ドからなるフォトダイオードアレイ１０１を、ＭＯＳ入
力型の高精度なオペアンプやアナログフィルターなどの
アナログ回路１０２とＣＰＵやアクチュエー夕とのイン
ターフェース等を構成する高速なデジタル回路１０３か
らなるバイポーラ・ＣＭＯＳデバイス１０４に接続して
使用した場合には、ノイズが侵入し易くノイズの影響が
大きく現れる。したがって、第１０図田）に示すように
、フォトダイオードあるいはフォトダイオードアレイ１
０１を上記バイポーラ・ＣＭＯ　Ｓデバイスに一体的に
組み込み低ノイズ化を図ることが要請されている。

そしてこのように一体的に構戊されるデバイスにおいて
は、アナログ・デジタル回路の高精度化が必要であるた
め、バイポーラ・ＣＭＯＳデバイスの本来の性能を低下
させずに最適化されたフォトダイオードを一体的に作り
込む必要がある。しかしながら未だかかる点を考慮した
提案はなく、先に述べた特開昭６３−１２２２６７号に
開示されている方法−によっても、最適な感度と分光特
性をもつフォトダイオードを得ることはできない。

フォトダイオードを最適化するためには、感度，量子効
率．分光特性を考慮する必要があるが、特にデジタル回
路及びアナログ回路の両特性を考慮したバイポーラ・Ｃ
ＭＯＳデバイスにおいては、最適化されたフォトダイオ
ードを一体的に形成することは実現不可能であった。

本発明は、従来のバイポーラ・ＣＭＯＳデバイスにおけ
る上記問題点を解決するためになされたもので、アナロ
グ特性を重視したバイポーラ・ＣＭＯＳデバイスに、プ
ロセスを変更せずに一体的に組み込まれる高感度で最適
化されたフォトダイオードを提供することを目的とする
。

〔課題を解決するための手段及び作用〕通常のフォトダ
イオードは基板電位と分離する必要がある。このためｐ
型基板を用いる通常のバイポーラ・ＣＭＯＳデバイスに
フォトダイオードを一体的に組み込む場合には、第１図
に示すように、フォトダイオードはＰ型拡散Ｎａからな
るアノード層と、ｎ型拡散層ｂからなるカソード層とを
用いて形成される。なお第１図において、Ｃはｐ型基板
、ｄはＡＩからなるアノード電極、ｅはＡＩからなるカ
ソード電極である。

しかしながら第２図に示すように、アノード層ａが基板
電位に固定されるように配置してフォトダイオードを構
成しても、例えば第３図八．田）に示すように、オペア
ンプｆを用いて使用することができる。なお第３図八は
フォトダイオードＰＤを逆バイアス状態で使用する態様
を、第３図田）はゼロバイアス状態で使用する態様を示
している。

このように構成したフォトダイオードの特性は、分光感
度特性で示されるが、第２図に示したフォトダイオード
の場合、短波長の感度はｎ型拡散層ｂの厚さＸｊ．で決
まり、長波長の感度はｐ型拡散層ａの厚さＸｊｐで決ま
る。すなわち第４図に示すように、ｎ型拡散層ｂを厚く
すると分光感度特性のは■に示すように短波長領域の感
度が低下し、またｐ型拡散層ａを厚くすると分光感度特
性のは■に示すように長波長領域の感度が増大する。

また、縦型ＮＰＮ　トランジスタや縦型ＰＮＰ　トラン
ジスタ等の素子は厚さ方向に複数のＰＮ接合が存在する
ため、これらの接合をフォトダイオードとして利用する
ことができる。その場合、それぞれの接合の分光特性が
異なり、表面近い方が短波長に感度をもち、他方が長波
長領域に感度をもつ。したがってその単一の接合、ある
いはそれらの接合を組み合わせて用いることにより、目
的に応じた分光特性をもたせることができる。例えばＰ
ＮＰＮ構造を形成した場合は、同様に厚さ方向に形成さ
れる３個のダイオードをフォトダイオードとして利用す
ることができる。

アナログ特性を重視したバイポーラ・ＣＭＯＳデバイス
においては、カソード層を構成するｎ型拡散層としては
、ＮＭＯＳ　トランジスタのソース・ドレイン層に用い
ている高濃度で厚さｘＪ＝０．２〜０．４μｍのシャロ
ー層と、縦型ＰＮＰ　ｌ−ランジスタのより深い厚さＸ
，二〇．４〜０．７μｍのペース層を通常使用可能であ
る。またアノード層を構或するｐ型拡散層としては、Ｎ
ＭＯＳトランジスタのソース・ドレイン耐圧を確保する
ためのｐ型ウェル頷域及びＮＭＯＳトランジスタの耐ラ
ッチアップ性向上・素子分離・縦型ＰＮＰ　トランジス
タのコレクタ抵抗低減のためのｐ゛型埋込層が使用可能
である。またＮＰＮ構造や縦型ＰＮＰ構造のフォトダイ
オードを構成する場合には、ＰＭＯＳトランジスタのソ
ース・ドレイン層，ＮＰＮトランジスタのベース拡散層
　ｎ　”ｌ型埋込層，エピタキシャル層等も使用できる
。

これらの拡散層をフォトダイオードの構成に使用するに
は、まずフォトダイオードの青色感度に関しては、より
シャローなすなわちＸ，の小さいＮＭＯＳトランジスタ
のソース・ドレイン層と同じ拡＠層を用いると、４００
ｎｍ以下の近紫外領域に近い光に感度をもたせることが
できる。また４５０ｎｍ〜５００ｎｍの青色に感度が必
要な場合には、Ｘｊが０．４〜０．７μｍの縦型ＰＮＰ
トランジスタのベース層が最適である。

一方、アノニド層用のＰ型拡散層としては、１〜１．５
μｍの厚さのρ型ウェル層とＰ型埋込層を重ねて用いる
ことにより、赤感度として８００ｒｖ＋程度の領域に十
分な感度をもたせることができる。

更に赤外領域での感度を必要とする場合には、ｎ゛型埋
込層と基板とで形成されるＰＮ接合をフォトダイオード
として使うことができる。

以上述べた原理に基づいて、本発明は、アナログ特性を
重視したバイポーラ・ＣＭＯＳデバイスに一体的に組み
込まれるフォトダイオードを、ＮＭＯＳトランジスタの
ソース・ドレイン層と同時に形成される拡散深さが０．
２〜０．４μｍのｎ型拡散層からなるカソード層と、Ｎ
ＭＯＳトランジスタのウェル層を構成する厚さｌ〜１．
５μｍのｐ型拡散層及びｐ型埋込層からなるアノード層
とで構成するものである。

このように構或することにより、波長４００ｎｍ以下の
領域における青感度から波長７００ｎｍ以上の領域にお
ける赤感度をもつフォトダイオードが、バイポーラ・Ｃ
ＭＯＳデバイスとプロセスを変更することなく一体的に
得られる。

なおこのように構或したフォトダイオードの感度は、フ
ォトダイオード専用のプロセスで形成したものに比べて
約５０〜７０％と劣っているが、この点に関しては、本
発明はバイポーラ・ＣＭＯＳデバイス中にフォトダイオ
ードを組み込むという特徴上、このフォトダイオードと
例えばＭＯＳ−Ｔ○Ｐのオペアンプ等を組み合わせるこ
とにより、浮遊容量が小さく且つ低雑音で接続可能にな
るため、低感度は十分に補うことができる。

〔実施例〕

実施例について説明するに先立ち、アナログ特性を重視
したバイポーラ・ＣＭＯＳデバイスの構或例を第５図に
基づいて説明する。この構成例は、高速のＣＭＯＳトラ
ンジスタと、高耐圧（２０　Ｖ　”）と高いアーリー電
圧（＝６０Ｖ以上）と高ｆ，をもつＮＰＮＩランジスタ
と、高耐圧（２０　Ｖ　）で高ｒｔ　　（ヱＩＧＨｚ）
の縦型ＰＮＰトランジスタと、高いアーリー電圧（χ６
０Ｖ以上）をもつ横型ＰＮＰトランジスタとを、各デバ
イスがそれぞれ上記の如き最適な特性をもつように構成
するために、ｐ一型基板１上にｎ゛型埋込層３を埋め込
み、１回目のｎ型エピタキシャル層４ａを形成したのち
、Ｐ゛型埋込層５を縦型ＰＮＰ　トランジスタのコレク
タ層として用いて２回目のｎ型エピタキシャル層４ｂを
積層する構戊となっている。なお第５図において、６は
低濃度ｐ型埋込層、７はｐ型コレクタ電極部、８はｎ型
コレクタ電極部、９はＰ型ウェル層、１０はｎ型ウェル
層、ｌ１はｐ型チャネルストッパ層、１２はｐ型ベース
拡散層、ｌ３はｎ型ベース拡散層、ｌ５はゲート電極、
ｌ６は縦型ＰＮＰトランジスタの工ξツタ、１７はコレ
クタ引き上げ電極、１８は縦型ＮＰＮ　トランジスタの
外部ベース、１９は横型ＰＮＰトランジスタのエミッタ
、２０．　２１は横型ＰＮＰトランジスタのコレクタ、
２２はＰＭＯＳ　ｌ−ランジスタのソース・ドレイン層
、２３は縦型ＮＰＮトランジスタのエミッタ、２４は同
じくそのコレクタ引き上げ電極、２５は縦型ＰＮＰ　ト
ランジスタの外部ベース、２６は同じくそのＮ端子引き
上げ電極、２７は横型ＰＮＰ　トランジスタの外部ベー
ス、２８はＮＭＯＳトランジスタのソース・ドレイン層
である。

このバイポーラ・ＣＭＯＳデバイスにおいては、高性能
化のため多くの拡散層を備えておＩ　　ｎ型層としては
、Ｘｊの浅い順にｎ′″型ソース・ドレインＪｉ２８（
ｘ，　＝０．２　〜０．４μｍ），　　ｎ”型ベース層
１３（ｘＪ＝０．４〜０．７μｍ）．ｎ’型ウェル層１
０（ｘ　ｊ＝１．　０　〜１．　５　ｐ　ｍ）．　エピ
タキシャル７１（ｘ，＝１〜３μｍ），ｎ”型埋込層３
（ｘＪ＝５〜８μｍ）等がある。一方、ｐ型層としては
、ｐ＋型ソース・ドレイン層２２（ｘＪ＝０．２〜０．
４μｍ）．ｐ１型ベース層１２（ｘ＝　＝０．４　〜０
．７　μｍ）．　　ｐ”型ウェル層９　（ｘ　７＝１．
　０　〜１．　５　ｔｔ　ｍ），　　ｐ　”型埋込層５
，６（ｘ；　＝３．０〜５，０μｍ）等がある。これら
の各種拡散層を効果的に使用することにより、所望の最
適な特性をもつフォトダイオードをＩＩ戒することが可
能となる。

第６図（９）に本発明に係るフォトダイオードの第１実
施例を示す。この実施例においては、カソード層として
拡散層中最もシャローなＮＭＯＳトランジスタのソース
・ドレイン層２８を用い、アノード層としてはＰ型ウェ
ル層９及びｐ型埋込層６を用いる。なお第６図（８）に
おいて、３０はカソード電極で、３ｌはアノード電極で
ある。

この実施例におけるフォトダイオードの分光特性を第６
図田）に示す。この実施例では、カソード層トシてｘｊ
＝０．２〜０．４μｍのシャローな拡散層を用いている
ため短波長領域における感度が高い．またｐ型ウェル層
９の拡散深さが１．０〜１．５μｍと比較的深いため、
長波長領域でも感度がよい。

第７図（８）は、本発明の第２実施例を示す概略断面図
である。この実施例では、短波長における感度を低減し
た特性のフォトダイオードを得たい場合に有効な構成で
ある。すなわちカソード層として、第１実施例における
ソース・ドレイン層２８の代わりに縦型ＰＮＰ　トラン
ジスタのｎ型ベース拡散層１３（ｘ　ｊ＝０．　４　〜
０．　７　ｐ　ｍ）を用いるものである。このようにカ
ソード層としてｎ型ベース拡散層ｌ３を用いた場合、第
７図（８）に示すように、４００ｎｍ以下の波長域の感
度がかなり低下する。なお長波長側における感度は第１
実施例とほぼ同様である。

上記第１及び第２実施例においては、アノード層に対し
て電極３１を設けているが、アノード層はｐ型基板１と
同電位であるため、電極を設けなくても光入射によって
生した正孔はＰ型基板ｌに流れていく。したがってアノ
ード電極３工は設けなくてもよい。また第１及び第２実
施例で示したフォトダイオードはアノード電位がｐ型基
板１と同じ電位であるという点で、使用方法が制限され
るものである。

第８図（２）は、本発明の第３実施例を示す概略断面図
である。この実施例では、第５図に示したバイポーラ・
ＣＭＯＳデバイスにおける縦型ＮＰＮトランジスタにお
けるベース層の代わりにｐ型ウェル層９を用いてＮＰＮ
構造でフォトダイオードを構成したものである。第１の
カソード層Ｋ１には、特に短波長における感度が要求さ
れる場合には、ＮＭＯＳ　トランジスタのソース・ドレ
イン層２８を用い、そうでない場合には縦型ＰＮＰ　ト
ランジスタのｎ型ベース層ｌ３を用いる。アノード層Ａ
はＰ型ウェル層９で構或され、第２のカソード層Ｋ２は
エピタキシャル層４ａ，４ｂ及びｎ型埋込層３で形成さ
れる。

そして第１のカソード層Ｋ１とアノード層Ａとで第１の
フォトダイオードＰＤＩを構戊し、アノード層Ａと第２
のカソード層Ｋ２とで第２のフォトダイオードＰＤ２を
構或するものと考えた場合、第８図（Ｂ）に示すように
、第１のフォトダイオードＰＤＩは短波長側の感度が高
いものが得られ、第２のフォトダイオードＰＤ２は長波
長側の感度が高いものが得られる。これらの２個のフォ
トダイオードＰＤＩ　　ＰＤ２は、それぞれ単独に用い
てもよいし、第１及び第２カソード層Ｋｌ，Ｋ２の各電
極３０．　３２を接続して、第１及び第２のフォトダイ
オードＰＤＩ，ＰＤ２の光電流の和を取り出して、広い
波長域に亘って感度をもつフォトダイオード（ＰＤ１＋
ＰＤ２）として利用することができる。

またこの実施例における第２のフォトダイオードＰＤ２
は、第１及び第２実施例で示したフォトダイオードより
も深い位置にある拡散層を利用しているため、第１及び
第２実施例で示したフォトダイオードよりも長波長域に
おける感度が高い特性が得られる。

またＮＰＮ構造のフォトダイオードとしては、通常のＮ
ＰＮ　トランジスタを用いて構或することもできる。こ
の場合はアノード層として用いるｐ型ベース層１２は拡
散深さｇ＝０．４〜０．７μｍと浅いため、ｎ型ソース
・ドレイン層２８とｐ型べ一スＮ１２とで構成されるフ
ォトダイオードは、短波長の狭い波長域に対してのみ感
度があり、ｐ型べ一ス層１２とエピタキシャル層４ａ，
４ｂ及びｎ型埋込層３からなるフォトダイオードは、比
較的短い波長から長波長まで感度をもつ。この構成で得
られる２つのフォトダイオードも単独に、あるいは組み
合わせで使用することができる。

第９図（８）は、本発明の第４実施例を示す概略断面図
である。この実施例では、第５図に示したバイポーラ・
ＣＭＯＳデバイスにおける縦型ＰＮＰトランジスタの縦
型ＰＮＰ構造（ＰＮＰＮ構造）を用いてフォトダイオー
ドを構成したものである。

この実施例においては、第１のアノード層ＡｔとしてＰ
ＭＯＳトランジスタのソース・ドレイン層２２、第１の
カソード層Ｋ１としてエピタキシャル層４ｂ，第２のア
ノード層Ａ２としてｐ型埋込層５、第２のカソード層Ｋ
２としてｎ型埋込層３を用いている。そして第１のフォ
トダイオードＰＤ１を第１アノード層Ａｔと第１カソー
ド層Ｋｌ、第２のフォトダイオードＰＤ２を第１カソー
ド層Ｋ１と第２アノード層Ａ２、第３のフォトダイオー
ドＰＤ３を第２アノードＮＡ２と第２カソード層Ｋ２と
でそれぞれ構或する。なお３０．　３２は第１及び第２
カソード電極、３１．　３３は第１及び第２アノード電
極である。

この場合、第９図（Ｂｌに示すように、第１フォトダイ
オードＰＤＩ，第２フォトダイオードＰＤ２，第３フォ
トダイオードＰＤ３の順に、短波長域の感度が高い。こ
のようにして構成される３個のフォトダイオードＰＤＩ
，ＰＤ２，ＰＤ３は、単独に、あるいは２個又は３個の
組み合わせで使用することにより、目的に応じた分光感
度特性を得ることができる。

またこの実施例における縦型ＰＮＰ構造を用いたフォト
ダイオードとしては、第９図囚における第１アノード層
ＡＩをｐ型ベース層ｌ２で形成したり、あるいは通常の
縦型ＰＮＰ　トランジスタの構造を用いて、ｎ型ベース
層ｌ３とエピタキシャル層とで第１カソード層Ｋ１を形
成しても実現することができる。その構成で得られる３
個のフォトダイオードも単独に、あるいは組み合わせに
より目的に応した分光特性を得ることができる。

なお上記第３及び第４実施例で示したフォトダイオード
においては、いずれも第２カソード層Ｋ２とｐ型基＃５
．１の間に寄生的なダイオードが付加されている。次段
の回路構或において支障が生じないならば、この基板寄
生ダイオードをフォトダイオードとして用いることもで
き、この場合は赤外域での感度を向上させたフォトダイ
オードが得られる。

（発明の効果〕 以上実施例に基づいて説明したように、アナログ特性を
重視したバイポーラ・ＣＭＯＳデバイスにおいて、本発
明によりフォトダイオードを構或することにより、プロ
セスを変更することなく分光特性を最適化したフォトダ
イオードを容易に得ることができ、またかかる特性のフ
ォトダイオードを、高精度オペアンプなどのアナログ回
路及びＣＰＵとのインターフェース等を構成するデジタ
ル回路と、容易にモノリシックに集積化することができ
る。

【図面の簡単な説明】

第１図は、バイポーラ・ＣＭＯＳデバイス中に組み込ま
れるフォトダイオードの一般的な構或を示す図、第２図
は、バイポーラ・ＣＭＯＳデバイス中に組み込まれる本
発明に係るフォトダイオードの基本構成を示す図、第３
図八，田）は、第２図に示すフォトダイオードの使用Ｂ
様を示す図、第４図は、第２図に示したフォトダイオー
ドを構成する拡散層の厚さによる分光感度特性の変化を
示す図、第５図は、本発明に係るフォトダイオードを一
体的に組み込み形成するバイポーラ・ＣＭＯＳデバイス
の構或例を示す図、第６図（８）は、本発明に係るフォ
トダイオードの第１実施例を示す概略断面図、第６図の
）は、その分光感度特性を示す図、第７図八は、第２実
施例を示す概略断面図、第７図（Ｂｌは、その分光感度
特性を示す図、第８図（８）は、第３実施例を示す概略
断面図、第８図（Ｂ）は、その分光感度特性を示す図、
第９図（８）は、第４実施例を示す概略断面図、第９図
（Ｂ）は、その分光感度特性を示す図、第１０図（８）
．（Ｂ）は、フォトダイオードとアナログ回路とデジタ
ル回路の混在態様を説明する図である。 図において、ｌは基板、３はｎ型埋込層、４ａは第１エ
ピタキシャル層、４ｂは第２エピタキシャル層、５は高
濃度ｐ型埋込層、６は低濃度Ｐ型埋込層、８はｎ型コレ
クタ電極部、９はｐ型ウェル層、１０はｎ型ウェル層、
ｌ２はＰ型ベース拡散層、１３はｎ型ベース拡散層、２
２はＰＭＯＳ　ｌ−ランジスタのソース・ドレイン層、
２８はＮＭＯＳトランジスタのソース・ドレイン層を示
す。

Claims (1)

1. 【特許請求の範囲】 １、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＮＭＯＳトラン
   ジスタのソース・ドレイン層と同じ厚さが０．２〜０．
   ４μｍのｎ型拡散層からなるカソード層と、同じくＮＭ
   ＯＳトランジスタのｐ型ウェル層と同じ厚さが１．０〜
   １．５μｍのｐ型拡散層と厚さが３〜５μｍのｐ型埋込
   層とからなるアノード層とで構成したことを特徴とする
   バイポーラ・ＣＭＯＳデバイスと一体化したフォトダイ
   オード。 ２、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスの縦型ＰＮＰトラ
   ンジスタのベース層と同じ厚さが０．４〜０．７μｍの
   ｎ型拡散層からなるカソード層と、前記バイポーラ・Ｃ
   ＭＯＳデバイスのＮＭＯＳトランジスタのｐ型ウェル層
   と同じ厚さが１．０〜１．５μｍのｐ型拡散層と厚さが
   ３〜５μｍのｐ型埋込層とからなるアノード層とで構成
   したことを特徴とするバイポーラ・ＣＭＯＳデバイスと
   一体化したフォトダイオード。 ３、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスの複数のＰＮ接合
   を用いて複数のフォトダイオードを形成し、各フォトダ
   イオードを単独に又は組み合わせて用いるように構成し
   たことを特徴とするバイポーラ・ＣＭＯＳデバイスと一
   体化したフォトダイオード。 ４、前記バイポーラ・ＣＭＯＳデバイスのＮＭＯＳトラ
   ンジスタのソース・ドレイン層と同じｎ型拡散層又は縦
   型ＰＮＰトランジスタのベース層と同じｎ型拡散層から
   なる第１カソード層と、同じくＮＭＯＳトランジスタの
   ｐ型ウェル層と同じｐ型拡散層からなるアノード層とで
   形成した第１のフォトダイオードと、前記アノード層と
   ｎ型エピタキシャル層及びｎ型埋込層からなる第２カソ
   ード層とで形成した第２のフォトダイオードとで構成し
   たことを特徴とする請求項３記載のバイポーラ・ＣＭＯ
   Ｓデバイスと一体化したフォトダイオード。 ５、前記バイポーラ・ＣＭＯＳデバイスのＰＭＯＳトラ
   ンジスタのソース・ドレイン層と同じｐ型拡散層からな
   る第１アノード層と、縦型ＰＮＰトランジスタのベース
   層と同じｎ型拡散層及びｎ型エピタキシャル層からなる
   又はｎ型エピタキシャル層のみからなる第１カソード層
   とで形成した第１のフォトダイオードと、前記第１カソ
   ード層とｐ型埋込層からなる第２アノード層とで形成し
   た第２のフォトダイオードと、前記第２アノード層とｎ
   型埋込層からなる第２カソード層とで形成した第３のフ
   ォトダイオードとで構成したことを特徴とする請求項３
   記載のバイポーラ・ＣＭＯＳデバイスと一体化したフォ
   トダイオード。 ６、前記バイポーラ・ＣＭＯＳデバイスのｎ型埋込層と
   ｐ型基板間に形成される寄生的なダイオードでフォトダ
   イオードを構成したことを特徴とする請求項３〜５のい
   ずれか１項に記載のバイポーラ・ＣＭＯＳデバイスと一
   体化したフォトダイオード。