JPH0391959A - バイポーラ・cmosデバイスと一体化したフォトダイオード - Google Patents
バイポーラ・cmosデバイスと一体化したフォトダイオードInfo
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- JPH0391959A JPH0391959A JP22757289A JP22757289A JPH0391959A JP H0391959 A JPH0391959 A JP H0391959A JP 22757289 A JP22757289 A JP 22757289A JP 22757289 A JP22757289 A JP 22757289A JP H0391959 A JPH0391959 A JP H0391959A
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- photodiode
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- bipolar
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- 238000009792 diffusion process Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 claims description 3
- 230000003595 spectral effect Effects 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 9
- 230000035945 sensitivity Effects 0.000 description 34
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラ・CMOSデバイスにモノリシ
ックに組み込み構成したフォトダイオードに関する。
ックに組み込み構成したフォトダイオードに関する。
従来、個別部品で構成した、センサー,アナログ回路,
デジタル回路.アクチュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に一体的に構成した半導
体装置に関しては、例えば特開昭52−106278号
.特開昭60−72255号.特開昭62−21955
5号等において、アナログ特性を重視して、マスク枚数
を余り増やさずに同時に形成可能とした縦型PNP ト
ランジスタを含むバイポーラ・CMOSデバイスが開示
されている。またアナログ特性よりは高速のバイポーラ
・CMOSゲートを実現するための低いアーリー電圧と
低い耐圧をもつバイポーラNPNトランジスタと高速C
MOSトランジスタをモノリシックに集積したバイポー
ラ・CMOSデバイスは、例えば特開昭52−2292
号.特開昭54−46487号,特開昭57−1888
62号等において開示されている。
デジタル回路.アクチュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に一体的に構成した半導
体装置に関しては、例えば特開昭52−106278号
.特開昭60−72255号.特開昭62−21955
5号等において、アナログ特性を重視して、マスク枚数
を余り増やさずに同時に形成可能とした縦型PNP ト
ランジスタを含むバイポーラ・CMOSデバイスが開示
されている。またアナログ特性よりは高速のバイポーラ
・CMOSゲートを実現するための低いアーリー電圧と
低い耐圧をもつバイポーラNPNトランジスタと高速C
MOSトランジスタをモノリシックに集積したバイポー
ラ・CMOSデバイスは、例えば特開昭52−2292
号.特開昭54−46487号,特開昭57−1888
62号等において開示されている。
また特開昭63−122267号には、バイポーラNP
Nトランジスタのベース領域及びP” N−ホトダイオ
ードのP4層をポロンのイオン注入により形成し、同様
にNMOSトランジスタのソース・ドレイン領域及びN
PN l−ランジスタのエミッタ並びにN” P−ホト
ダイオードのN0層をひ素のイオン注入により形成する
方法が示されている。
Nトランジスタのベース領域及びP” N−ホトダイオ
ードのP4層をポロンのイオン注入により形成し、同様
にNMOSトランジスタのソース・ドレイン領域及びN
PN l−ランジスタのエミッタ並びにN” P−ホト
ダイオードのN0層をひ素のイオン注入により形成する
方法が示されている。
従来提案されているバイポーラ・CMOSデバイスは、
■音速デジタル回路を、従来のCMO S回路やELC
回路で構戊する代わりに、低消費電力で高速なバイポー
ラ・CMOSゲートに置き換えるもの、■デジタル回路
及びアナログ回路をモノリシックに集積化するものに限
定されてきた。
■音速デジタル回路を、従来のCMO S回路やELC
回路で構戊する代わりに、低消費電力で高速なバイポー
ラ・CMOSゲートに置き換えるもの、■デジタル回路
及びアナログ回路をモノリシックに集積化するものに限
定されてきた。
しかしながら近年、超小型で高速,高精度なフォトセン
シングコンポーネントが要求されており、フォトセンサ
ーと高精度なデジタル・アナログ回路のモノリシック化
が要請されている。すなわち第10図(8)に示すよう
に、1個のフォトダイオード又は多数のフォトダイオー
ドからなるフォトダイオードアレイ101を、MOS入
力型の高精度なオペアンプやアナログフィルターなどの
アナログ回路102とCPUやアクチュエー夕とのイン
ターフェース等を構成する高速なデジタル回路103か
らなるバイポーラ・CMOSデバイス104に接続して
使用した場合には、ノイズが侵入し易くノイズの影響が
大きく現れる。したがって、第10図田)に示すように
、フォトダイオードあるいはフォトダイオードアレイ1
01を上記バイポーラ・CMO Sデバイスに一体的に
組み込み低ノイズ化を図ることが要請されている。
シングコンポーネントが要求されており、フォトセンサ
ーと高精度なデジタル・アナログ回路のモノリシック化
が要請されている。すなわち第10図(8)に示すよう
に、1個のフォトダイオード又は多数のフォトダイオー
ドからなるフォトダイオードアレイ101を、MOS入
力型の高精度なオペアンプやアナログフィルターなどの
アナログ回路102とCPUやアクチュエー夕とのイン
ターフェース等を構成する高速なデジタル回路103か
らなるバイポーラ・CMOSデバイス104に接続して
使用した場合には、ノイズが侵入し易くノイズの影響が
大きく現れる。したがって、第10図田)に示すように
、フォトダイオードあるいはフォトダイオードアレイ1
01を上記バイポーラ・CMO Sデバイスに一体的に
組み込み低ノイズ化を図ることが要請されている。
そしてこのように一体的に構戊されるデバイスにおいて
は、アナログ・デジタル回路の高精度化が必要であるた
め、バイポーラ・CMOSデバイスの本来の性能を低下
させずに最適化されたフォトダイオードを一体的に作り
込む必要がある。しかしながら未だかかる点を考慮した
提案はなく、先に述べた特開昭63−122267号に
開示されている方法−によっても、最適な感度と分光特
性をもつフォトダイオードを得ることはできない。
は、アナログ・デジタル回路の高精度化が必要であるた
め、バイポーラ・CMOSデバイスの本来の性能を低下
させずに最適化されたフォトダイオードを一体的に作り
込む必要がある。しかしながら未だかかる点を考慮した
提案はなく、先に述べた特開昭63−122267号に
開示されている方法−によっても、最適な感度と分光特
性をもつフォトダイオードを得ることはできない。
フォトダイオードを最適化するためには、感度,量子効
率.分光特性を考慮する必要があるが、特にデジタル回
路及びアナログ回路の両特性を考慮したバイポーラ・C
MOSデバイスにおいては、最適化されたフォトダイオ
ードを一体的に形成することは実現不可能であった。
率.分光特性を考慮する必要があるが、特にデジタル回
路及びアナログ回路の両特性を考慮したバイポーラ・C
MOSデバイスにおいては、最適化されたフォトダイオ
ードを一体的に形成することは実現不可能であった。
本発明は、従来のバイポーラ・CMOSデバイスにおけ
る上記問題点を解決するためになされたもので、アナロ
グ特性を重視したバイポーラ・CMOSデバイスに、プ
ロセスを変更せずに一体的に組み込まれる高感度で最適
化されたフォトダイオードを提供することを目的とする
。
る上記問題点を解決するためになされたもので、アナロ
グ特性を重視したバイポーラ・CMOSデバイスに、プ
ロセスを変更せずに一体的に組み込まれる高感度で最適
化されたフォトダイオードを提供することを目的とする
。
〔課題を解決するための手段及び作用〕通常のフォトダ
イオードは基板電位と分離する必要がある。このためp
型基板を用いる通常のバイポーラ・CMOSデバイスに
フォトダイオードを一体的に組み込む場合には、第1図
に示すように、フォトダイオードはP型拡散Naからな
るアノード層と、n型拡散層bからなるカソード層とを
用いて形成される。なお第1図において、Cはp型基板
、dはAIからなるアノード電極、eはAIからなるカ
ソード電極である。
イオードは基板電位と分離する必要がある。このためp
型基板を用いる通常のバイポーラ・CMOSデバイスに
フォトダイオードを一体的に組み込む場合には、第1図
に示すように、フォトダイオードはP型拡散Naからな
るアノード層と、n型拡散層bからなるカソード層とを
用いて形成される。なお第1図において、Cはp型基板
、dはAIからなるアノード電極、eはAIからなるカ
ソード電極である。
しかしながら第2図に示すように、アノード層aが基板
電位に固定されるように配置してフォトダイオードを構
成しても、例えば第3図八.田)に示すように、オペア
ンプfを用いて使用することができる。なお第3図八は
フォトダイオードPDを逆バイアス状態で使用する態様
を、第3図田)はゼロバイアス状態で使用する態様を示
している。
電位に固定されるように配置してフォトダイオードを構
成しても、例えば第3図八.田)に示すように、オペア
ンプfを用いて使用することができる。なお第3図八は
フォトダイオードPDを逆バイアス状態で使用する態様
を、第3図田)はゼロバイアス状態で使用する態様を示
している。
このように構成したフォトダイオードの特性は、分光感
度特性で示されるが、第2図に示したフォトダイオード
の場合、短波長の感度はn型拡散層bの厚さXj.で決
まり、長波長の感度はp型拡散層aの厚さXjpで決ま
る。すなわち第4図に示すように、n型拡散層bを厚く
すると分光感度特性のは■に示すように短波長領域の感
度が低下し、またp型拡散層aを厚くすると分光感度特
性のは■に示すように長波長領域の感度が増大する。
度特性で示されるが、第2図に示したフォトダイオード
の場合、短波長の感度はn型拡散層bの厚さXj.で決
まり、長波長の感度はp型拡散層aの厚さXjpで決ま
る。すなわち第4図に示すように、n型拡散層bを厚く
すると分光感度特性のは■に示すように短波長領域の感
度が低下し、またp型拡散層aを厚くすると分光感度特
性のは■に示すように長波長領域の感度が増大する。
また、縦型NPN トランジスタや縦型PNP トラン
ジスタ等の素子は厚さ方向に複数のPN接合が存在する
ため、これらの接合をフォトダイオードとして利用する
ことができる。その場合、それぞれの接合の分光特性が
異なり、表面近い方が短波長に感度をもち、他方が長波
長領域に感度をもつ。したがってその単一の接合、ある
いはそれらの接合を組み合わせて用いることにより、目
的に応じた分光特性をもたせることができる。例えばP
NPN構造を形成した場合は、同様に厚さ方向に形成さ
れる3個のダイオードをフォトダイオードとして利用す
ることができる。
ジスタ等の素子は厚さ方向に複数のPN接合が存在する
ため、これらの接合をフォトダイオードとして利用する
ことができる。その場合、それぞれの接合の分光特性が
異なり、表面近い方が短波長に感度をもち、他方が長波
長領域に感度をもつ。したがってその単一の接合、ある
いはそれらの接合を組み合わせて用いることにより、目
的に応じた分光特性をもたせることができる。例えばP
NPN構造を形成した場合は、同様に厚さ方向に形成さ
れる3個のダイオードをフォトダイオードとして利用す
ることができる。
アナログ特性を重視したバイポーラ・CMOSデバイス
においては、カソード層を構成するn型拡散層としては
、NMOS トランジスタのソース・ドレイン層に用い
ている高濃度で厚さxJ=0.2〜0.4μmのシャロ
ー層と、縦型PNP l−ランジスタのより深い厚さX
,二〇.4〜0.7μmのペース層を通常使用可能であ
る。またアノード層を構或するp型拡散層としては、N
MOSトランジスタのソース・ドレイン耐圧を確保する
ためのp型ウェル頷域及びNMOSトランジスタの耐ラ
ッチアップ性向上・素子分離・縦型PNP トランジス
タのコレクタ抵抗低減のためのp゛型埋込層が使用可能
である。またNPN構造や縦型PNP構造のフォトダイ
オードを構成する場合には、PMOSトランジスタのソ
ース・ドレイン層,NPNトランジスタのベース拡散層
n ”l型埋込層,エピタキシャル層等も使用できる
。
においては、カソード層を構成するn型拡散層としては
、NMOS トランジスタのソース・ドレイン層に用い
ている高濃度で厚さxJ=0.2〜0.4μmのシャロ
ー層と、縦型PNP l−ランジスタのより深い厚さX
,二〇.4〜0.7μmのペース層を通常使用可能であ
る。またアノード層を構或するp型拡散層としては、N
MOSトランジスタのソース・ドレイン耐圧を確保する
ためのp型ウェル頷域及びNMOSトランジスタの耐ラ
ッチアップ性向上・素子分離・縦型PNP トランジス
タのコレクタ抵抗低減のためのp゛型埋込層が使用可能
である。またNPN構造や縦型PNP構造のフォトダイ
オードを構成する場合には、PMOSトランジスタのソ
ース・ドレイン層,NPNトランジスタのベース拡散層
n ”l型埋込層,エピタキシャル層等も使用できる
。
これらの拡散層をフォトダイオードの構成に使用するに
は、まずフォトダイオードの青色感度に関しては、より
シャローなすなわちX,の小さいNMOSトランジスタ
のソース・ドレイン層と同じ拡@層を用いると、400
nm以下の近紫外領域に近い光に感度をもたせることが
できる。また450nm〜500nmの青色に感度が必
要な場合には、Xjが0.4〜0.7μmの縦型PNP
トランジスタのベース層が最適である。
は、まずフォトダイオードの青色感度に関しては、より
シャローなすなわちX,の小さいNMOSトランジスタ
のソース・ドレイン層と同じ拡@層を用いると、400
nm以下の近紫外領域に近い光に感度をもたせることが
できる。また450nm〜500nmの青色に感度が必
要な場合には、Xjが0.4〜0.7μmの縦型PNP
トランジスタのベース層が最適である。
一方、アノニド層用のP型拡散層としては、1〜1.5
μmの厚さのρ型ウェル層とP型埋込層を重ねて用いる
ことにより、赤感度として800rv+程度の領域に十
分な感度をもたせることができる。
μmの厚さのρ型ウェル層とP型埋込層を重ねて用いる
ことにより、赤感度として800rv+程度の領域に十
分な感度をもたせることができる。
更に赤外領域での感度を必要とする場合には、n゛型埋
込層と基板とで形成されるPN接合をフォトダイオード
として使うことができる。
込層と基板とで形成されるPN接合をフォトダイオード
として使うことができる。
以上述べた原理に基づいて、本発明は、アナログ特性を
重視したバイポーラ・CMOSデバイスに一体的に組み
込まれるフォトダイオードを、NMOSトランジスタの
ソース・ドレイン層と同時に形成される拡散深さが0.
2〜0.4μmのn型拡散層からなるカソード層と、N
MOSトランジスタのウェル層を構成する厚さl〜1.
5μmのp型拡散層及びp型埋込層からなるアノード層
とで構成するものである。
重視したバイポーラ・CMOSデバイスに一体的に組み
込まれるフォトダイオードを、NMOSトランジスタの
ソース・ドレイン層と同時に形成される拡散深さが0.
2〜0.4μmのn型拡散層からなるカソード層と、N
MOSトランジスタのウェル層を構成する厚さl〜1.
5μmのp型拡散層及びp型埋込層からなるアノード層
とで構成するものである。
このように構或することにより、波長400nm以下の
領域における青感度から波長700nm以上の領域にお
ける赤感度をもつフォトダイオードが、バイポーラ・C
MOSデバイスとプロセスを変更することなく一体的に
得られる。
領域における青感度から波長700nm以上の領域にお
ける赤感度をもつフォトダイオードが、バイポーラ・C
MOSデバイスとプロセスを変更することなく一体的に
得られる。
なおこのように構或したフォトダイオードの感度は、フ
ォトダイオード専用のプロセスで形成したものに比べて
約50〜70%と劣っているが、この点に関しては、本
発明はバイポーラ・CMOSデバイス中にフォトダイオ
ードを組み込むという特徴上、このフォトダイオードと
例えばMOS−T○Pのオペアンプ等を組み合わせるこ
とにより、浮遊容量が小さく且つ低雑音で接続可能にな
るため、低感度は十分に補うことができる。
ォトダイオード専用のプロセスで形成したものに比べて
約50〜70%と劣っているが、この点に関しては、本
発明はバイポーラ・CMOSデバイス中にフォトダイオ
ードを組み込むという特徴上、このフォトダイオードと
例えばMOS−T○Pのオペアンプ等を組み合わせるこ
とにより、浮遊容量が小さく且つ低雑音で接続可能にな
るため、低感度は十分に補うことができる。
実施例について説明するに先立ち、アナログ特性を重視
したバイポーラ・CMOSデバイスの構或例を第5図に
基づいて説明する。この構成例は、高速のCMOSトラ
ンジスタと、高耐圧(20 V ”)と高いアーリー電
圧(=60V以上)と高f,をもつNPNIランジスタ
と、高耐圧(20 V )で高rt (ヱIGHz)
の縦型PNPトランジスタと、高いアーリー電圧(χ6
0V以上)をもつ横型PNPトランジスタとを、各デバ
イスがそれぞれ上記の如き最適な特性をもつように構成
するために、p一型基板1上にn゛型埋込層3を埋め込
み、1回目のn型エピタキシャル層4aを形成したのち
、P゛型埋込層5を縦型PNP トランジスタのコレク
タ層として用いて2回目のn型エピタキシャル層4bを
積層する構戊となっている。なお第5図において、6は
低濃度p型埋込層、7はp型コレクタ電極部、8はn型
コレクタ電極部、9はP型ウェル層、10はn型ウェル
層、l1はp型チャネルストッパ層、12はp型ベース
拡散層、l3はn型ベース拡散層、l5はゲート電極、
l6は縦型PNPトランジスタの工ξツタ、17はコレ
クタ引き上げ電極、18は縦型NPN トランジスタの
外部ベース、19は横型PNPトランジスタのエミッタ
、20. 21は横型PNPトランジスタのコレクタ、
22はPMOS l−ランジスタのソース・ドレイン層
、23は縦型NPNトランジスタのエミッタ、24は同
じくそのコレクタ引き上げ電極、25は縦型PNP ト
ランジスタの外部ベース、26は同じくそのN端子引き
上げ電極、27は横型PNP トランジスタの外部ベー
ス、28はNMOSトランジスタのソース・ドレイン層
である。
したバイポーラ・CMOSデバイスの構或例を第5図に
基づいて説明する。この構成例は、高速のCMOSトラ
ンジスタと、高耐圧(20 V ”)と高いアーリー電
圧(=60V以上)と高f,をもつNPNIランジスタ
と、高耐圧(20 V )で高rt (ヱIGHz)
の縦型PNPトランジスタと、高いアーリー電圧(χ6
0V以上)をもつ横型PNPトランジスタとを、各デバ
イスがそれぞれ上記の如き最適な特性をもつように構成
するために、p一型基板1上にn゛型埋込層3を埋め込
み、1回目のn型エピタキシャル層4aを形成したのち
、P゛型埋込層5を縦型PNP トランジスタのコレク
タ層として用いて2回目のn型エピタキシャル層4bを
積層する構戊となっている。なお第5図において、6は
低濃度p型埋込層、7はp型コレクタ電極部、8はn型
コレクタ電極部、9はP型ウェル層、10はn型ウェル
層、l1はp型チャネルストッパ層、12はp型ベース
拡散層、l3はn型ベース拡散層、l5はゲート電極、
l6は縦型PNPトランジスタの工ξツタ、17はコレ
クタ引き上げ電極、18は縦型NPN トランジスタの
外部ベース、19は横型PNPトランジスタのエミッタ
、20. 21は横型PNPトランジスタのコレクタ、
22はPMOS l−ランジスタのソース・ドレイン層
、23は縦型NPNトランジスタのエミッタ、24は同
じくそのコレクタ引き上げ電極、25は縦型PNP ト
ランジスタの外部ベース、26は同じくそのN端子引き
上げ電極、27は横型PNP トランジスタの外部ベー
ス、28はNMOSトランジスタのソース・ドレイン層
である。
このバイポーラ・CMOSデバイスにおいては、高性能
化のため多くの拡散層を備えておI n型層としては
、Xjの浅い順にn′″型ソース・ドレインJi28(
x, =0.2 〜0.4μm), n”型ベース層
13(xJ=0.4〜0.7μm).n’型ウェル層1
0(x j=1. 0 〜1. 5 p m). エピ
タキシャル71(x,=1〜3μm),n”型埋込層3
(xJ=5〜8μm)等がある。一方、p型層としては
、p+型ソース・ドレイン層22(xJ=0.2〜0.
4μm).p1型ベース層12(x= =0.4 〜0
.7 μm). p”型ウェル層9 (x 7=1.
0 〜1. 5 tt m), p ”型埋込層5
,6(x; =3.0〜5,0μm)等がある。これら
の各種拡散層を効果的に使用することにより、所望の最
適な特性をもつフォトダイオードをII戒することが可
能となる。
化のため多くの拡散層を備えておI n型層としては
、Xjの浅い順にn′″型ソース・ドレインJi28(
x, =0.2 〜0.4μm), n”型ベース層
13(xJ=0.4〜0.7μm).n’型ウェル層1
0(x j=1. 0 〜1. 5 p m). エピ
タキシャル71(x,=1〜3μm),n”型埋込層3
(xJ=5〜8μm)等がある。一方、p型層としては
、p+型ソース・ドレイン層22(xJ=0.2〜0.
4μm).p1型ベース層12(x= =0.4 〜0
.7 μm). p”型ウェル層9 (x 7=1.
0 〜1. 5 tt m), p ”型埋込層5
,6(x; =3.0〜5,0μm)等がある。これら
の各種拡散層を効果的に使用することにより、所望の最
適な特性をもつフォトダイオードをII戒することが可
能となる。
第6図(9)に本発明に係るフォトダイオードの第1実
施例を示す。この実施例においては、カソード層として
拡散層中最もシャローなNMOSトランジスタのソース
・ドレイン層28を用い、アノード層としてはP型ウェ
ル層9及びp型埋込層6を用いる。なお第6図(8)に
おいて、30はカソード電極で、3lはアノード電極で
ある。
施例を示す。この実施例においては、カソード層として
拡散層中最もシャローなNMOSトランジスタのソース
・ドレイン層28を用い、アノード層としてはP型ウェ
ル層9及びp型埋込層6を用いる。なお第6図(8)に
おいて、30はカソード電極で、3lはアノード電極で
ある。
この実施例におけるフォトダイオードの分光特性を第6
図田)に示す。この実施例では、カソード層トシてxj
=0.2〜0.4μmのシャローな拡散層を用いている
ため短波長領域における感度が高い.またp型ウェル層
9の拡散深さが1.0〜1.5μmと比較的深いため、
長波長領域でも感度がよい。
図田)に示す。この実施例では、カソード層トシてxj
=0.2〜0.4μmのシャローな拡散層を用いている
ため短波長領域における感度が高い.またp型ウェル層
9の拡散深さが1.0〜1.5μmと比較的深いため、
長波長領域でも感度がよい。
第7図(8)は、本発明の第2実施例を示す概略断面図
である。この実施例では、短波長における感度を低減し
た特性のフォトダイオードを得たい場合に有効な構成で
ある。すなわちカソード層として、第1実施例における
ソース・ドレイン層28の代わりに縦型PNP トラン
ジスタのn型ベース拡散層13(x j=0. 4 〜
0. 7 p m)を用いるものである。このようにカ
ソード層としてn型ベース拡散層l3を用いた場合、第
7図(8)に示すように、400nm以下の波長域の感
度がかなり低下する。なお長波長側における感度は第1
実施例とほぼ同様である。
である。この実施例では、短波長における感度を低減し
た特性のフォトダイオードを得たい場合に有効な構成で
ある。すなわちカソード層として、第1実施例における
ソース・ドレイン層28の代わりに縦型PNP トラン
ジスタのn型ベース拡散層13(x j=0. 4 〜
0. 7 p m)を用いるものである。このようにカ
ソード層としてn型ベース拡散層l3を用いた場合、第
7図(8)に示すように、400nm以下の波長域の感
度がかなり低下する。なお長波長側における感度は第1
実施例とほぼ同様である。
上記第1及び第2実施例においては、アノード層に対し
て電極31を設けているが、アノード層はp型基板1と
同電位であるため、電極を設けなくても光入射によって
生した正孔はP型基板lに流れていく。したがってアノ
ード電極3工は設けなくてもよい。また第1及び第2実
施例で示したフォトダイオードはアノード電位がp型基
板1と同じ電位であるという点で、使用方法が制限され
るものである。
て電極31を設けているが、アノード層はp型基板1と
同電位であるため、電極を設けなくても光入射によって
生した正孔はP型基板lに流れていく。したがってアノ
ード電極3工は設けなくてもよい。また第1及び第2実
施例で示したフォトダイオードはアノード電位がp型基
板1と同じ電位であるという点で、使用方法が制限され
るものである。
第8図(2)は、本発明の第3実施例を示す概略断面図
である。この実施例では、第5図に示したバイポーラ・
CMOSデバイスにおける縦型NPNトランジスタにお
けるベース層の代わりにp型ウェル層9を用いてNPN
構造でフォトダイオードを構成したものである。第1の
カソード層K1には、特に短波長における感度が要求さ
れる場合には、NMOS トランジスタのソース・ドレ
イン層28を用い、そうでない場合には縦型PNP ト
ランジスタのn型ベース層l3を用いる。アノード層A
はP型ウェル層9で構或され、第2のカソード層K2は
エピタキシャル層4a,4b及びn型埋込層3で形成さ
れる。
である。この実施例では、第5図に示したバイポーラ・
CMOSデバイスにおける縦型NPNトランジスタにお
けるベース層の代わりにp型ウェル層9を用いてNPN
構造でフォトダイオードを構成したものである。第1の
カソード層K1には、特に短波長における感度が要求さ
れる場合には、NMOS トランジスタのソース・ドレ
イン層28を用い、そうでない場合には縦型PNP ト
ランジスタのn型ベース層l3を用いる。アノード層A
はP型ウェル層9で構或され、第2のカソード層K2は
エピタキシャル層4a,4b及びn型埋込層3で形成さ
れる。
そして第1のカソード層K1とアノード層Aとで第1の
フォトダイオードPDIを構戊し、アノード層Aと第2
のカソード層K2とで第2のフォトダイオードPD2を
構或するものと考えた場合、第8図(B)に示すように
、第1のフォトダイオードPDIは短波長側の感度が高
いものが得られ、第2のフォトダイオードPD2は長波
長側の感度が高いものが得られる。これらの2個のフォ
トダイオードPDI PD2は、それぞれ単独に用い
てもよいし、第1及び第2カソード層Kl,K2の各電
極30. 32を接続して、第1及び第2のフォトダイ
オードPDI,PD2の光電流の和を取り出して、広い
波長域に亘って感度をもつフォトダイオード(PD1+
PD2)として利用することができる。
フォトダイオードPDIを構戊し、アノード層Aと第2
のカソード層K2とで第2のフォトダイオードPD2を
構或するものと考えた場合、第8図(B)に示すように
、第1のフォトダイオードPDIは短波長側の感度が高
いものが得られ、第2のフォトダイオードPD2は長波
長側の感度が高いものが得られる。これらの2個のフォ
トダイオードPDI PD2は、それぞれ単独に用い
てもよいし、第1及び第2カソード層Kl,K2の各電
極30. 32を接続して、第1及び第2のフォトダイ
オードPDI,PD2の光電流の和を取り出して、広い
波長域に亘って感度をもつフォトダイオード(PD1+
PD2)として利用することができる。
またこの実施例における第2のフォトダイオードPD2
は、第1及び第2実施例で示したフォトダイオードより
も深い位置にある拡散層を利用しているため、第1及び
第2実施例で示したフォトダイオードよりも長波長域に
おける感度が高い特性が得られる。
は、第1及び第2実施例で示したフォトダイオードより
も深い位置にある拡散層を利用しているため、第1及び
第2実施例で示したフォトダイオードよりも長波長域に
おける感度が高い特性が得られる。
またNPN構造のフォトダイオードとしては、通常のN
PN トランジスタを用いて構或することもできる。こ
の場合はアノード層として用いるp型ベース層12は拡
散深さg=0.4〜0.7μmと浅いため、n型ソース
・ドレイン層28とp型べ一スN12とで構成されるフ
ォトダイオードは、短波長の狭い波長域に対してのみ感
度があり、p型べ一ス層12とエピタキシャル層4a,
4b及びn型埋込層3からなるフォトダイオードは、比
較的短い波長から長波長まで感度をもつ。この構成で得
られる2つのフォトダイオードも単独に、あるいは組み
合わせで使用することができる。
PN トランジスタを用いて構或することもできる。こ
の場合はアノード層として用いるp型ベース層12は拡
散深さg=0.4〜0.7μmと浅いため、n型ソース
・ドレイン層28とp型べ一スN12とで構成されるフ
ォトダイオードは、短波長の狭い波長域に対してのみ感
度があり、p型べ一ス層12とエピタキシャル層4a,
4b及びn型埋込層3からなるフォトダイオードは、比
較的短い波長から長波長まで感度をもつ。この構成で得
られる2つのフォトダイオードも単独に、あるいは組み
合わせで使用することができる。
第9図(8)は、本発明の第4実施例を示す概略断面図
である。この実施例では、第5図に示したバイポーラ・
CMOSデバイスにおける縦型PNPトランジスタの縦
型PNP構造(PNPN構造)を用いてフォトダイオー
ドを構成したものである。
である。この実施例では、第5図に示したバイポーラ・
CMOSデバイスにおける縦型PNPトランジスタの縦
型PNP構造(PNPN構造)を用いてフォトダイオー
ドを構成したものである。
この実施例においては、第1のアノード層AtとしてP
MOSトランジスタのソース・ドレイン層22、第1の
カソード層K1としてエピタキシャル層4b,第2のア
ノード層A2としてp型埋込層5、第2のカソード層K
2としてn型埋込層3を用いている。そして第1のフォ
トダイオードPD1を第1アノード層Atと第1カソー
ド層Kl、第2のフォトダイオードPD2を第1カソー
ド層K1と第2アノード層A2、第3のフォトダイオー
ドPD3を第2アノードNA2と第2カソード層K2と
でそれぞれ構或する。なお30. 32は第1及び第2
カソード電極、31. 33は第1及び第2アノード電
極である。
MOSトランジスタのソース・ドレイン層22、第1の
カソード層K1としてエピタキシャル層4b,第2のア
ノード層A2としてp型埋込層5、第2のカソード層K
2としてn型埋込層3を用いている。そして第1のフォ
トダイオードPD1を第1アノード層Atと第1カソー
ド層Kl、第2のフォトダイオードPD2を第1カソー
ド層K1と第2アノード層A2、第3のフォトダイオー
ドPD3を第2アノードNA2と第2カソード層K2と
でそれぞれ構或する。なお30. 32は第1及び第2
カソード電極、31. 33は第1及び第2アノード電
極である。
この場合、第9図(Blに示すように、第1フォトダイ
オードPDI,第2フォトダイオードPD2,第3フォ
トダイオードPD3の順に、短波長域の感度が高い。こ
のようにして構成される3個のフォトダイオードPDI
,PD2,PD3は、単独に、あるいは2個又は3個の
組み合わせで使用することにより、目的に応じた分光感
度特性を得ることができる。
オードPDI,第2フォトダイオードPD2,第3フォ
トダイオードPD3の順に、短波長域の感度が高い。こ
のようにして構成される3個のフォトダイオードPDI
,PD2,PD3は、単独に、あるいは2個又は3個の
組み合わせで使用することにより、目的に応じた分光感
度特性を得ることができる。
またこの実施例における縦型PNP構造を用いたフォト
ダイオードとしては、第9図囚における第1アノード層
AIをp型ベース層l2で形成したり、あるいは通常の
縦型PNP トランジスタの構造を用いて、n型ベース
層l3とエピタキシャル層とで第1カソード層K1を形
成しても実現することができる。その構成で得られる3
個のフォトダイオードも単独に、あるいは組み合わせに
より目的に応した分光特性を得ることができる。
ダイオードとしては、第9図囚における第1アノード層
AIをp型ベース層l2で形成したり、あるいは通常の
縦型PNP トランジスタの構造を用いて、n型ベース
層l3とエピタキシャル層とで第1カソード層K1を形
成しても実現することができる。その構成で得られる3
個のフォトダイオードも単独に、あるいは組み合わせに
より目的に応した分光特性を得ることができる。
なお上記第3及び第4実施例で示したフォトダイオード
においては、いずれも第2カソード層K2とp型基#5
.1の間に寄生的なダイオードが付加されている。次段
の回路構或において支障が生じないならば、この基板寄
生ダイオードをフォトダイオードとして用いることもで
き、この場合は赤外域での感度を向上させたフォトダイ
オードが得られる。
においては、いずれも第2カソード層K2とp型基#5
.1の間に寄生的なダイオードが付加されている。次段
の回路構或において支障が生じないならば、この基板寄
生ダイオードをフォトダイオードとして用いることもで
き、この場合は赤外域での感度を向上させたフォトダイ
オードが得られる。
(発明の効果〕
以上実施例に基づいて説明したように、アナログ特性を
重視したバイポーラ・CMOSデバイスにおいて、本発
明によりフォトダイオードを構或することにより、プロ
セスを変更することなく分光特性を最適化したフォトダ
イオードを容易に得ることができ、またかかる特性のフ
ォトダイオードを、高精度オペアンプなどのアナログ回
路及びCPUとのインターフェース等を構成するデジタ
ル回路と、容易にモノリシックに集積化することができ
る。
重視したバイポーラ・CMOSデバイスにおいて、本発
明によりフォトダイオードを構或することにより、プロ
セスを変更することなく分光特性を最適化したフォトダ
イオードを容易に得ることができ、またかかる特性のフ
ォトダイオードを、高精度オペアンプなどのアナログ回
路及びCPUとのインターフェース等を構成するデジタ
ル回路と、容易にモノリシックに集積化することができ
る。
第1図は、バイポーラ・CMOSデバイス中に組み込ま
れるフォトダイオードの一般的な構或を示す図、第2図
は、バイポーラ・CMOSデバイス中に組み込まれる本
発明に係るフォトダイオードの基本構成を示す図、第3
図八,田)は、第2図に示すフォトダイオードの使用B
様を示す図、第4図は、第2図に示したフォトダイオー
ドを構成する拡散層の厚さによる分光感度特性の変化を
示す図、第5図は、本発明に係るフォトダイオードを一
体的に組み込み形成するバイポーラ・CMOSデバイス
の構或例を示す図、第6図(8)は、本発明に係るフォ
トダイオードの第1実施例を示す概略断面図、第6図の
)は、その分光感度特性を示す図、第7図八は、第2実
施例を示す概略断面図、第7図(Blは、その分光感度
特性を示す図、第8図(8)は、第3実施例を示す概略
断面図、第8図(B)は、その分光感度特性を示す図、
第9図(8)は、第4実施例を示す概略断面図、第9図
(B)は、その分光感度特性を示す図、第10図(8)
.(B)は、フォトダイオードとアナログ回路とデジタ
ル回路の混在態様を説明する図である。 図において、lは基板、3はn型埋込層、4aは第1エ
ピタキシャル層、4bは第2エピタキシャル層、5は高
濃度p型埋込層、6は低濃度P型埋込層、8はn型コレ
クタ電極部、9はp型ウェル層、10はn型ウェル層、
l2はP型ベース拡散層、13はn型ベース拡散層、2
2はPMOS l−ランジスタのソース・ドレイン層、
28はNMOSトランジスタのソース・ドレイン層を示
す。
れるフォトダイオードの一般的な構或を示す図、第2図
は、バイポーラ・CMOSデバイス中に組み込まれる本
発明に係るフォトダイオードの基本構成を示す図、第3
図八,田)は、第2図に示すフォトダイオードの使用B
様を示す図、第4図は、第2図に示したフォトダイオー
ドを構成する拡散層の厚さによる分光感度特性の変化を
示す図、第5図は、本発明に係るフォトダイオードを一
体的に組み込み形成するバイポーラ・CMOSデバイス
の構或例を示す図、第6図(8)は、本発明に係るフォ
トダイオードの第1実施例を示す概略断面図、第6図の
)は、その分光感度特性を示す図、第7図八は、第2実
施例を示す概略断面図、第7図(Blは、その分光感度
特性を示す図、第8図(8)は、第3実施例を示す概略
断面図、第8図(B)は、その分光感度特性を示す図、
第9図(8)は、第4実施例を示す概略断面図、第9図
(B)は、その分光感度特性を示す図、第10図(8)
.(B)は、フォトダイオードとアナログ回路とデジタ
ル回路の混在態様を説明する図である。 図において、lは基板、3はn型埋込層、4aは第1エ
ピタキシャル層、4bは第2エピタキシャル層、5は高
濃度p型埋込層、6は低濃度P型埋込層、8はn型コレ
クタ電極部、9はp型ウェル層、10はn型ウェル層、
l2はP型ベース拡散層、13はn型ベース拡散層、2
2はPMOS l−ランジスタのソース・ドレイン層、
28はNMOSトランジスタのソース・ドレイン層を示
す。
Claims (1)
- 【特許請求の範囲】 1、アナログ特性を重視したバイポーラ・CMOSデバ
イスに一体的に組み込まれるフォトダイオードにおいて
、前記バイポーラ・CMOSデバイスのNMOSトラン
ジスタのソース・ドレイン層と同じ厚さが0.2〜0.
4μmのn型拡散層からなるカソード層と、同じくNM
OSトランジスタのp型ウェル層と同じ厚さが1.0〜
1.5μmのp型拡散層と厚さが3〜5μmのp型埋込
層とからなるアノード層とで構成したことを特徴とする
バイポーラ・CMOSデバイスと一体化したフォトダイ
オード。 2、アナログ特性を重視したバイポーラ・CMOSデバ
イスに一体的に組み込まれるフォトダイオードにおいて
、前記バイポーラ・CMOSデバイスの縦型PNPトラ
ンジスタのベース層と同じ厚さが0.4〜0.7μmの
n型拡散層からなるカソード層と、前記バイポーラ・C
MOSデバイスのNMOSトランジスタのp型ウェル層
と同じ厚さが1.0〜1.5μmのp型拡散層と厚さが
3〜5μmのp型埋込層とからなるアノード層とで構成
したことを特徴とするバイポーラ・CMOSデバイスと
一体化したフォトダイオード。 3、アナログ特性を重視したバイポーラ・CMOSデバ
イスに一体的に組み込まれるフォトダイオードにおいて
、前記バイポーラ・CMOSデバイスの複数のPN接合
を用いて複数のフォトダイオードを形成し、各フォトダ
イオードを単独に又は組み合わせて用いるように構成し
たことを特徴とするバイポーラ・CMOSデバイスと一
体化したフォトダイオード。 4、前記バイポーラ・CMOSデバイスのNMOSトラ
ンジスタのソース・ドレイン層と同じn型拡散層又は縦
型PNPトランジスタのベース層と同じn型拡散層から
なる第1カソード層と、同じくNMOSトランジスタの
p型ウェル層と同じp型拡散層からなるアノード層とで
形成した第1のフォトダイオードと、前記アノード層と
n型エピタキシャル層及びn型埋込層からなる第2カソ
ード層とで形成した第2のフォトダイオードとで構成し
たことを特徴とする請求項3記載のバイポーラ・CMO
Sデバイスと一体化したフォトダイオード。 5、前記バイポーラ・CMOSデバイスのPMOSトラ
ンジスタのソース・ドレイン層と同じp型拡散層からな
る第1アノード層と、縦型PNPトランジスタのベース
層と同じn型拡散層及びn型エピタキシャル層からなる
又はn型エピタキシャル層のみからなる第1カソード層
とで形成した第1のフォトダイオードと、前記第1カソ
ード層とp型埋込層からなる第2アノード層とで形成し
た第2のフォトダイオードと、前記第2アノード層とn
型埋込層からなる第2カソード層とで形成した第3のフ
ォトダイオードとで構成したことを特徴とする請求項3
記載のバイポーラ・CMOSデバイスと一体化したフォ
トダイオード。 6、前記バイポーラ・CMOSデバイスのn型埋込層と
p型基板間に形成される寄生的なダイオードでフォトダ
イオードを構成したことを特徴とする請求項3〜5のい
ずれか1項に記載のバイポーラ・CMOSデバイスと一
体化したフォトダイオード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22757289A JPH0391959A (ja) | 1989-09-04 | 1989-09-04 | バイポーラ・cmosデバイスと一体化したフォトダイオード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22757289A JPH0391959A (ja) | 1989-09-04 | 1989-09-04 | バイポーラ・cmosデバイスと一体化したフォトダイオード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0391959A true JPH0391959A (ja) | 1991-04-17 |
Family
ID=16863015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22757289A Pending JPH0391959A (ja) | 1989-09-04 | 1989-09-04 | バイポーラ・cmosデバイスと一体化したフォトダイオード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0391959A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5598022A (en) * | 1990-08-31 | 1997-01-28 | Hamamatsu Photonics K.K. | Optical semiconductor device |
EP1078233A1 (en) * | 1998-04-24 | 2001-02-28 | Foveon, Inc. | Color separation in an active pixel cell imaging array using a triple-well structure |
JP2002134626A (ja) * | 2000-10-27 | 2002-05-10 | Texas Instr Japan Ltd | 半導体装置 |
US6433374B1 (en) | 2000-10-31 | 2002-08-13 | Sharp Kabushiki Kaisha | Light receiving device with built-in circuit |
WO2007135810A1 (ja) * | 2006-05-24 | 2007-11-29 | Panasonic Corporation | 光半導体装置およびその製造方法 |
WO2007135809A1 (ja) * | 2006-05-24 | 2007-11-29 | Panasonic Corporation | 光半導体装置およびその製造方法 |
-
1989
- 1989-09-04 JP JP22757289A patent/JPH0391959A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5598022A (en) * | 1990-08-31 | 1997-01-28 | Hamamatsu Photonics K.K. | Optical semiconductor device |
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EP1078233A4 (en) * | 1998-04-24 | 2001-08-08 | Foveon Inc | COLOR SEPARATION IN AN ACTIVE PIXEL CELL MOSAIC USING A THREE-TUNNEL STRUCTURE |
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WO2007135810A1 (ja) * | 2006-05-24 | 2007-11-29 | Panasonic Corporation | 光半導体装置およびその製造方法 |
WO2007135809A1 (ja) * | 2006-05-24 | 2007-11-29 | Panasonic Corporation | 光半導体装置およびその製造方法 |
JP2007317767A (ja) * | 2006-05-24 | 2007-12-06 | Matsushita Electric Ind Co Ltd | 光半導体装置およびその製造方法 |
US7863701B2 (en) | 2006-05-24 | 2011-01-04 | Panasonic Corporation | Optical semiconductor device and method for manufacturing the same |
US7982276B2 (en) | 2006-05-24 | 2011-07-19 | Panasonic Corporation | Optical semiconductor device and method for manufacturing the same |
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