JP2002186174A - 電源回路の保護回路 - Google Patents
電源回路の保護回路Info
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Abstract
(57)【要約】
【課題】 過電圧検出回路が動作した場合、親電源から
子電源をすみやかに遮断する。 【解決手段】 親電源３１８と直流電圧安定化部３０２
の間にＦＥＴＱ５を直流電圧安定化部３０２の主制御半
導体素子の破壊を防止するために挿入している。ＦＥＴ
Ｑ５にはコンデンサＣ６と抵抗Ｒ７，Ｒ８とからなる突
入電流制限回路３０３を付加し、コンデンサＣ６の一端
にサイリスタＳＬ１６のアノードを接続しコンデンサＣ
６の他端にサイリスタＳＬ１６のカソードを接続する。
サイリスタＳＬ１６のゲートには過電圧検出回路３０４
の過電圧信号を伝達する伝達手段としてはホトカプラＲ
Ｌ１５ａ，ＲＬ１５ｂを用いる。
子電源をすみやかに遮断する。 【解決手段】 親電源３１８と直流電圧安定化部３０２
の間にＦＥＴＱ５を直流電圧安定化部３０２の主制御半
導体素子の破壊を防止するために挿入している。ＦＥＴ
Ｑ５にはコンデンサＣ６と抵抗Ｒ７，Ｒ８とからなる突
入電流制限回路３０３を付加し、コンデンサＣ６の一端
にサイリスタＳＬ１６のアノードを接続しコンデンサＣ
６の他端にサイリスタＳＬ１６のカソードを接続する。
サイリスタＳＬ１６のゲートには過電圧検出回路３０４
の過電圧信号を伝達する伝達手段としてはホトカプラＲ
Ｌ１５ａ，ＲＬ１５ｂを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は電源回路の保護回
路、特に、主スイッチング素子の故障に対して、速かに
後段の回路素子を保護する電源回路の保護回路に関す
る。
路、特に、主スイッチング素子の故障に対して、速かに
後段の回路素子を保護する電源回路の保護回路に関す
る。
【０００２】
【従来の技術】チョッパ型スイッチング電源は、小容量
のオンボード電源として、家電製品や組み込み機器に使
われている。特に降圧型の電源については、商用電源を
直接整流し、低電圧を得る構成のものが増えている。こ
の方式のスイッチング電源は、比較的簡易な回路構成で
目的の安定化直流電源を得ることができる。
のオンボード電源として、家電製品や組み込み機器に使
われている。特に降圧型の電源については、商用電源を
直接整流し、低電圧を得る構成のものが増えている。こ
の方式のスイッチング電源は、比較的簡易な回路構成で
目的の安定化直流電源を得ることができる。
【０００３】しかしながら、スイッチングを行うスイッ
チング素子に直接商用電源の高電圧がかかるため、外来
サージなどのノイズによって、スイッチング素子定格を
超えるストレスがかかり、素子の破壊およびそれに伴う
周辺回路の破損などが発生する。
チング素子に直接商用電源の高電圧がかかるため、外来
サージなどのノイズによって、スイッチング素子定格を
超えるストレスがかかり、素子の破壊およびそれに伴う
周辺回路の破損などが発生する。
【０００４】このようなスイッチング素子の故障に対し
て、正特性サーミスタを用いて、電流の増加を検出し、
前記サーミスタの抵抗値上昇により、後段の回路素子の
破損を防いでいた。正特性サーミスタを用いたスイッチ
ング素子の故障に対する保護方式は、サーミスタの特性
自体が周囲温度に影響されるため誤動作の可能性があ
り、雰囲気温度に対して十分な余裕がない場合は使用し
づらい。また、保護までの時間も自己発熱によるため瞬
時の動作ではない。さらに、スイッチング素子の故障前
後で電流の変化が比較的少ない場合は、動作するまでに
時間がかかったり、動作しなかったりすることがあるた
め、使用できない場合も多い。
て、正特性サーミスタを用いて、電流の増加を検出し、
前記サーミスタの抵抗値上昇により、後段の回路素子の
破損を防いでいた。正特性サーミスタを用いたスイッチ
ング素子の故障に対する保護方式は、サーミスタの特性
自体が周囲温度に影響されるため誤動作の可能性があ
り、雰囲気温度に対して十分な余裕がない場合は使用し
づらい。また、保護までの時間も自己発熱によるため瞬
時の動作ではない。さらに、スイッチング素子の故障前
後で電流の変化が比較的少ない場合は、動作するまでに
時間がかかったり、動作しなかったりすることがあるた
め、使用できない場合も多い。
【０００５】従来の電源回路の保護回路について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【０００６】図２は従来の一例を示すブロック図であ
る。（例えば、特開平１１−１４９３２０号公報参
照）。図２に示す電源回路の保護回路は、商用電源１を
整流して直流電源に変換し、入力電流制限抵抗３、４お
よびコンデンサで平滑し、その出力を主スイッチング素
子５、還流ダイオード６、チョークコイル７、平滑コン
デンサ８、および出力電圧を検出してスイッチング素子
のオンオフを制御する電圧制御回路で構成したスイッチ
ング部により安定化直流電圧出力を得る降圧チョッパ型
スイッチング電源において、少なくとも入力電流制限抵
抗の一部は過電流溶断型抵抗３であって、安定化電源出
力の電圧上昇を検出する回路１０と、前記過電流溶断型
抵抗３の主スイッチング素子５側に接続した電流バイパ
ス経路と、前記電流バイパス経路を電源の基準電位側に
接続する第２のスイッチング素子１１と、前記電圧上昇
の検出結果から前記第２のスイッチング素子１１の駆動
を行い、過電流溶断型抵抗３を溶断せしめるに十分な電
流を流す手段とを含んで構成される。
る。（例えば、特開平１１−１４９３２０号公報参
照）。図２に示す電源回路の保護回路は、商用電源１を
整流して直流電源に変換し、入力電流制限抵抗３、４お
よびコンデンサで平滑し、その出力を主スイッチング素
子５、還流ダイオード６、チョークコイル７、平滑コン
デンサ８、および出力電圧を検出してスイッチング素子
のオンオフを制御する電圧制御回路で構成したスイッチ
ング部により安定化直流電圧出力を得る降圧チョッパ型
スイッチング電源において、少なくとも入力電流制限抵
抗の一部は過電流溶断型抵抗３であって、安定化電源出
力の電圧上昇を検出する回路１０と、前記過電流溶断型
抵抗３の主スイッチング素子５側に接続した電流バイパ
ス経路と、前記電流バイパス経路を電源の基準電位側に
接続する第２のスイッチング素子１１と、前記電圧上昇
の検出結果から前記第２のスイッチング素子１１の駆動
を行い、過電流溶断型抵抗３を溶断せしめるに十分な電
流を流す手段とを含んで構成される。
【０００７】図２において、商用電源１を整流素子２で
整流し、入力電流制限抵抗（過電流溶断型抵抗３および
抵抗４）を通して主スイッチング素子５を接続する。主
スイッチング素子５の出力端子側に還流ダイオード６を
直流電源に対して逆並列に接続し、チョークコイル７お
よび平滑コンデンサ８で平滑し、安定化直流電圧出力
（以下出力電圧と記す）とする。
整流し、入力電流制限抵抗（過電流溶断型抵抗３および
抵抗４）を通して主スイッチング素子５を接続する。主
スイッチング素子５の出力端子側に還流ダイオード６を
直流電源に対して逆並列に接続し、チョークコイル７お
よび平滑コンデンサ８で平滑し、安定化直流電圧出力
（以下出力電圧と記す）とする。
【０００８】主スイッチング素子制御回路９は、前記出
力電圧を検出して主スイッチング素子５のオンオフを制
御し、出力電圧が一定の制御電圧内に入るように動作す
る。
力電圧を検出して主スイッチング素子５のオンオフを制
御し、出力電圧が一定の制御電圧内に入るように動作す
る。
【０００９】過電圧検出回路１０は、出力電圧が通常の
動作以上に上昇した場合に、短絡回路１１に対して、過
電圧検出信号を発生する。短絡回路１１は過電流溶断型
抵抗３と抵抗４の接続点と基準電圧（グラウンド）端子
の間に接続したスイッチ素子であり、前記過電圧検出回
路１０の検出信号を受け、導通する。
動作以上に上昇した場合に、短絡回路１１に対して、過
電圧検出信号を発生する。短絡回路１１は過電流溶断型
抵抗３と抵抗４の接続点と基準電圧（グラウンド）端子
の間に接続したスイッチ素子であり、前記過電圧検出回
路１０の検出信号を受け、導通する。
【００１０】正常動作中は、主スイッチング素子５のオ
ンオフを主スイッチング素子制御回路９が制御するた
め、出力電圧は所定の一定電圧を保つ。しかし、何らか
の原因で主スイッチング素子５が短絡故障した場合は、
主スイッチング素子制御回路９の制御に関らずオン状態
となるため、出力電圧は上昇する。
ンオフを主スイッチング素子制御回路９が制御するた
め、出力電圧は所定の一定電圧を保つ。しかし、何らか
の原因で主スイッチング素子５が短絡故障した場合は、
主スイッチング素子制御回路９の制御に関らずオン状態
となるため、出力電圧は上昇する。
【００１１】図３は図２に示す過電圧検出回路１０の詳
細を示す回路図である。図３において、ツェナーダイオ
ード１０１と抵抗１０２を直列に接続し、ツェナーダイ
オード１０１のカソード側を出力電圧端子、抵抗１０２
の下端を基準電圧側、中点を過電圧検出出力とする。
細を示す回路図である。図３において、ツェナーダイオ
ード１０１と抵抗１０２を直列に接続し、ツェナーダイ
オード１０１のカソード側を出力電圧端子、抵抗１０２
の下端を基準電圧側、中点を過電圧検出出力とする。
【００１２】図４に過電流溶断型抵抗３を溶断させるに
十分な電流を流すための短絡回路１１の例を示す。図４
は短絡用のスイッチ素子としてサイリスタ１１１を用い
た場合である。サイリスタ１１１のアノード端子を過電
流溶断型抵抗３の負荷側に接続し、カソード端子を基準
電位に接続する。ゲート端子は抵抗１１２を介して過電
圧検出出力に接続する。また誤点弧防止用にゲート端子
と基準電位間に抵抗１１３を接続する。この回路例の場
合、一旦サイリスタ１１１が点弧すると過電流溶断型抵
抗３が溶断するまでオン状態が継続する。他の方法とし
て短絡用のスイッチ素子としてトランジスタを使用する
こともできる。
十分な電流を流すための短絡回路１１の例を示す。図４
は短絡用のスイッチ素子としてサイリスタ１１１を用い
た場合である。サイリスタ１１１のアノード端子を過電
流溶断型抵抗３の負荷側に接続し、カソード端子を基準
電位に接続する。ゲート端子は抵抗１１２を介して過電
圧検出出力に接続する。また誤点弧防止用にゲート端子
と基準電位間に抵抗１１３を接続する。この回路例の場
合、一旦サイリスタ１１１が点弧すると過電流溶断型抵
抗３が溶断するまでオン状態が継続する。他の方法とし
て短絡用のスイッチ素子としてトランジスタを使用する
こともできる。
【００１３】図５（ａ），（ｂ）に過電流溶断型抵抗３
の特性例を示す。図５（ａ）は抵抗の電力定格に対して
十数倍程度の負荷率の場合の溶断特性例、図５（ｂ）は
百倍前後の負荷率の場合の溶断特性例である。保護動作
させるための最小電圧、正常時の通常電流値を決め、抵
抗値を適切に選択すれば、図５（ｂ）の溶断特性が適用
でき、商用電源の数十サイクル以内で電流遮断させるこ
とができる。さらに、サイリスタ１１１に流れる電流
が、サイリスタのサージオン電流定格の規定値以内のサ
イクル数であれば、比較的電流定格の小さなサイリスタ
が使用できる。
の特性例を示す。図５（ａ）は抵抗の電力定格に対して
十数倍程度の負荷率の場合の溶断特性例、図５（ｂ）は
百倍前後の負荷率の場合の溶断特性例である。保護動作
させるための最小電圧、正常時の通常電流値を決め、抵
抗値を適切に選択すれば、図５（ｂ）の溶断特性が適用
でき、商用電源の数十サイクル以内で電流遮断させるこ
とができる。さらに、サイリスタ１１１に流れる電流
が、サイリスタのサージオン電流定格の規定値以内のサ
イクル数であれば、比較的電流定格の小さなサイリスタ
が使用できる。
【００１４】過電流溶断型抵抗３の代りに、特開平１０
−３０１６４３号公報に示されるＩＣプロテクタと呼ば
れる素子を利用することもできる。ＩＣプロテクタの第
１の例は両端部が比較的幅広に構成され、中央部だけが
幅０．０１ｍｍのリボン状のアルミヒューズである（例
えば、特開平０４−１９２４０６号公報参照）。ＩＣプ
ロテクタの第２の例は主スイッチング素子５または制御
用トランジスタのエミッタボンディングワイヤ過電流を
流して溶断するものである（例えば、実開昭６０−１５
８２１４号公報参照）。
−３０１６４３号公報に示されるＩＣプロテクタと呼ば
れる素子を利用することもできる。ＩＣプロテクタの第
１の例は両端部が比較的幅広に構成され、中央部だけが
幅０．０１ｍｍのリボン状のアルミヒューズである（例
えば、特開平０４−１９２４０６号公報参照）。ＩＣプ
ロテクタの第２の例は主スイッチング素子５または制御
用トランジスタのエミッタボンディングワイヤ過電流を
流して溶断するものである（例えば、実開昭６０−１５
８２１４号公報参照）。
【００１５】電源装置においては、スイッチ投入時に流
れる突入電流を軽減する回路を負荷する場合がある。
れる突入電流を軽減する回路を負荷する場合がある。
【００１６】図７は第２の従来例を示す回路図である。
（例えば、特開昭６１−０１５５２３号公報参照）。ス
イッチ４０２を投入すると、ＦＥＴ４１３のゲート・ソ
ース間の電圧Ｖｇｓは、コンデンサ４１４と抵抗４１５
からなる時定数で徐々に増加する。このときＦＥＴ１１
３は非導通の状態から動作を開始する。すなわち、ドレ
イン・ソース間直流インピーダンスＲｄｓが高い状態か
ら動作を開始する。
（例えば、特開昭６１−０１５５２３号公報参照）。ス
イッチ４０２を投入すると、ＦＥＴ４１３のゲート・ソ
ース間の電圧Ｖｇｓは、コンデンサ４１４と抵抗４１５
からなる時定数で徐々に増加する。このときＦＥＴ１１
３は非導通の状態から動作を開始する。すなわち、ドレ
イン・ソース間直流インピーダンスＲｄｓが高い状態か
ら動作を開始する。
【００１７】そこで、スイッチ４０２の投入直後にはＦ
ＥＴ４１３のドレイン・ソース間直流インピーダンスＲ
ｄｓで制限された電流が、平滑コンデンサ４０３，４０
４に流れる。次に時定数回路によって設定された時間の
経過後に、ＦＥＴ４１３のゲート・ソース間に十分なバ
イアス電圧が、コンデンサ４１４に加えられ、ＦＥＴ４
１３が低インピーダンス状態になり、電源装置の定常上
体において流れる電流によってＦＥＴ４１３で発生する
電力損失を低くおさえることができる。ツエナーダイオ
ード４１６のツエナー電圧は、ＦＥＴ４１３のゲート・
ソース間最大定格以下の値に設定してあり、一次電源４
０１の出力電圧が上昇した場合にも、ＦＥＴ４１３が壊
れることのないようにしてある。
ＥＴ４１３のドレイン・ソース間直流インピーダンスＲ
ｄｓで制限された電流が、平滑コンデンサ４０３，４０
４に流れる。次に時定数回路によって設定された時間の
経過後に、ＦＥＴ４１３のゲート・ソース間に十分なバ
イアス電圧が、コンデンサ４１４に加えられ、ＦＥＴ４
１３が低インピーダンス状態になり、電源装置の定常上
体において流れる電流によってＦＥＴ４１３で発生する
電力損失を低くおさえることができる。ツエナーダイオ
ード４１６のツエナー電圧は、ＦＥＴ４１３のゲート・
ソース間最大定格以下の値に設定してあり、一次電源４
０１の出力電圧が上昇した場合にも、ＦＥＴ４１３が壊
れることのないようにしてある。
【００１８】
【発明が解決しようとする課題】上述した従来の電源回
路の保護回路は、ヒューズを溶断するのに時間がかかる
ので、ある子電源が故障して保護回路が動作完了するま
でに、親電源の出力電圧が低下して他の子電源の動作に
支障をきたすことがあるという欠点があった。
路の保護回路は、ヒューズを溶断するのに時間がかかる
ので、ある子電源が故障して保護回路が動作完了するま
でに、親電源の出力電圧が低下して他の子電源の動作に
支障をきたすことがあるという欠点があった。
【００１９】
【課題を解決するための手段】第１の発明の電源回路の
保護回路は、親電源（３１８）から供給される直流電圧
を降圧および安定化して負荷（３１９）に供給する直流
電圧安定化部（３０２）と、直流電圧安定化部（３０
２）の出力電圧の異常を検出する過電圧検出回路（３０
４）とを有する電源回路の保護回路において、親電源
（３１８）と直流電圧安定化部（３０２）の間にＦＥＴ
（Ｑ５）を直流電圧安定化部（３０２）の主制御半導体
素子の破壊を防止するために挿入する。
保護回路は、親電源（３１８）から供給される直流電圧
を降圧および安定化して負荷（３１９）に供給する直流
電圧安定化部（３０２）と、直流電圧安定化部（３０
２）の出力電圧の異常を検出する過電圧検出回路（３０
４）とを有する電源回路の保護回路において、親電源
（３１８）と直流電圧安定化部（３０２）の間にＦＥＴ
（Ｑ５）を直流電圧安定化部（３０２）の主制御半導体
素子の破壊を防止するために挿入する。
【００２０】第２の発明の電源回路の保護回路は、第１
の発明において、ＦＥＴ（Ｑ５）にはコンデンサ（Ｃ
６）と抵抗（Ｒ７，Ｒ８）とからなる突入電流制限回路
（３０３）を付加し、コンデンサ（Ｃ６）の一端にサイ
リスタ（ＳＬ１６）のアノードを接続しコンデンサ（Ｃ
６）の他端にサイリスタ（ＳＬ１６）のカソードを接続
する。
の発明において、ＦＥＴ（Ｑ５）にはコンデンサ（Ｃ
６）と抵抗（Ｒ７，Ｒ８）とからなる突入電流制限回路
（３０３）を付加し、コンデンサ（Ｃ６）の一端にサイ
リスタ（ＳＬ１６）のアノードを接続しコンデンサ（Ｃ
６）の他端にサイリスタ（ＳＬ１６）のカソードを接続
する。
【００２１】第３の発明の電源回路の保護回路は、第１
の発明において、サイリスタ（ＳＬ１６）のゲートに対
して過電圧検出回路（３０４）の過電圧信号を伝達する
伝達手段を有する。
の発明において、サイリスタ（ＳＬ１６）のゲートに対
して過電圧検出回路（３０４）の過電圧信号を伝達する
伝達手段を有する。
【００２２】第４の発明の電源回路の保護回路は、第３
の発明において、伝達手段としてホトカプラ（ＲＬ１５
ａ，ＲＬ１５ｂ）を用いる。
の発明において、伝達手段としてホトカプラ（ＲＬ１５
ａ，ＲＬ１５ｂ）を用いる。
【００２３】第５の発明の電源回路の保護回路は、第１
の発明において、親電源（３１８）とＦＥＴ（Ｑ５）と
の間にＩＣプロテクタを挿入し、ＦＥＴ（Ｑ５）が破壊
した場合のバックアップをする。
の発明において、親電源（３１８）とＦＥＴ（Ｑ５）と
の間にＩＣプロテクタを挿入し、ＦＥＴ（Ｑ５）が破壊
した場合のバックアップをする。
【００２４】第６の発明の電源回路の保護回路は、第１
の発明において、ＦＥＴ（Ｑ５）の代りにバイホーラト
ランジスタを用いる。
の発明において、ＦＥＴ（Ｑ５）の代りにバイホーラト
ランジスタを用いる。
【００２５】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００２６】図１は本発明の一実施形態を示す回路図で
ある。図１に示す電源回路の保護回路は、親電源３１８
から供給される直流電圧を降圧および安定化して負荷３
１９に供給する直流電圧安定化部３０２と、直流電圧安
定化部３０２の出力電圧の異常を検出する過電圧検出回
路３０４とを有する電源回路の保護回路において、親電
源３１８と直流電圧安定化部３０２の間にＦＥＴＱ５を
直流電圧安定化部３０２の主制御半導体素子の破壊を防
止するために挿入している。
ある。図１に示す電源回路の保護回路は、親電源３１８
から供給される直流電圧を降圧および安定化して負荷３
１９に供給する直流電圧安定化部３０２と、直流電圧安
定化部３０２の出力電圧の異常を検出する過電圧検出回
路３０４とを有する電源回路の保護回路において、親電
源３１８と直流電圧安定化部３０２の間にＦＥＴＱ５を
直流電圧安定化部３０２の主制御半導体素子の破壊を防
止するために挿入している。
【００２７】ＦＥＴＱ５にはコンデンサＣ６と抵抗Ｒ
７，Ｒ８とからなる突入電流制限回路３０３を付加し、
コンデンサＣ６の一端にサイリスタＳＬ１６のアノード
を接続しコンデンサＣ６の他端にサイリスタＳＬ１６の
カソードを接続する。
７，Ｒ８とからなる突入電流制限回路３０３を付加し、
コンデンサＣ６の一端にサイリスタＳＬ１６のアノード
を接続しコンデンサＣ６の他端にサイリスタＳＬ１６の
カソードを接続する。
【００２８】サイリスタＳＬ１６のゲートには過電圧検
出回路３０４の過電圧信号を伝達する伝達手段を有す
る。
出回路３０４の過電圧信号を伝達する伝達手段を有す
る。
【００２９】伝達手段としてはホトカプラＲＬ１５ａ，
ＲＬ１５ｂを用いる。
ＲＬ１５ｂを用いる。
【００３０】親電源３１８とＦＥＴＱ５との間にＩＣプ
ロテクタを挿入し、ＦＥＴＱ５が破壊した場合のバック
アップをすることも考えられる。
ロテクタを挿入し、ＦＥＴＱ５が破壊した場合のバック
アップをすることも考えられる。
【００３１】なお、ＦＥＴＱ５の代りにバイホーラトラ
ンジスタを利用してもよい。
ンジスタを利用してもよい。
【００３２】親電源３１８に子電源３０１が接続される
と、コンデンサＣ６の充電電圧の増大に応じてＦＥＴＱ
５のドレインソース間の抵抗値が∞からオン抵抗値まで
変化することによって突入電流を制限しており、直流電
圧安定化部３０２が負荷へ電源供給中はＦＥＴＱ５はオ
ン状態である。
と、コンデンサＣ６の充電電圧の増大に応じてＦＥＴＱ
５のドレインソース間の抵抗値が∞からオン抵抗値まで
変化することによって突入電流を制限しており、直流電
圧安定化部３０２が負荷へ電源供給中はＦＥＴＱ５はオ
ン状態である。
【００３３】直流電圧安定化部３０２の出力電圧が過電
圧状態になるり、ツエナダイオードＺ１３に印可される
電圧がツエナ電圧を越えると、ツエナダイオードＺ１３
が導通し、抵抗Ｒ１０の両端電圧すなわちトランジスタ
のベース−コレクタ間電圧が増大し、トランジスタＱ９
はオンし、トランジスタＱ９のコレクタ端子から抵抗Ｒ
１４を通してホトカプラＲＬ１５ａの発光素子に順方向
電流が流れ、ホトカプラＲＬ１５ｂの受光素子のエミッ
タ端子からは抵抗Ｒ１７に電流がながれる。抵抗Ｒ１７
の両端電圧がサイリスタＳＬ１６のゲートオン電圧に達
するとサイリスタＳＬ１６はオンし、コンデンサＣ６の
電荷を放電する。コンデンサＣ６の放電によりＦＥＴＱ
５のゲートソース間電圧がゲートカットオフ電圧値以下
になると、ＦＥＴＱ５のドレインソースの抵抗値は∞と
なり、直流電圧安定化部３０２への入力電源が供給され
なくなるので、直流電圧安定化部３０２から負荷３１９
へ供給される出力も停止する。
圧状態になるり、ツエナダイオードＺ１３に印可される
電圧がツエナ電圧を越えると、ツエナダイオードＺ１３
が導通し、抵抗Ｒ１０の両端電圧すなわちトランジスタ
のベース−コレクタ間電圧が増大し、トランジスタＱ９
はオンし、トランジスタＱ９のコレクタ端子から抵抗Ｒ
１４を通してホトカプラＲＬ１５ａの発光素子に順方向
電流が流れ、ホトカプラＲＬ１５ｂの受光素子のエミッ
タ端子からは抵抗Ｒ１７に電流がながれる。抵抗Ｒ１７
の両端電圧がサイリスタＳＬ１６のゲートオン電圧に達
するとサイリスタＳＬ１６はオンし、コンデンサＣ６の
電荷を放電する。コンデンサＣ６の放電によりＦＥＴＱ
５のゲートソース間電圧がゲートカットオフ電圧値以下
になると、ＦＥＴＱ５のドレインソースの抵抗値は∞と
なり、直流電圧安定化部３０２への入力電源が供給され
なくなるので、直流電圧安定化部３０２から負荷３１９
へ供給される出力も停止する。
【００３４】直流電圧安定化部３０２の出力電圧低下後
にホトカプラＲＬ１５ｂから抵抗Ｒ１７への電流供給が
無くなり、抵抗Ｒ１７の両端電圧がサイリスタＳＬ１６
のゲートオン電圧以下になっても、抵抗Ｒ８を通してサ
イリスタＳＬ１６の順方向に流れる電流がサイリスタＳ
Ｌの保持電流値以下にならないように抵抗Ｒ８の抵抗値
を設定することにより、サイリスタＳＬ１６のオンは保
持される。サイリスタＳＬ１６オン時に本発明の電源回
路の入力に流れる電流は抵抗Ｒ８によって制限されるの
で、前段の電源回路の出力低下もしくは停止を発生させ
ることなく、過電圧異常が発生した電源回路の負荷の保
護を行うことが可能となる。
にホトカプラＲＬ１５ｂから抵抗Ｒ１７への電流供給が
無くなり、抵抗Ｒ１７の両端電圧がサイリスタＳＬ１６
のゲートオン電圧以下になっても、抵抗Ｒ８を通してサ
イリスタＳＬ１６の順方向に流れる電流がサイリスタＳ
Ｌの保持電流値以下にならないように抵抗Ｒ８の抵抗値
を設定することにより、サイリスタＳＬ１６のオンは保
持される。サイリスタＳＬ１６オン時に本発明の電源回
路の入力に流れる電流は抵抗Ｒ８によって制限されるの
で、前段の電源回路の出力低下もしくは停止を発生させ
ることなく、過電圧異常が発生した電源回路の負荷の保
護を行うことが可能となる。
【００３５】
【発明の効果】本発明の電源回路の保護回路の第１の効
果は、電源回路の出力電圧の過電圧異常時に、電源回路
の負荷を破壊、焼損等のダメージから保護できる効果が
ある。その理由は、直流安定化電源への電源供給を停止
させることにより、電源回路から負荷への電源供給を停
止するからである。
果は、電源回路の出力電圧の過電圧異常時に、電源回路
の負荷を破壊、焼損等のダメージから保護できる効果が
ある。その理由は、直流安定化電源への電源供給を停止
させることにより、電源回路から負荷への電源供給を停
止するからである。
【００３６】第２の効果は、電源の過電圧異常発生時
に、前段の電源回路の出力を低下させたり、停止させる
事を無くし、前段の電源回路から電源を供給する他の電
源回路からそれぞれの負荷に対して安定して電源供給を
続けさせることが可能となる事である。 その理由は、
従来の過電圧保護方式のように電源回路の入力部にいれ
たヒューズに過負荷電流を流して溶断させること無し、
出力過電圧異常が発生した電源回路への入力を遮断出来
るからである。
に、前段の電源回路の出力を低下させたり、停止させる
事を無くし、前段の電源回路から電源を供給する他の電
源回路からそれぞれの負荷に対して安定して電源供給を
続けさせることが可能となる事である。 その理由は、
従来の過電圧保護方式のように電源回路の入力部にいれ
たヒューズに過負荷電流を流して溶断させること無し、
出力過電圧異常が発生した電源回路への入力を遮断出来
るからである。
【図１】本発明の一実施形態を示す回路図である。
【図２】第１の従来例を示すブロック図である。
【図３】図２の詳細を示す回路図である。
【図４】図２の詳細を示す回路図である。
【図５】図２の動作特性を示すグラフである。
【図６】図２の使用例を示すブロック図である。
【図７】第２の従来例を示す回路図である。
３０２ 直流電圧安定化部 ３０３ 突入電流制限回路 ３０４ 過電圧検出回路 ３１８ 親電源 ３１９ 負荷
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 3/00 Ｈ０２Ｍ 3/00 Ｃ Ｆターム(参考） 5G004 AA04 AB02 BA08 DC01 DC09 DC13 EA01 5G053 AA05 AA09 BA04 CA02 CA04 EA02 EA03 EB02 EC03 EC04 FA07 5H410 CC02 DD02 EA11 EB37 FF03 FF25 LL02 LL07 LL19 5H730 AA20 FD01 FF19 XC09 XX03 XX12 XX23 XX32 XX42
Claims (6)
- 【請求項１】 親電源（３１８）から供給される直流電
圧を降圧および安定化して負荷（３１９）に供給する直
流電圧安定化部（３０２）と、直流電圧安定化部（３０
２）の出力電圧の異常を検出する過電圧検出回路（３０
４）とを有する電源回路の保護回路において、親電源
（３１８）と直流電圧安定化部（３０２）の間にＦＥＴ
（Ｑ５）を直流電圧安定化部（３０２）の主制御半導体
素子の破壊を防止するために挿入することを特徴とする
電源回路の保護回路。 - 【請求項２】 ＦＥＴ（Ｑ５）にはコンデンサ（Ｃ６）
と抵抗（Ｒ７，Ｒ８）とからなる突入電流制限回路（３
０３）を付加し、コンデンサ（Ｃ６）の一端にサイリス
タ（ＳＬ１６）のアノードを接続しコンデンサ（Ｃ６）
の他端にサイリスタ（ＳＬ１６）のカソードを接続した
請求項１記載の電源回路の保護回路。 - 【請求項３】 サイリスタ（ＳＬ１６）のゲートに対し
て過電圧検出回路（３０４）の過電圧信号を伝達する伝
達手段を有する請求項１記載の電源回路の保護回路。 - 【請求項４】 伝達手段としてホトカプラ（ＲＬ１５
ａ，ＲＬ１５ｂ）を用いる請求項３記載の電源回路の保
護回路。 - 【請求項５】 親電源（３１８）とＦＥＴ（Ｑ５）との
間にＩＣプロテクタを挿入し、ＦＥＴ（Ｑ５）が破壊し
た場合のバックアップをする請求項１記載の電源回路の
保護回路。 - 【請求項６】 ＦＥＴ（Ｑ５）の代りにバイホーラトラ
ンジスタを利用した請求項１記載の電源回路の保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377956A JP2002186174A (ja) | 2000-12-12 | 2000-12-12 | 電源回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000377956A JP2002186174A (ja) | 2000-12-12 | 2000-12-12 | 電源回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002186174A true JP2002186174A (ja) | 2002-06-28 |
Family
ID=18846607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000377956A Pending JP2002186174A (ja) | 2000-12-12 | 2000-12-12 | 電源回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002186174A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007143211A (ja) * | 2005-11-15 | 2007-06-07 | Omron Corp | スイッチング電源 |
| JP2008104328A (ja) * | 2006-10-20 | 2008-05-01 | Toyota Motor Corp | 過電圧保護回路 |
| JP2010263711A (ja) * | 2009-05-08 | 2010-11-18 | Renesas Electronics Corp | ソフトスタート機能付き入力過電圧保護回路 |
| JP2012105274A (ja) * | 2010-11-08 | 2012-05-31 | Visteon Global Technologies Inc | ドライバモジュール用の突入電流リミッタ回路 |
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| CN101789586B (zh) * | 2009-01-22 | 2013-09-25 | 湖北盛佳电器设备有限公司 | 防止受体设备接口电路受到破坏的防护结构 |
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| JP2016010236A (ja) * | 2014-06-24 | 2016-01-18 | 株式会社ノーリツ | 制御装置 |
| DE102017006633A1 (de) * | 2017-07-13 | 2019-01-17 | WAGO Verwaltungsgesellschaft mit beschränkter Haftung | Schaltung zur Trennung eines Eingangs einer Umsetzeinrichtung von einer Spannungsversorgung bei Überspannung |
-
2000
- 2000-12-12 JP JP2000377956A patent/JP2002186174A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |