JPH07130760A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
- Publication number
- JPH07130760A JPH07130760A JP29274793A JP29274793A JPH07130760A JP H07130760 A JPH07130760 A JP H07130760A JP 29274793 A JP29274793 A JP 29274793A JP 29274793 A JP29274793 A JP 29274793A JP H07130760 A JPH07130760 A JP H07130760A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- bipolar transistor
- wiring layer
- base
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は従来に比して一段と高い周波数で動作
するバイポーラトランジスタを実現することを目的とす
る。 【構成】ベースコンタクトの内壁に沿つてベース引き出
し用の第２の配線を形成し、当該第２の配線に基づいて
バイポーラトランジスタのグラフトベースを形成する。
このとき第２の膜厚は極薄く形成でき、マスク合わせに
よつてベース引き出し電極を形成する場合に比してグラ
フトベースの幅を一段と小さくすることができる。これ
によりベースコレクタ接合面積の小さい高性能のバイポ
ーラトランジスタを容易に実現することができる。
するバイポーラトランジスタを実現することを目的とす
る。 【構成】ベースコンタクトの内壁に沿つてベース引き出
し用の第２の配線を形成し、当該第２の配線に基づいて
バイポーラトランジスタのグラフトベースを形成する。
このとき第２の膜厚は極薄く形成でき、マスク合わせに
よつてベース引き出し電極を形成する場合に比してグラ
フトベースの幅を一段と小さくすることができる。これ
によりベースコレクタ接合面積の小さい高性能のバイポ
ーラトランジスタを容易に実現することができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図８及び図９） 発明が解決しようとする課題（図１０） 課題を解決するための手段（図１） 作用 実施例（図１〜図７） （１）断面構造（図１） （２）製造工程（図２〜図７） （３）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はバイポーラトランジスタ
及びその製造方法に関し、例えば電解効果トランジスタ
と同一基板上に形成されるバイポーラトランジスタに適
用して好適なものである。
及びその製造方法に関し、例えば電解効果トランジスタ
と同一基板上に形成されるバイポーラトランジスタに適
用して好適なものである。
【０００３】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の高集
積化と共にデバイスの高速化が積極的に進められてい
る。特にバイポーラ集積回路やバイポーラＣＭＯＳ集積
回路では一層の高速化を実現するためデバイスや回路に
様々な工夫がなされてきた。これら集積回路で重要な基
本素子となるのがｎｐｎトランジスタである。このｎｐ
ｎトランジスタの構造としては近年までポリシリコンエ
ミツタを用いたプレーナ型のものが主流であつた。
積化と共にデバイスの高速化が積極的に進められてい
る。特にバイポーラ集積回路やバイポーラＣＭＯＳ集積
回路では一層の高速化を実現するためデバイスや回路に
様々な工夫がなされてきた。これら集積回路で重要な基
本素子となるのがｎｐｎトランジスタである。このｎｐ
ｎトランジスタの構造としては近年までポリシリコンエ
ミツタを用いたプレーナ型のものが主流であつた。
【０００４】このトランジスタ１Ａの構造を図８に示
す。２はシリコン基板を示し、その表面にコレクタ埋込
層３とエピタキシヤル層４とが順に形成されている。エ
ピタキシヤル層４の表面には素子間分離用の酸化膜５が
選択的に形成されており、これら酸化膜５が形成されて
いない領域が素子形成領域となる。この一部に表面から
コレクタ埋込層３に達するコレクタ引出層６が形成され
る。また残る領域の表面部分に真性ベース７及びグラフ
トベース８となる拡散層が形成され、このうち真性ベー
ス７の領域中にエミツタ９が形成される。そして各拡散
領域の前面を覆う絶縁膜１０に設けられたコンタクト孔
からコレクタ電極１２、ベース電極１３、エミツタ電極
１４が引き出される。因に１１はポリシリコンエミツタ
を示す。
す。２はシリコン基板を示し、その表面にコレクタ埋込
層３とエピタキシヤル層４とが順に形成されている。エ
ピタキシヤル層４の表面には素子間分離用の酸化膜５が
選択的に形成されており、これら酸化膜５が形成されて
いない領域が素子形成領域となる。この一部に表面から
コレクタ埋込層３に達するコレクタ引出層６が形成され
る。また残る領域の表面部分に真性ベース７及びグラフ
トベース８となる拡散層が形成され、このうち真性ベー
ス７の領域中にエミツタ９が形成される。そして各拡散
領域の前面を覆う絶縁膜１０に設けられたコンタクト孔
からコレクタ電極１２、ベース電極１３、エミツタ電極
１４が引き出される。因に１１はポリシリコンエミツタ
を示す。
【０００５】この構造は図から分かるように単純である
が、自己整合（セルフアライメント）技術を用いて加工
できないためデバイスサイズの専有面積が大きくなる欠
点がある。特にベースとコレクタとの接合面積Ｓ１が複
数のマスクのアライメント精度及び各層の寸法精度で決
まるためベースコレクタ間容量ＣBCを低減することがで
きず、素子の動作速度を高速化できないという問題があ
つた。
が、自己整合（セルフアライメント）技術を用いて加工
できないためデバイスサイズの専有面積が大きくなる欠
点がある。特にベースとコレクタとの接合面積Ｓ１が複
数のマスクのアライメント精度及び各層の寸法精度で決
まるためベースコレクタ間容量ＣBCを低減することがで
きず、素子の動作速度を高速化できないという問題があ
つた。
【０００６】そこで最近では２層ポリシリコンセルフア
ライメント構造（T.Sakai and M.Suzuki,"Super Self-A
ligned Bipolar Technology," Symp.VLSI Technol.,Di
g.Tech.Pap.,16(1983) ）のトランジスタが主流になつ
てきている。このトランジスタの構造を図８との対応部
分に同一符号を付して示す図９に示す。
ライメント構造（T.Sakai and M.Suzuki,"Super Self-A
ligned Bipolar Technology," Symp.VLSI Technol.,Di
g.Tech.Pap.,16(1983) ）のトランジスタが主流になつ
てきている。このトランジスタの構造を図８との対応部
分に同一符号を付して示す図９に示す。
【０００７】この構造の利点は、ベースとメタル配線と
のコンタクト部分を図のようにポリシリコンベース１５
によつてベースコレクタ接合部の外側に配置することが
できる点である。このようにするとベースとコレクタと
の接合部分をメタル配線のピツチに左右されずに形成で
きるため、接合面積Ｓ２をかなり小さくすることができ
る。またエミツタとベース間の距離もサイドウオールス
ペーサ１６の幅で決定することができるため寄生容量が
小さくかつ遮断周波数ｆT の高いバイポーラトランジス
タが実現できる。
のコンタクト部分を図のようにポリシリコンベース１５
によつてベースコレクタ接合部の外側に配置することが
できる点である。このようにするとベースとコレクタと
の接合部分をメタル配線のピツチに左右されずに形成で
きるため、接合面積Ｓ２をかなり小さくすることができ
る。またエミツタとベース間の距離もサイドウオールス
ペーサ１６の幅で決定することができるため寄生容量が
小さくかつ遮断周波数ｆT の高いバイポーラトランジス
タが実現できる。
【０００８】
【発明が解決しようとする課題】ところでこの構造より
もさらに高性能のバイポーラトランジスタを実現したい
場合、グラフトベース領域をさらに縮小することが考え
られる。しかしこの領域部分の形成にはマスク合わせが
必要であり、少なくとも２層間の合わせ精度と寸法ばら
つきを加えた寸法以下にはグラフトベース領域を縮小で
きなかつた。
もさらに高性能のバイポーラトランジスタを実現したい
場合、グラフトベース領域をさらに縮小することが考え
られる。しかしこの領域部分の形成にはマスク合わせが
必要であり、少なくとも２層間の合わせ精度と寸法ばら
つきを加えた寸法以下にはグラフトベース領域を縮小で
きなかつた。
【０００９】また自己整合技術を一段と進めた構造とし
て図１０に示すＳＩＣＯＳ（Sidewall-Base-Contact St
ructure ）構造があるが、（T.Nakamura,et al.,"290ps
ec I2L Circits with Five--fold Self-Alignment,"IED
M Tech.Digest,684(1982) ）この構造はプロセスが複雑
である欠点があつた。
て図１０に示すＳＩＣＯＳ（Sidewall-Base-Contact St
ructure ）構造があるが、（T.Nakamura,et al.,"290ps
ec I2L Circits with Five--fold Self-Alignment,"IED
M Tech.Digest,684(1982) ）この構造はプロセスが複雑
である欠点があつた。
【００１０】本発明は以上の点を考慮してなされたもの
で、従来に比して一段と極微細構造のバイポーラトラン
ジスタとその製造方法を提案しようとするものである。
で、従来に比して一段と極微細構造のバイポーラトラン
ジスタとその製造方法を提案しようとするものである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、バイポーラトランジスタの製造方
法として、半導体基板２の一方の主表面にコレクタ３、
６を形成する工程と、主平面に素子分離用の第１の絶縁
膜２７を選択的に形成する工程と、主平面に第１の配線
層４１を形成する工程と、主平面に第２の絶縁膜４４を
形成する工程と、第２の絶縁膜４４、第１の配線層２７
及び第１の絶縁膜２７を順にエツチングして半導体基板
２の表面に達するベースコンタクトホール４５を形成す
る工程と、主平面に第２の配線層４６を形成する工程
と、第２の配線層４６に不純物を導入する工程と、第２
の配線層４６をエツチバツクしてベースコンタクトホー
ル４５の内壁にのみ第２の配線層４６を残す工程と、主
表面に第３の絶縁膜５０を形成する工程と、第３の絶縁
膜５０をエツチバツクして第２の配線層４６を覆うよう
にスペーサ５０を形成する工程と、スペーサ５０の表面
にバイポーラトランジスタのエミツタとなるポリシリコ
ン配線５２を形成する工程とを設けるようにする。
め本発明においては、バイポーラトランジスタの製造方
法として、半導体基板２の一方の主表面にコレクタ３、
６を形成する工程と、主平面に素子分離用の第１の絶縁
膜２７を選択的に形成する工程と、主平面に第１の配線
層４１を形成する工程と、主平面に第２の絶縁膜４４を
形成する工程と、第２の絶縁膜４４、第１の配線層２７
及び第１の絶縁膜２７を順にエツチングして半導体基板
２の表面に達するベースコンタクトホール４５を形成す
る工程と、主平面に第２の配線層４６を形成する工程
と、第２の配線層４６に不純物を導入する工程と、第２
の配線層４６をエツチバツクしてベースコンタクトホー
ル４５の内壁にのみ第２の配線層４６を残す工程と、主
表面に第３の絶縁膜５０を形成する工程と、第３の絶縁
膜５０をエツチバツクして第２の配線層４６を覆うよう
にスペーサ５０を形成する工程と、スペーサ５０の表面
にバイポーラトランジスタのエミツタとなるポリシリコ
ン配線５２を形成する工程とを設けるようにする。
【００１２】また本発明においては、ベース電極取出用
の第１の配線１５と、当該第１の配線１５に電気的に接
続され、かつベースコンタクトホール４５の内壁に沿つ
て形成されたベース引出用の第２の配線２２と、当該第
２の配線２２の膜厚に相当するグラフトベース８とによ
つてバイポーラトランジスタを形成するようにする。
の第１の配線１５と、当該第１の配線１５に電気的に接
続され、かつベースコンタクトホール４５の内壁に沿つ
て形成されたベース引出用の第２の配線２２と、当該第
２の配線２２の膜厚に相当するグラフトベース８とによ
つてバイポーラトランジスタを形成するようにする。
【００１３】
【作用】バイポーラトランジスタのグラフトベース８
は、ベースコンタクトホール４５の内壁に形成された第
２の配線２２の膜厚に対して自己整合で決定される。従
つてマスク合わせによつてベース引き出し電極を形成す
る場合に比してグラフトベース８の幅を小さくすること
ができる。これによりベースコレクタ接合面積を縮小し
た高性能のバイポーラトランジスタを容易に実現するこ
とができる。
は、ベースコンタクトホール４５の内壁に形成された第
２の配線２２の膜厚に対して自己整合で決定される。従
つてマスク合わせによつてベース引き出し電極を形成す
る場合に比してグラフトベース８の幅を小さくすること
ができる。これによりベースコレクタ接合面積を縮小し
た高性能のバイポーラトランジスタを容易に実現するこ
とができる。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１５】（１）断面構造 図９との対応部分に同一符号を付して示す図１にバイポ
ーラトランジスタの断面構造を示す。このバイポーラト
ランジスタ２１ではグラフトベース８の幅がベースコン
タクトホールの内壁に形成されたベース引き出し配線層
２２の膜厚で決まることを特徴としている。このように
グラフトベース８の幅が自己整合によつて決まるため、
比較的簡単なプロセスの追加でベースコレクタ容量ＣBC
を大幅に下げる構造が実現できる。
ーラトランジスタの断面構造を示す。このバイポーラト
ランジスタ２１ではグラフトベース８の幅がベースコン
タクトホールの内壁に形成されたベース引き出し配線層
２２の膜厚で決まることを特徴としている。このように
グラフトベース８の幅が自己整合によつて決まるため、
比較的簡単なプロセスの追加でベースコレクタ容量ＣBC
を大幅に下げる構造が実現できる。
【００１６】またベース領域からの引き出しを比較的厚
いシリコン化合物（シリサイド）又は高融点金属単層配
線を用いている。ここでシリサイドはシリコンと高融点
金属との化合物合金である。これによりベース寄生抵抗
を下げることが実現でき、最大動作周波数ｆmax を一段
と向上させることができる。
いシリコン化合物（シリサイド）又は高融点金属単層配
線を用いている。ここでシリサイドはシリコンと高融点
金属との化合物合金である。これによりベース寄生抵抗
を下げることが実現でき、最大動作周波数ｆmax を一段
と向上させることができる。
【００１７】（２）製造工程 以下順にこの構造のバイポーラトランジスタの製造工程
を図２〜図７を用いて説明する。図２に示すように、ま
ずｐ型シリコン基板２を用意し、その表面に熱酸化膜２
４を形成する。その後、フオトエツチング処理によつて
アンチモン（Ｓｂ）を被着拡散してｎ+ 埋め込み層３を
形成する。このｎ+ 埋め込み層３はｎｐｎバイポーラト
ランジスタのコレクタの一部になる。
を図２〜図７を用いて説明する。図２に示すように、ま
ずｐ型シリコン基板２を用意し、その表面に熱酸化膜２
４を形成する。その後、フオトエツチング処理によつて
アンチモン（Ｓｂ）を被着拡散してｎ+ 埋め込み層３を
形成する。このｎ+ 埋め込み層３はｎｐｎバイポーラト
ランジスタのコレクタの一部になる。
【００１８】次に熱酸化膜２４をエツチング除去した
後、全面にシリコン層をエピタキシヤル成長させ、厚さ
１〔μｍ〕、比抵抗１〔Ω・cm〕のｎ型シリコン層４を
形成する。この後、ｎウエル２５とｐウエル２６を作り
分け、シリコンナイトライド膜（Ｓi3Ｎ4 ）をマスクと
して選択酸化する。選択酸化法によつて素子形成領域を
除いたｎ型シリコン層４に 400〔nm〕の厚さにアイソレ
ーシヨン用の酸化膜２７を形成する。このｐウエル２５
の一部はｎｐｎバイポーラトランジスタのアイソレーシ
ヨン領域になる。因にｐ型不純物層２８は寄生チヤネル
防止層である。
後、全面にシリコン層をエピタキシヤル成長させ、厚さ
１〔μｍ〕、比抵抗１〔Ω・cm〕のｎ型シリコン層４を
形成する。この後、ｎウエル２５とｐウエル２６を作り
分け、シリコンナイトライド膜（Ｓi3Ｎ4 ）をマスクと
して選択酸化する。選択酸化法によつて素子形成領域を
除いたｎ型シリコン層４に 400〔nm〕の厚さにアイソレ
ーシヨン用の酸化膜２７を形成する。このｐウエル２５
の一部はｎｐｎバイポーラトランジスタのアイソレーシ
ヨン領域になる。因にｐ型不純物層２８は寄生チヤネル
防止層である。
【００１９】この後、選択酸化用マスクを除去し、素子
形成領域のシリコン基板を露出させる。次にバイポーラ
トランジスタのコレクタ引き出し部にフオトレジストを
マスクとしてリンを50〔keＶ〕、５×１０15〔atom／cm
2 〕でイオン注入し、さらに同じイオンを 360〔ke
Ｖ〕、１×１０14〔atom／cm2 〕でイオン注入してコレ
クタ引き出し層６を形成する。次に、熱酸化により露出
表面に11〔nm〕の薄いゲート酸化膜２９を形成し、ＭＯ
Ｓトランジスタ形成領域にフオトマスクを用いてしきい
値調整用のボロンをイオン注入する。
形成領域のシリコン基板を露出させる。次にバイポーラ
トランジスタのコレクタ引き出し部にフオトレジストを
マスクとしてリンを50〔keＶ〕、５×１０15〔atom／cm
2 〕でイオン注入し、さらに同じイオンを 360〔ke
Ｖ〕、１×１０14〔atom／cm2 〕でイオン注入してコレ
クタ引き出し層６を形成する。次に、熱酸化により露出
表面に11〔nm〕の薄いゲート酸化膜２９を形成し、ＭＯ
Ｓトランジスタ形成領域にフオトマスクを用いてしきい
値調整用のボロンをイオン注入する。
【００２０】次に、図３に示すように、ＣＶＤ法により
ポリシリコン膜３０を 620〔℃〕で100〔nm〕堆積す
る。続いてPOCL3 を用いてポリシリコン膜３０にリンを
添加する。次にＣＶＤ又はスパツタ法によつてタングス
テンシリサイド膜３１を 100〔nm〕堆積する。次にフオ
トレジストをマスクにタングステンシリサイド膜３１と
ポリシリコン膜３０を異方性エツチングしてｎチヤネル
ＭＯＳトランジスタのゲート電極３２及びｐチヤネルＭ
ＯＳトランジスタのゲート電極３３を形成する。
ポリシリコン膜３０を 620〔℃〕で100〔nm〕堆積す
る。続いてPOCL3 を用いてポリシリコン膜３０にリンを
添加する。次にＣＶＤ又はスパツタ法によつてタングス
テンシリサイド膜３１を 100〔nm〕堆積する。次にフオ
トレジストをマスクにタングステンシリサイド膜３１と
ポリシリコン膜３０を異方性エツチングしてｎチヤネル
ＭＯＳトランジスタのゲート電極３２及びｐチヤネルＭ
ＯＳトランジスタのゲート電極３３を形成する。
【００２１】次にフオトレジストをマスクにしてｎチヤ
ネルＭＯＳトランジスタ部に砒素を３×１０13〔atom／
cm2 〕でイオン注入し、ｎ型低濃度ソースドレイン領域
３４を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロン１×１０13〔atom／cm2 〕をイオン注入して
ｐ型低濃度ソースドレイン領域３５を形成する。次にＣ
ＶＤ法により酸化膜を 200〔nm〕堆積し、エツチングす
ることによりＭＯＳトランジスタの側面に側壁スペーサ
３６を形成する。
ネルＭＯＳトランジスタ部に砒素を３×１０13〔atom／
cm2 〕でイオン注入し、ｎ型低濃度ソースドレイン領域
３４を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロン１×１０13〔atom／cm2 〕をイオン注入して
ｐ型低濃度ソースドレイン領域３５を形成する。次にＣ
ＶＤ法により酸化膜を 200〔nm〕堆積し、エツチングす
ることによりＭＯＳトランジスタの側面に側壁スペーサ
３６を形成する。
【００２２】次にフオトレジストをマスクにｎチヤネル
ＭＯＳトランジスタ部にヒ素を５×１０15〔atom／c
m2 〕でイオン注入してｎ+ 高濃度ソースドレイン領域
３７を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロンを３×１０15〔atom／cm2 〕でイオン注入し
てｐ+ 高濃度ソースドレイン領域３８を形成する。
ＭＯＳトランジスタ部にヒ素を５×１０15〔atom／c
m2 〕でイオン注入してｎ+ 高濃度ソースドレイン領域
３７を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロンを３×１０15〔atom／cm2 〕でイオン注入し
てｐ+ 高濃度ソースドレイン領域３８を形成する。
【００２３】続いて図４に示すように、ＣＶＤ法により
酸化膜３９を 100〔nm〕堆積し、フオトレジストをマス
クに酸化膜３９を選択的にエツチングして下地シリコン
層に達するコンタクトホール４０を形成する。次にＣＶ
Ｄ又はスパツタ法によりタングステンシリサイド膜４１
を 200〔nm〕堆積し、フオトレジストをマスクに配線領
域４２とベース配線領域４３を形成する。続いてＣＶＤ
法により酸化膜４４を150〔nm〕堆積する。次にフオト
レジストをマスクに酸化膜４４、タングステンシリサイ
ド４１及び下層の酸化膜３９を順次異方性エツチングと
してベースコンタクト領域４５を形成する。
酸化膜３９を 100〔nm〕堆積し、フオトレジストをマス
クに酸化膜３９を選択的にエツチングして下地シリコン
層に達するコンタクトホール４０を形成する。次にＣＶ
Ｄ又はスパツタ法によりタングステンシリサイド膜４１
を 200〔nm〕堆積し、フオトレジストをマスクに配線領
域４２とベース配線領域４３を形成する。続いてＣＶＤ
法により酸化膜４４を150〔nm〕堆積する。次にフオト
レジストをマスクに酸化膜４４、タングステンシリサイ
ド４１及び下層の酸化膜３９を順次異方性エツチングと
してベースコンタクト領域４５を形成する。
【００２４】次に図５に示すように、エツチングによつ
て開口されたベースコンタクトホールの内壁にポリシリ
コン膜４６を 620〔℃〕で50〔nm〕堆積する。その後、
ポリシリコン膜４６の全面にＢＦ2+を45°の傾きで30
〔keＶ〕、 2.5×１０15〔atom／cm2 〕でイオン注入
し、続いて下地シリコンにイオンが到達するようにＢＦ
2+を０°、50〔keＶ〕で５×１０13〔atom／cm2 〕でイ
オン注入する。次にタングステンシリサイド膜４７を50
〔nm〕堆積する。
て開口されたベースコンタクトホールの内壁にポリシリ
コン膜４６を 620〔℃〕で50〔nm〕堆積する。その後、
ポリシリコン膜４６の全面にＢＦ2+を45°の傾きで30
〔keＶ〕、 2.5×１０15〔atom／cm2 〕でイオン注入
し、続いて下地シリコンにイオンが到達するようにＢＦ
2+を０°、50〔keＶ〕で５×１０13〔atom／cm2 〕でイ
オン注入する。次にタングステンシリサイド膜４７を50
〔nm〕堆積する。
【００２５】次にタングステンシリサイド膜４７とポリ
シリコン膜４６をエツチバツクしてベースコンタクト側
面にタングステンシリサイドとポリシリコンの積層配線
４８を形成する。次にベースコンタクトを通してＢＦ2+
を40〔keＶ〕で５×１０15〔atom／cm2 〕でイオン注入
し、ｐ型不純物層４９を形成する。ｐ型不純物層４９は
次の酸化膜エツチバツク工程によつて削られスペーサ下
のみ残る。次にＣＶＤ法により酸化膜を 100〔nm〕堆積
した後、エツチバツクしてベースコンタクト側面の積層
配線を覆うように酸化膜のスペーサ５０を形成する。こ
の例ではスペーサ５０を酸化膜としたが、シリコンナイ
トライドのような絶縁膜又は絶縁膜からなる積層膜であ
れば良い。因に５１は積層配線４８の下層ポリシリコン
膜４６から拡散したｐ型不純物層である。
シリコン膜４６をエツチバツクしてベースコンタクト側
面にタングステンシリサイドとポリシリコンの積層配線
４８を形成する。次にベースコンタクトを通してＢＦ2+
を40〔keＶ〕で５×１０15〔atom／cm2 〕でイオン注入
し、ｐ型不純物層４９を形成する。ｐ型不純物層４９は
次の酸化膜エツチバツク工程によつて削られスペーサ下
のみ残る。次にＣＶＤ法により酸化膜を 100〔nm〕堆積
した後、エツチバツクしてベースコンタクト側面の積層
配線を覆うように酸化膜のスペーサ５０を形成する。こ
の例ではスペーサ５０を酸化膜としたが、シリコンナイ
トライドのような絶縁膜又は絶縁膜からなる積層膜であ
れば良い。因に５１は積層配線４８の下層ポリシリコン
膜４６から拡散したｐ型不純物層である。
【００２６】続いて図６に示すようにポリシリコンを 6
20〔℃〕で 150〔nm〕被着した後、全面にボロンを２×
１０14〔atom／cm2 〕でイオン注入する。 900〔℃〕で
10分間の熱処理した後、全面に砒素を45〔keＶ〕、 1.5
×１０16〔atom／cm2 〕でイオン注入し、次いでフオト
レジストをマスクにポリシリコンをエツチングしてエミ
ツタ５２を形成する。
20〔℃〕で 150〔nm〕被着した後、全面にボロンを２×
１０14〔atom／cm2 〕でイオン注入する。 900〔℃〕で
10分間の熱処理した後、全面に砒素を45〔keＶ〕、 1.5
×１０16〔atom／cm2 〕でイオン注入し、次いでフオト
レジストをマスクにポリシリコンをエツチングしてエミ
ツタ５２を形成する。
【００２７】次に図７に示すように、ＣＶＤ酸化膜５３
を 100〔nm〕堆積し、その上にＢＰＳＧ（Boron-doped
Phospho-Silicate Glass）５４を 400〔nm〕堆積する。
続いて 900〔℃〕で10分間アニールし、ＢＰＳＧ膜５４
をリフローさせる。次にコンタクトホール５５をフオト
レジストをマスクに酸化膜の異方性エツチングによつて
形成する。全面にメタル膜（アルミニウム合金又はアル
ミニウム多層膜）をスパツタ法によつて付着し、フオト
レジストをマスクにエツチングすることにより所望の配
線パターン５６を形成する。続いてフオーミングガス中
で 400〔℃〕でアニールし、その後、プラズマＣＶＤ窒
化膜５７を1000〔nm〕堆積する。そしてフオトレジスト
をマスクにプラズマＣＶＤ窒化膜５７をエツチングして
ボンデイングパツド用の孔（この図では省略）をあけれ
ば半導体装置を完成することができる。
を 100〔nm〕堆積し、その上にＢＰＳＧ（Boron-doped
Phospho-Silicate Glass）５４を 400〔nm〕堆積する。
続いて 900〔℃〕で10分間アニールし、ＢＰＳＧ膜５４
をリフローさせる。次にコンタクトホール５５をフオト
レジストをマスクに酸化膜の異方性エツチングによつて
形成する。全面にメタル膜（アルミニウム合金又はアル
ミニウム多層膜）をスパツタ法によつて付着し、フオト
レジストをマスクにエツチングすることにより所望の配
線パターン５６を形成する。続いてフオーミングガス中
で 400〔℃〕でアニールし、その後、プラズマＣＶＤ窒
化膜５７を1000〔nm〕堆積する。そしてフオトレジスト
をマスクにプラズマＣＶＤ窒化膜５７をエツチングして
ボンデイングパツド用の孔（この図では省略）をあけれ
ば半導体装置を完成することができる。
【００２８】以上の工程によれば、グラフトベース幅を
従来に比して格段に狭くすることができる。またベース
取出電極１５とエピタキシヤル層４間は厚い酸化膜５に
よつて隔てられているため寄生容量も小さくすることが
できる。この結果、従来に比して最大動作周波数ｆmax
の高いバイポーラトランジスタを実現することができ
る。
従来に比して格段に狭くすることができる。またベース
取出電極１５とエピタキシヤル層４間は厚い酸化膜５に
よつて隔てられているため寄生容量も小さくすることが
できる。この結果、従来に比して最大動作周波数ｆmax
の高いバイポーラトランジスタを実現することができ
る。
【００２９】（３）他の実施例 なお上述の実施例においては、バイポーラトランジスタ
の製造方法について述べたが、本発明はこれに限らず、
バイポーラトランジスタを含む半導体装置の製造方法に
広く適用し得る。
の製造方法について述べたが、本発明はこれに限らず、
バイポーラトランジスタを含む半導体装置の製造方法に
広く適用し得る。
【００３０】また上述の実施例においては、ベース配線
領域４１をタングステンシリサイドによつて形成する場
合について述べたが、本発明はこれに限らず、シリサイ
ドによつて形成されていても良く、また高融点金属によ
つて形成しても良い。ここで高融点金属としては例えば
タングステンやモリブデンが考えられる。
領域４１をタングステンシリサイドによつて形成する場
合について述べたが、本発明はこれに限らず、シリサイ
ドによつて形成されていても良く、また高融点金属によ
つて形成しても良い。ここで高融点金属としては例えば
タングステンやモリブデンが考えられる。
【００３１】さらに上述の実施例においては、ベース引
き出し配線４１としてベースコンタクトホール４５の内
壁にポリシリコン膜４６を堆積し、さらにその内周にタ
ングステンシリサイド膜４７を堆積した複合膜（すなわ
ちポリサイド）とする場合について述べたが、本発明は
これに限らず、ポリシリコン膜だけで形成されていても
良い。またポリシリコン膜４６とタングステンシリサイ
ド膜４７の複合膜である必要はなく、ポリシリコン膜を
含む導電性の複合膜であれば良い。
き出し配線４１としてベースコンタクトホール４５の内
壁にポリシリコン膜４６を堆積し、さらにその内周にタ
ングステンシリサイド膜４７を堆積した複合膜（すなわ
ちポリサイド）とする場合について述べたが、本発明は
これに限らず、ポリシリコン膜だけで形成されていても
良い。またポリシリコン膜４６とタングステンシリサイ
ド膜４７の複合膜である必要はなく、ポリシリコン膜を
含む導電性の複合膜であれば良い。
【００３２】
【発明の効果】上述のように本発明によれば、ベースコ
ンタクトの内壁に沿つてベース引き出し用の第２の配線
を形成し、当該第２の配線に基づいてバイポーラトラン
ジスタのグラフトベースを形成する。このとき第２の膜
厚は極薄く形成でき、マスク合わせによつてベース引き
出し電極を形成する場合に比してグラフトベースの幅を
一段と小さくすることができる。これによりベースコレ
クタ接合面積の小さい高性能のバイポーラトランジスタ
を容易に実現することができる。
ンタクトの内壁に沿つてベース引き出し用の第２の配線
を形成し、当該第２の配線に基づいてバイポーラトラン
ジスタのグラフトベースを形成する。このとき第２の膜
厚は極薄く形成でき、マスク合わせによつてベース引き
出し電極を形成する場合に比してグラフトベースの幅を
一段と小さくすることができる。これによりベースコレ
クタ接合面積の小さい高性能のバイポーラトランジスタ
を容易に実現することができる。
【図１】本発明によるバイポーラトランジスタの断面構
造を示す断面図である。
造を示す断面図である。
【図２】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図３】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図４】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図５】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図６】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図７】本発明によるバイポーラトランジスタの製造工
程の説明に供する略線図である。
程の説明に供する略線図である。
【図８】従来用いられているバイポーラトランジスタの
断面構造を示す断面図である。
断面構造を示す断面図である。
【図９】従来用いられているバイポーラトランジスタの
断面構造を示す断面図である。
断面構造を示す断面図である。
【図１０】従来用いられているバイポーラトランジスタ
の断面構造を示す断面図である。
の断面構造を示す断面図である。
１Ａ、１Ｂ、１Ｃ、２１……トランジスタ、２……シリ
コン基板、３……埋め込み層、４……エピタキシヤル
層、５……酸化膜、６……拡散層、７、４９……真性ベ
ース、８、５１……グラフトベース、９……エミツタ、
１０……絶縁膜、１１……ポリシリコンエミツタ、１２
……コレクタ電極、１３……ベース電極、１４……エミ
ツタ電極、１５……ポリシリコンベース、１６……サイ
ドウオールスペーサ、１７……インジエクタ、２２、４
６……ポリシリコン膜、２３、４７……タングステンシ
リサイド膜。
コン基板、３……埋め込み層、４……エピタキシヤル
層、５……酸化膜、６……拡散層、７、４９……真性ベ
ース、８、５１……グラフトベース、９……エミツタ、
１０……絶縁膜、１１……ポリシリコンエミツタ、１２
……コレクタ電極、１３……ベース電極、１４……エミ
ツタ電極、１５……ポリシリコンベース、１６……サイ
ドウオールスペーサ、１７……インジエクタ、２２、４
６……ポリシリコン膜、２３、４７……タングステンシ
リサイド膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (11)
- 【請求項１】半導体基板の一方の主表面にコレクタを形
成する工程と、 上記主平面に素子分離用の第１の絶縁膜を選択的に形成
する工程と、 上記主平面に第１の配線層を形成する工程と、 上記主平面に第２の絶縁膜を形成する工程と、 上記第２の絶縁膜、上記第１の配線層及び上記第１の絶
縁膜を順にエツチングして上記半導体基板の表面に達す
るベースコンタクトホールを形成する工程と、 上記主平面に第２の配線層を形成する工程と、 上記第２の配線層に不純物を導入する工程と、 上記第２の配線層をエツチバツクして上記ベースコンタ
クトホールの内壁にのみ上記第２の配線層を残す工程
と、 上記主表面に第３の絶縁膜を形成する工程と、 上記第３の絶縁膜をエツチバツクして上記第２の配線層
を覆うようにスペーサを形成する工程と、 上記スペーサの表面にエミツタとなるポリシリコン配線
を形成する工程とを具えることを特徴とするバイポーラ
トランジスタの製造方法。 - 【請求項２】上記スペーサを形成する工程の後、かつ上
記スペーサの表面にエミツタとなるポリシリコン配線を
形成する工程の前に、 上記ベースコンタクトホールから上記半導体基板中に真
性ベースとなる不純物を導入する工程を具えることを特
徴とする請求項１に記載のバイポーラトランジスタの製
造方法。 - 【請求項３】上記第１の配線層はシリサイドによつて形
成されることを特徴とする請求項１に記載のバイポーラ
トランジスタの製造方法。 - 【請求項４】上記第１の配線層は高融点金属によつて形
成されることを特徴とする請求項１に記載のバイポーラ
トランジスタの製造方法。 - 【請求項５】上記第２の配線層はポリシリコンによつて
形成されることを特徴とする請求項１、請求項３又は請
求項４に記載のバイポーラトランジスタの製造方法。 - 【請求項６】上記第２の配線層はポリシリコンを含む複
合膜によつて形成されることを特徴とする請求項１、請
求項３又は請求項４に記載のバイポーラトランジスタの
製造方法。 - 【請求項７】ベース電極取出用の第１の配線と、 当該第１の配線に電気的に接続され、かつベースコンタ
クトホールの内壁に沿つて形成されたベース引出用の第
２の配線と、 当該第２の配線の膜厚に相当するグラフトベースとを具
えることを特徴とするバイポーラトランジスタ。 - 【請求項８】上記第１の配線はシリサイドによつて形成
されることを特徴とする請求項７に記載のバイポーラト
ランジスタ。 - 【請求項９】上記第１の配線は高融点金属によつて形成
されることを特徴とする請求項７に記載のバイポーラト
ランジスタ。 - 【請求項１０】上記第２の配線はポリシリコンによつて
形成されることを特徴とする請求項７、請求項８又は請
求項９に記載のバイポーラトランジスタ。 - 【請求項１１】上記第２の配線はポリシリコンを含む複
合膜によつて形成されることを特徴とする請求項７、請
求項８又は請求項９に記載のバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29274793A JPH07130760A (ja) | 1993-10-28 | 1993-10-28 | バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29274793A JPH07130760A (ja) | 1993-10-28 | 1993-10-28 | バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130760A true JPH07130760A (ja) | 1995-05-19 |
Family
ID=17785815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29274793A Pending JPH07130760A (ja) | 1993-10-28 | 1993-10-28 | バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504231B2 (en) | 2000-05-22 | 2003-01-07 | Nec Corporation | Bipolar transistor in which impurities are introduced from emitter electrode material to form emitter region |
-
1993
- 1993-10-28 JP JP29274793A patent/JPH07130760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504231B2 (en) | 2000-05-22 | 2003-01-07 | Nec Corporation | Bipolar transistor in which impurities are introduced from emitter electrode material to form emitter region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347383A (ja) | 集積回路の製法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| US5089429A (en) | Self-aligned emitter bicmos process | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH09102503A (ja) | 半導体装置およびその製造方法 | |
| JPH056963A (ja) | 半導体集積回路装置およびその製造方法 | |
| EP0743682A2 (en) | Integrated injection logic semiconductor device and method of fabricating the same | |
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR0162512B1 (ko) | 반도체 집적회로 장치 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH07130760A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH0345548B2 (ja) | ||
| EP0428067A2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JPH056961A (ja) | 半導体装置の製造方法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09213708A (ja) | ラテラル・バイポーラトランジスタおよびその製造方法 | |
| JP3282762B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP2541126B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP3022343B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07130757A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04218924A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2002184881A (ja) | 半導体装置及びその製造方法 |