JPS6329967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6329967A JPS6329967A JP61174030A JP17403086A JPS6329967A JP S6329967 A JPS6329967 A JP S6329967A JP 61174030 A JP61174030 A JP 61174030A JP 17403086 A JP17403086 A JP 17403086A JP S6329967 A JPS6329967 A JP S6329967A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に、一般論
理回路用のＣＭＯＳデバイスと高耐圧ＣＭＯＳデバイス
とを同一基板上に形成する場合における製造工程の簡略
化に関する。
理回路用のＣＭＯＳデバイスと高耐圧ＣＭＯＳデバイス
とを同一基板上に形成する場合における製造工程の簡略
化に関する。
半導体技術の進歩と共に、半導体装置の高集積化は進む
一方であり、同一基板上に、一般論理回路用のＣＭＯＳ
デバイスと高耐圧ＣＭＯＳデバイスとを並設した大規模
な集積回路を形成するような場合も生じてきている。
一方であり、同一基板上に、一般論理回路用のＣＭＯＳ
デバイスと高耐圧ＣＭＯＳデバイスとを並設した大規模
な集積回路を形成するような場合も生じてきている。
ところで高耐圧ＣＭ ＯＳデバイスにおける電界効果ト
ランジスタ（ＦＥＴ）の形成には、ｌ）チャネル長が短
い場合空乏層がソース領域までのびるいわゆるパンチス
ルー現象すなわちソース・ドレイン間の突き抜け ＋＋）ゲート・ドレイン間の絶縁破壊 ｊｉ＋）ドレイン領域とゲート電極とが薄い絶縁膜を介
して重なっているために起きるドレイン領域表面近傍の
電界集中によるなだれ現象等の問題を考慮し、デバイス
の構造および製造方法が設定される。
ランジスタ（ＦＥＴ）の形成には、ｌ）チャネル長が短
い場合空乏層がソース領域までのびるいわゆるパンチス
ルー現象すなわちソース・ドレイン間の突き抜け ＋＋）ゲート・ドレイン間の絶縁破壊 ｊｉ＋）ドレイン領域とゲート電極とが薄い絶縁膜を介
して重なっているために起きるドレイン領域表面近傍の
電界集中によるなだれ現象等の問題を考慮し、デバイス
の構造および製造方法が設定される。
上記問題を解決するため、次のような方法が用いられる
。
。
ｉ）については、例えば２つのＦＥＴについて、ゲート
電極を分けることなく共通とし、全体としてチャネル長
が長くするようにする。
電極を分けることなく共通とし、全体としてチャネル長
が長くするようにする。
１１）については、第３図（ａ）に示す如く絶縁破壊の
起る部分の絶縁膜１１１を厚くしたり、あるいはゲート
１１２とドレイン１１３との間隔壱十分にとるようにし
ゲート、ドレイン間の電界を弱（する。
起る部分の絶縁膜１１１を厚くしたり、あるいはゲート
１１２とドレイン１１３との間隔壱十分にとるようにし
ゲート、ドレイン間の電界を弱（する。
１ｉｔ）については、オフセットゲート構造として電界
を弱めるか、第３図（ｂ）に示す如く更に、この上に絶
縁膜を積み上げてスタックドゲート１１２ａを形成し電
界を制御する。
を弱めるか、第３図（ｂ）に示す如く更に、この上に絶
縁膜を積み上げてスタックドゲート１１２ａを形成し電
界を制御する。
第３図（ｃ）に示す如く、ドレイン領域１１３と同導電
型低濃度層１１３ａを形成すべく低不純物濃度拡散を行
ない、チャネル領域をオフセット領域として形成したり
、また、ドレインの接合端における電界集中を緩和すべ
くドレイン電極１２３をソース方向に延在させたフィー
ルドプレート１１５を配設する方法も提案されている。
型低濃度層１１３ａを形成すべく低不純物濃度拡散を行
ない、チャネル領域をオフセット領域として形成したり
、また、ドレインの接合端における電界集中を緩和すべ
くドレイン電極１２３をソース方向に延在させたフィー
ルドプレート１１５を配設する方法も提案されている。
しかしゲート絶縁膜の膜厚を一定にしたまま、フィール
ドプレートを延ばすと、ゲート絶縁膜に大電圧が加わる
ことになり静電破壊してしまうおそれがある。しかしな
がら、ゲート絶縁膜の膜厚を大きくすると、接合端の電
界集中を緩和するというフィールドプレート本来の効果
が弱くなってしまうため、フィールドプレート構造には
改善できる耐圧に限度があった。
ドプレートを延ばすと、ゲート絶縁膜に大電圧が加わる
ことになり静電破壊してしまうおそれがある。しかしな
がら、ゲート絶縁膜の膜厚を大きくすると、接合端の電
界集中を緩和するというフィールドプレート本来の効果
が弱くなってしまうため、フィールドプレート構造には
改善できる耐圧に限度があった。
そこで、ソース・ドレイン領域としての高濃度の不純物
領域の囲りに低濃度の不純物層を形成して、フィールド
プレートを設けることにより接合端の電界集中を緩和し
、高耐圧化をはかるという方法が有効であると考えられ
る。
領域の囲りに低濃度の不純物層を形成して、フィールド
プレートを設けることにより接合端の電界集中を緩和し
、高耐圧化をはかるという方法が有効であると考えられ
る。
しかし、構造は複雑であり、拡散工程も夫々２回必要と
なる。
なる。
このような高耐圧ＭＯＳＦＥＴの構造を採用しようとす
る場合特に、−枚の基板上に、高耐圧ＣＭＯＳデバイス
と一般論理用ＣＭＯＳデバイスを集積化しようとすると
、多大な工程が必要となる。
る場合特に、−枚の基板上に、高耐圧ＣＭＯＳデバイス
と一般論理用ＣＭＯＳデバイスを集積化しようとすると
、多大な工程が必要となる。
例えば、ｎ型のシリコン基板内にｐ型の井戸領域（ｐ−
ウェル）を形成し、高耐圧Ｃ−ＭＯＳおよび一般論理Ｃ
−ＭＯＳを形成するとき、高耐圧のｐ−ＭＯＳＦＥＴに
おいてはｐ−層はオフセット低抵抗層として用いられて
いる。一方、ｐ−ウェル内に形成される一般論理用ｐ−
ＭＯＳＦＥＴにおいてはｐ−層はチャンネルストッパー
として用いられている。
ウェル）を形成し、高耐圧Ｃ−ＭＯＳおよび一般論理Ｃ
−ＭＯＳを形成するとき、高耐圧のｐ−ＭＯＳＦＥＴに
おいてはｐ−層はオフセット低抵抗層として用いられて
いる。一方、ｐ−ウェル内に形成される一般論理用ｐ−
ＭＯＳＦＥＴにおいてはｐ−層はチャンネルストッパー
として用いられている。
また、ｐ−ウェル内に形成される高耐圧のｎ −ＭＯＳ
ＦＥＴにおいてｎ−層はオフセット低抵抗層として用い
られているのに対し、ｎ型シリコン基板上に形成される
一般論理用ｐ−ＭＯＳＦＥＴにおいてｎ−層はチャンネ
ルストッパーとして用いられる。このように、一般論理
用ＣＭＯ３と高耐圧ＣＭＯ３とでは例えば、次表に示す
如く、別の役割を担いながら、同種の構成をなす部分が
多４存１ｔ″・ ／従来
の方法では、各領域の形成は夫々独立してなされていた
。このため製造工程が複雑で、多大な製造時間が必要と
なるという問題があった。
ＦＥＴにおいてｎ−層はオフセット低抵抗層として用い
られているのに対し、ｎ型シリコン基板上に形成される
一般論理用ｐ−ＭＯＳＦＥＴにおいてｎ−層はチャンネ
ルストッパーとして用いられる。このように、一般論理
用ＣＭＯ３と高耐圧ＣＭＯ３とでは例えば、次表に示す
如く、別の役割を担いながら、同種の構成をなす部分が
多４存１ｔ″・ ／従来
の方法では、各領域の形成は夫々独立してなされていた
。このため製造工程が複雑で、多大な製造時間が必要と
なるという問題があった。
本発明では、前記実情に鑑みてなされたもので、高耐圧
ＭＯＳデバイスと一般論理用ＣＭＯＳデバイスとの共存
する半導体装置の製造に際し、工程の簡略化をはかるこ
とを目的とする。
ＭＯＳデバイスと一般論理用ＣＭＯＳデバイスとの共存
する半導体装置の製造に際し、工程の簡略化をはかるこ
とを目的とする。
そこで本発明では、一般論理用ＣＭＯＳデバイスと高耐
圧ＭＯＳデバイスとが共存するような半導体装置を製造
するに際し、一般論理用ＣＭＯＳデバイスのチャンネル
ストッパーとしての一導電型の不純物領域と、高耐圧Ｍ
ＯＳデバイスのオフセット低抵抗層としての同導電型の
不純物領域とを同一工程で形成するようにしている。
圧ＭＯＳデバイスとが共存するような半導体装置を製造
するに際し、一般論理用ＣＭＯＳデバイスのチャンネル
ストッパーとしての一導電型の不純物領域と、高耐圧Ｍ
ＯＳデバイスのオフセット低抵抗層としての同導電型の
不純物領域とを同一工程で形成するようにしている。
ＭＯＳＦＥＴの耐圧はオフセット低抵抗層の不純物濃度
に対して、濃度依存性が著しく大であるため従来は、濃
度コントロールを行ないながら、別々の工程で行なうも
のとされていた。
に対して、濃度依存性が著しく大であるため従来は、濃
度コントロールを行ないながら、別々の工程で行なうも
のとされていた。
また、望ましくは、高耐圧化に必要な厚い絶縁膜の形成
を素子分離用のフィールド酸化膜を形成するＬＯＧＯＳ
工程と同時に行なう。
を素子分離用のフィールド酸化膜を形成するＬＯＧＯＳ
工程と同時に行なう。
更に望ましくは、高耐圧化をはかるべく、ソース・ドレ
イン領域への不純物の注入に際し、同時に、拡散係数が
大きく同じ導電型で低濃度の不純物を注入すると共に、
フィールドプレートを設けるようにしている。
イン領域への不純物の注入に際し、同時に、拡散係数が
大きく同じ導電型で低濃度の不純物を注入すると共に、
フィールドプレートを設けるようにしている。
本発明では、この従来の方法をくつがえし、同じ導電型
のオフセット低抵抗層とチャンネルストッパーとを同一
工程で形成するようにしている。
のオフセット低抵抗層とチャンネルストッパーとを同一
工程で形成するようにしている。
このため、イオン注入のためのフォトマスクも最低４枚
から最低２枚に半減し、工程が大幅に簡略化される。
から最低２枚に半減し、工程が大幅に簡略化される。
なお、オフセット低抵抗層の濃度が耐圧を最大とする領
域からはずれた場合、その分だけオフセット長を長くと
ることにより耐圧の低下を防ぐことができる。
域からはずれた場合、その分だけオフセット長を長くと
ることにより耐圧の低下を防ぐことができる。
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図は、本発明実施例の半導体集積回路装置を示す図
である。
である。
この装置は、ｎ型のシリコン基板１内にｐウェル２が形
成されてなり、このｎ型シリコン基板表面に形成された
高耐圧のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ ３および一般論
理用のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ ４と、前記ｐウェ
ル２内に形成された一般論理用のｎ−ＭＯＳ ＦＥＴ５
および高耐圧のｎ−ＭＯＳＦＥＴ６とがら構成されてい
る。
成されてなり、このｎ型シリコン基板表面に形成された
高耐圧のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ ３および一般論
理用のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ ４と、前記ｐウェ
ル２内に形成された一般論理用のｎ−ＭＯＳ ＦＥＴ５
および高耐圧のｎ−ＭＯＳＦＥＴ６とがら構成されてい
る。
まず、第２図（ａ）に示す如く、ｎ型のシリコン基板１
内にｐウェル２を形成した後、基板表面全体に薄い酸化
シリコン（ＳｉＯ２）膜７、次いで窒化シリコン膜（Ｓ
ｉ３Ｎａ）８を形成した後、フィールド酸化膜を形成す
べき領域の窒化シリコン膜をフォトリソ法により選択的
に除去する。
内にｐウェル２を形成した後、基板表面全体に薄い酸化
シリコン（ＳｉＯ２）膜７、次いで窒化シリコン膜（Ｓ
ｉ３Ｎａ）８を形成した後、フィールド酸化膜を形成す
べき領域の窒化シリコン膜をフォトリソ法により選択的
に除去する。
この後、第２図（ｂ）に示す如く、レジストパターン９
を形成し、イオン注入法により、リン（Ｐ）イオンを注
入し、一般論理用ｐ−！ｖｌＯ３ＦＥＴのｎ−チャンネ
ルストッパー層１０および高耐圧ｎ−ＭＯＳＦＥＴのｎ
−オフセット低抵抗層１１を同時に形成する。
を形成し、イオン注入法により、リン（Ｐ）イオンを注
入し、一般論理用ｐ−！ｖｌＯ３ＦＥＴのｎ−チャンネ
ルストッパー層１０および高耐圧ｎ−ＭＯＳＦＥＴのｎ
−オフセット低抵抗層１１を同時に形成する。
続いて、該レジストパターンを除去し、同様にして再び
レジストパターンを形成し、イオン注入法によりボロン
（Ｂ）イオンを注入し、一般論理用ｎ−ＭＯ３ＦＥＴの
ｐ−チャンネルストッパー層１２および高耐圧ｐ−ＭＯ
ＳＦＥＴのｐ−オフセット低抵抗層１３を同時に形成し
、レジストパターン除去後、前記窒化シリコン膜をマス
クとしてＬＯＣＯＳ法によるフィールド酸化を行ない厚
いフィールド酸化膜１４を形成する。（第２図（Ｃ）） この後、前記窒化シリコン膜を除去しゲート酸化膜１５
および高濃度にリンドープされたポリシリコン層からな
るゲート電極１６を通常の工程により形成する。
レジストパターンを形成し、イオン注入法によりボロン
（Ｂ）イオンを注入し、一般論理用ｎ−ＭＯ３ＦＥＴの
ｐ−チャンネルストッパー層１２および高耐圧ｐ−ＭＯ
ＳＦＥＴのｐ−オフセット低抵抗層１３を同時に形成し
、レジストパターン除去後、前記窒化シリコン膜をマス
クとしてＬＯＣＯＳ法によるフィールド酸化を行ない厚
いフィールド酸化膜１４を形成する。（第２図（Ｃ）） この後、前記窒化シリコン膜を除去しゲート酸化膜１５
および高濃度にリンドープされたポリシリコン層からな
るゲート電極１６を通常の工程により形成する。
更に、高耐圧ｐ−ＭＯ５側のみを開口したレジストパタ
ーン１７を形成すると共に、ゲート電極１６およびフィ
ールド酸化膜１５をマスクとして、セルファラインでボ
ロン（Ｂ）イオンを注入し、低濃度の深いｐ−拡散層１
８を形成する。
ーン１７を形成すると共に、ゲート電極１６およびフィ
ールド酸化膜１５をマスクとして、セルファラインでボ
ロン（Ｂ）イオンを注入し、低濃度の深いｐ−拡散層１
８を形成する。
続いて、第２図（ｅ）に示す如（一般論理用ｐ−ＭＯ３
ＦＥＴおよび高耐圧ＭＯ３ＦＥＴの表面のみを開口した
レジストパターン１９を形成し、セルファラインで、二
弗化ボロン（ＢＦ２”）イオンを注入し、ソース・ドレ
イン領域としてのｐ＋拡散層２０を形成する。
ＦＥＴおよび高耐圧ＭＯ３ＦＥＴの表面のみを開口した
レジストパターン１９を形成し、セルファラインで、二
弗化ボロン（ＢＦ２”）イオンを注入し、ソース・ドレ
イン領域としてのｐ＋拡散層２０を形成する。
同様にして、第２図（ｆ）に示す如く、順次ｎ−拡散層
２１およびソース・ドレイン領域としてのｎ＋拡散層２
２を形成する。
２１およびソース・ドレイン領域としてのｎ＋拡散層２
２を形成する。
この後、層間絶縁膜２３としてＢＰＳＧ膜を形成し、リ
フロー法により表面を平滑北本した後、ソース・ドレイ
ン領域と接続するためのコンタクト孔２４を穿孔した後
、アルミニウム層からなるソース・ドレイン電極２５を
形成する。このとき、ドレイン側に接している電極をゲ
ート方向に延在させ、フィールド・プレート電極２６と
する。
フロー法により表面を平滑北本した後、ソース・ドレイ
ン領域と接続するためのコンタクト孔２４を穿孔した後
、アルミニウム層からなるソース・ドレイン電極２５を
形成する。このとき、ドレイン側に接している電極をゲ
ート方向に延在させ、フィールド・プレート電極２６と
する。
そして最後に、バッシベーヨン膜（図示せず）等を形成
することにより、第１図に示した半導体集積回路装置が
完成する。
することにより、第１図に示した半導体集積回路装置が
完成する。
かかる方法によれば、イオン注入工程が簡略化され、こ
れに伴うフォトリソ工程も低減されるため、製造が容易
となる。また、素子分離用のＬＯＣＯ８工程で、高耐圧
化のための厚い絶縁膜１４を同時に形成していることに
よっても工数が低減される。
れに伴うフォトリソ工程も低減されるため、製造が容易
となる。また、素子分離用のＬＯＣＯ８工程で、高耐圧
化のための厚い絶縁膜１４を同時に形成していることに
よっても工数が低減される。
なお、実施例では、一般論理用ＣＭＯＳデバイスと高耐
圧ＣＭＯＳデバイスが同一基板上に共存する場合につい
て説明したが、高耐圧側についてはｐＭＯｓデバイス又
はｎＭＯｓデバイスのみの場合にも有効であることはい
うまでもない。
圧ＣＭＯＳデバイスが同一基板上に共存する場合につい
て説明したが、高耐圧側についてはｐＭＯｓデバイス又
はｎＭＯｓデバイスのみの場合にも有効であることはい
うまでもない。
また、不純物についても実施例に限定されることなく、
深い低濃度の拡散層の形成のためのイオン注入工程、お
よび高ｉＨ度の拡散層の形成のためのオン注入工程では
、注入電圧を前者の工程でより大きくするか又は、前者
の工程で拡散係数のより大きい不純物を選択するかによ
って、拡散深さを調整するとよい。
深い低濃度の拡散層の形成のためのイオン注入工程、お
よび高ｉＨ度の拡散層の形成のためのオン注入工程では
、注入電圧を前者の工程でより大きくするか又は、前者
の工程で拡散係数のより大きい不純物を選択するかによ
って、拡散深さを調整するとよい。
更に、耐圧が数十ボルト程度で良い場合は、高耐圧側の
ソース・ドレインのｎ−拡散層およびｐ−拡散層は省略
してもよい。
ソース・ドレインのｎ−拡散層およびｐ−拡散層は省略
してもよい。
以上説明してきたように、本発明の方法によれば、高耐
圧Ｍ ＯＳのオフセット低抵抗層と該オフセット低抵抗
層と同じ導電型の一般論理用ｃ Ｍ Ｏ８のチャンネル
ストッパー層とを同時に形成するようにしているため、
工程が大幅に簡略化され、製造か容易となる。
圧Ｍ ＯＳのオフセット低抵抗層と該オフセット低抵抗
層と同じ導電型の一般論理用ｃ Ｍ Ｏ８のチャンネル
ストッパー層とを同時に形成するようにしているため、
工程が大幅に簡略化され、製造か容易となる。
第１図は、本発明実施例の方法によって形成された半導
体集積回路装置の（１■造を示す図、第２図（ａ）乃至
（ｆ）は、同装置の製造工程図、第３図（ａ）乃至（Ｃ
）は高耐圧のためのデバイス（を造例を示す図である。 １・・・ｎＷンリコンＶ、板、２・ｐウェル、３・・・
高耐圧のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ 、 ４ ・・・
高耐圧のｎ Ｍ Ｏ５ＦＥＴ、５＝・一般論理用ｎ Ｍ
ＯＳ Ｆ Ｅ Ｔ 、 ６−−股論理用ｐ Ｍ ＯＳ
Ｆ Ｅ Ｔ、７・・・酸化シリコン嘆、８・・窒化シリ
コン膜、９・・・レジストパターン、１０・・ｎ−チャ
ンネルストッパー層、１１・・・ｎ−オフセット低抵抗
層、１２・・・ｐ−チャンネルストッパー層、１３・・
・ｐ−オフセット低抵抗層、１４・・・フィールド酸化
膜、１５・・・ゲート酸化膜、１６・・・ゲート電極、
１７・・・レジストパターン、１８・・・ｐ−拡散層、
１９−・・レジストパターン、２０・・・ｐ＋拡散層、
２１・・ｎ−拡散層、２２・・・ｎ＋拡散層、２３・・
・層間絶縁膜、２４・・・コンタクト孔、２５・・・ソ
ース・ドレイン電極、２６・・・フィールドプレート電
極、１１１・・・絶縁膜、１１２・・ゲート、１１３・
・・ドレイン、１１２ａ・・・スタックドゲート、１１
３ａ・・・低濃度層、１２３・・ドレイン、１１５・・
・フィールドプレート。
体集積回路装置の（１■造を示す図、第２図（ａ）乃至
（ｆ）は、同装置の製造工程図、第３図（ａ）乃至（Ｃ
）は高耐圧のためのデバイス（を造例を示す図である。 １・・・ｎＷンリコンＶ、板、２・ｐウェル、３・・・
高耐圧のｐ −Ｍ ＯＳ Ｆ Ｅ Ｔ 、 ４ ・・・
高耐圧のｎ Ｍ Ｏ５ＦＥＴ、５＝・一般論理用ｎ Ｍ
ＯＳ Ｆ Ｅ Ｔ 、 ６−−股論理用ｐ Ｍ ＯＳ
Ｆ Ｅ Ｔ、７・・・酸化シリコン嘆、８・・窒化シリ
コン膜、９・・・レジストパターン、１０・・ｎ−チャ
ンネルストッパー層、１１・・・ｎ−オフセット低抵抗
層、１２・・・ｐ−チャンネルストッパー層、１３・・
・ｐ−オフセット低抵抗層、１４・・・フィールド酸化
膜、１５・・・ゲート酸化膜、１６・・・ゲート電極、
１７・・・レジストパターン、１８・・・ｐ−拡散層、
１９−・・レジストパターン、２０・・・ｐ＋拡散層、
２１・・ｎ−拡散層、２２・・・ｎ＋拡散層、２３・・
・層間絶縁膜、２４・・・コンタクト孔、２５・・・ソ
ース・ドレイン電極、２６・・・フィールドプレート電
極、１１１・・・絶縁膜、１１２・・ゲート、１１３・
・・ドレイン、１１２ａ・・・スタックドゲート、１１
３ａ・・・低濃度層、１２３・・ドレイン、１１５・・
・フィールドプレート。
Claims (4)
- （１）１導電型の半導体基板内に他の導電型のウェルを
形成する工程と、 前記１導電型の半導体基板および他の導電型のウェル内
に夫々異なる型のチャネルを有する電界効果トランジス
タ（ＦＥＴ）を形成する素子領域形成工程と、 電極配線層の形成工程とを含み、同一半導体基板内に一
般論理ＣＭＯＳデバイスおよび高耐圧ＭＯＳデバイスを
具えた半導体装置の製造方法において、 一般論理ＣＭＯＳデバイスのチャンネルストッパーとし
ての一導電型の不純物領域と高耐圧ＭＯＳデバイスのオ
フセット低抵抗層としての該不純物領域と同じ導電型の
不純物領域とを同一工程で形成するようにしたことを特
徴とする半導体装置の製造方法。 - （２）前記素子領域形成工程において素子分離用の絶縁
膜の形成のためのＬＯＣＯＳ工程において、高耐圧ＭＯ
Ｓデバイスのソースとドレインの間にも開口を有するマ
スクパターンを使用し、素子分離用の絶縁膜の形成と同
時にソース・ドレインの間に相当する領域に厚い絶縁膜
を形成するようにしたことを特徴とする特許請求の範囲
第（１）項記載の半導体装置の製造方法。 - （３）前記素子領域形成工程において、ソース・ドレイ
ン領域形成のためのイオン注入工程に先立ち、高耐圧Ｍ
ＯＳデバイスに対して、ソース・ドレイン領域と同じ導
電型であって低濃度の深い拡散層を形成する工程を含む
ことを特徴とする特許請求の範囲第（１）項又は第（２
）項記載の半導体装置の製造方法。 - （４）前記電極配線層の形成工程において、ソース・ド
レイン電極パターンの形成に際し、高耐圧側のドレイン
電極をオフセット低抵抗層の真上に延在させるようにし
たことを特徴とする特許請求の範囲第（１）項又は第（
２）項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174030A JPS6329967A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
| US07/074,059 US4818719A (en) | 1986-07-24 | 1987-07-16 | Method of manufacturing an integrated CMOS of ordinary logic circuit and of high voltage MOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174030A JPS6329967A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329967A true JPS6329967A (ja) | 1988-02-08 |
Family
ID=15971404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174030A Pending JPS6329967A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4818719A (ja) |
| JP (1) | JPS6329967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233965A (ja) * | 1990-02-08 | 1991-10-17 | Toshiba Corp | 絶縁ゲート型集積回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
| US5128823A (en) * | 1989-06-14 | 1992-07-07 | Nippondenso Co., Ltd. | Power semiconductor apparatus |
| WO1995022174A1 (en) * | 1994-02-15 | 1995-08-17 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
| US5424226A (en) * | 1994-04-11 | 1995-06-13 | Xerox Corporation | Method of fabricating NMOS and PMOS FET's in a CMOS process |
| US5550064A (en) * | 1995-09-29 | 1996-08-27 | United Microelectronics Corporation | Method for fabricating high-voltage complementary metal-oxide-semiconductor transistors |
| JP3006539B2 (ja) * | 1997-05-12 | 2000-02-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6214674B1 (en) * | 1998-12-02 | 2001-04-10 | United Microelectronics Corp. | Method of fabricating high voltage device suitable for low voltage device |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2009088449A (ja) * | 2007-10-03 | 2009-04-23 | Panasonic Corp | 半導体装置およびその製造方法 |
| KR20100079122A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 고전압용 반도체 소자 및 그의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
| US4333225A (en) * | 1978-12-18 | 1982-06-08 | Xerox Corporation | Method of making a circular high voltage field effect transistor |
| US4426766A (en) * | 1981-10-21 | 1984-01-24 | Hughes Aircraft Company | Method of fabricating high density high breakdown voltage CMOS devices |
| DE3369030D1 (en) * | 1983-04-18 | 1987-02-12 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor |
| US4696092A (en) * | 1984-07-02 | 1987-09-29 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
-
1986
- 1986-07-24 JP JP61174030A patent/JPS6329967A/ja active Pending
-
1987
- 1987-07-16 US US07/074,059 patent/US4818719A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233965A (ja) * | 1990-02-08 | 1991-10-17 | Toshiba Corp | 絶縁ゲート型集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4818719A (en) | 1989-04-04 |
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