JP2002170391A - 不揮発性メモリの基準電圧発生回路 - Google Patents
不揮発性メモリの基準電圧発生回路Info
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Abstract
ドギャップ回路によってレイアウト面積を小さくしなが
ら、各モードに応じた温度特性が実現できる不揮発性メ
モリの基準電圧発生回路を提供する。 【解決手段】 基準電圧発生回路100は、バンドギャ
ップ回路110とレベル補正用レギュレータ回路120
からなり、バンドギャップ回路100は、抵抗25,2
7,28の抵抗値の設定により書き込み/消去モードお
よびベリファイ/読み出しモードのそれぞれに応じた温
度特性の出力電圧REF1,REF2を生成し、その1
つをトランスファーゲート30,31で選択してREF
とする。レベル補正用レギュレータ回路120は、出力
REFに基づいてモード毎に要求されるレベルの出力電
圧OUT(基準電圧)を生成する。
Description
基準電圧発生回路に関し、特に、書込み、消去、ベリフ
ァイ(verify)の各電圧を生成するに際し、1つのバン
ドギャップ回路によって各動作モード(書き込み/消
去、ベリファイ/リード)に応じた温度特性を得ること
のできる不揮発性メモリの基準電圧発生回路に関する。
または書き込みの後、消去または書き込みが正しく行わ
れたか否かを確認するために、書き込みベリファイまた
は消去ベリファイを行い、これに対して読み出し動作を
行うことが行われている。そのため、不揮発性半導体メ
モリの内部で、消去ベリファイ時(または書き込みベリ
ファイ時)および読み出し時にメモリセルのゲート電圧
として用いられる消去ベリファイ電圧(または書き込み
ベリファイ電圧)および読み出し電圧を基準電圧発生回
路により生成している。上記の消去ベリファイ電圧、書
き込みベリファイ電圧、及び読み出し電圧を切替えるこ
とにより、各ワード線には、選択的に電圧が出力され
る。
発生回路の具体例を示す。基準電圧発生回路500は、
出力電圧REFを発生するバンドギャップ(BGR)回
路510と、このバンドギャップ回路510に接続され
る書込用レギュレータ回路520より構成されている。
書込用レギュレータ回路520は、バンドギャップ回路
510の出力電圧REFを入力とし、このREFに基づ
いて出力電圧OUTを生成する。バンドギャップ回路5
10は、P型トランジスタ1,4,6、N型トランジス
タ2,5、抵抗3,7、及びダイオード8を備えて構成
されている。
は、共に電源ラインに接続されている。P型トランジス
タ1のゲートとドレインは共通接続され、この部分はN
型トランジスタ2のドレインに接続されている。P型ト
ランジスタ4は、ゲートがP型トランジスタ1のドレイ
ンに接続され、更にドレインはN型トランジスタ5のド
レインに接続されている。P型トランジスタ6は、ゲー
トがP型トランジスタ1のドレインに接続されている。
P型トランジスタ6のドレインからは、抵抗3の抵抗値
に反比例した定電流が出力される。P型トランジスタ
1,4,6は、これらのゲートが並列接続された状態で
N型トランジスタ2のドレインに接続されている。N型
トランジスタ2のソースは抵抗3を介して接地され、ゲ
ートはN型トランジスタ5のゲートに接続されている。
N型トランジスタ5のソースは接地され、N型トランジ
スタ5のドレインとゲートは、共にP型トランジスタ6
のソースに接続されている。P型トランジスタ6のドレ
インと接地間には、抵抗7とダイオード8を直列接続し
た回路が挿入されている。抵抗7の高電位側からは、バ
ンドギャップ回路510の出力として、出力電圧REF
が出力される。
7とダイオード8からなる直列回路に供給される定電流
は、抵抗3の抵抗値に反比例する。そのため、抵抗7に
は、抵抗3の抵抗値に応じた降下電圧、すなわち、抵抗
7の抵抗値R7と抵抗3の抵抗値R3の抵抗値の比(=
抵抗R7/抵抗R3)で設定された電圧降下VRが発生
し、この電圧降下VRとダイオード8の順方向電圧VF
の和(=VR+VF)が、出力電圧REFとして出力さ
れる。また、この出力電圧REFの温度依存性δ(RE
F)/δTは、抵抗7,3の抵抗値R7,R3と、トラ
ンジスタ1,2,4,5,6の各〔チャネル幅/長=W
/L〕比と、ダイオード8の順方向電圧VFにより、次
式で表される。
/K〕、qは電子単体が持つ電荷量(素電荷)で1.6
×e-19 〔C〕、Tは絶対温度、W1,W2,W4,W
5,W6はトランジスタ1〜6の各チャネル幅、L1,
L2,L4,L5,L6はトランジスタ1〜6の各チャ
ネル長さ、k/qは定数である)この式(1)は、ダイ
オード8の順方向電圧VFの温度依存性δ(VF)/δ
Tが、通常は負の値を持ち、出力電圧REFの温度依存
性δ(REF)/δTが抵抗7,3の抵抗値比R7/R
3により設定可能であることがわかる。すなわち、RE
Fレベルに温度依存性を持たせるには、抵抗値比R7/
R3を設定するのみでよい。
差動増幅器9、P型トランジスタ10、および抵抗11
を備えて構成されている。差動増幅器9の(−)入力端
子には、バンドギャップ回路510の出力電圧REFが
入力され、(+)入力端子には抵抗11の分割端子(抵
抗R10とR11により分割)の電圧Sref が入力され
ている。差動増幅器9の出力端子にはP型トランジスタ
10のゲートが接続され、ドレインと接地間には抵抗1
1が接続されている。P型トランジスタ10のソース
は、電源ラインに接続されている。差動増幅器9は、
(−)および(+)の入力端子に入力されたREF値と
Sref 値を比較する。
ギュレータ520のOUTレベルは、抵抗11の抵抗値
R10,11による分割比に基づいて、次式のように求
めらる。 OUT={(R10+R11)/R10}×REF ・・・(2) また、バンドギャップ回路510から出力されるREF
レベルは、上記のように温度依存性を持たないように設
定したため、書き込み用レギュレータ520のOUTレ
ベルも温度依存性を持たない設定になる。
後(消去後も含め)、書き込みが正しく行われたか否か
を判定するため、書き込み後に書き込みベリファイが行
われる。また、不揮発性メモリのメモリセルはMOS
(Metal Oxide SemiconductorTransistor) の一種であ
るため、通常、低温時のしきい値が高く、高温になるに
従って低くなる特性をもっている。したがって、書き込
み後、ベリファイを行う際、低温時にはベリファイレベ
ルが高く、高温になるにつれてベリファイレベルが低く
なるように設定すれば、メモリセルのしきい値の温度特
性に合致するため、ベリファイが有利に行われることに
なる。そこで、高温になるに従ってベリファイレベルが
低くなるような回路が求められる。このような温度特性
を持ったベリファイレベルを得るためには、基準電圧発
生回路を後述する図6の(b)に示す構成にし、温度依
存性を持ったバンドギャップ回路で基準電圧を生成し、
ベリファイ用レギュレータ回路で必要なレベルを得るよ
うにすればよい。
レギュレータ回路を備えた従来の基準電圧発生回路の書
き込み用およびベリファイ用の概略構成を示す。図6の
(a)は書き込み用の基準電圧発生回路601であり、
温度依存性無しのバンドギャップ(BGR)回路611
と、このバンドギャップ回路611に接続された書き込
み用レギュレータ回路612を備えて構成され、レギュ
レータ回路612からは書き込み用の基準電圧が出力さ
れる。この書き込み用基準電圧は、バンドギャップ回路
611が温度依存性を持たないことから、温度依存性無
しになっている。また、図6の(b)はベリファイ用の
基準電圧発生回路602であり、温度依存性有りのバン
ドギャップ(BGR)回路611と、このバンドギャッ
プ回路621に接続されたベリファイ用レギュレータ回
路622を備えて構成され、レギュレータ回路622か
らはベリファイ用の基準電圧が出力される。バンドギャ
ップ回路621は、その出力レベルが温度依存性を持つ
ように設定(温度が高くなるに従い、出力レベルが低く
なる)されるため、ベリファイ用レギュレータ622の
入力(バンドギャップ回路の出力)が温度に対して変動
し、ベリファイ用レギュレータ回路622の出力レベル
も変動することになる。
レータ回路612の出力レベルと温度の関係を示す。上
記したように、バンドギャップ回路611に温度依存性
が無いことから、に示すように、温度変化に関わらず出
力電圧は一定値を示している(図7)。バンドギャップ
回路611に温度依存性が無いことから、書き込み用レ
ギュレータ回路622の出力レベルも温度変化と無関係
に一定となる。したがって、不揮発性メモリ(メモリセ
ル)がどの様な温度環境下にあっても、一定レベルの電
圧をドレインおよびゲートに与えることが可能になり、
温度に関係なく書き込みが行えるようになる。
ュレータ回路622の出力レベルと温度の関係を示す。
図8から明らかなように、バンドギャップ回路621の
出力レベルが温度依存性を持つように設定されているた
め、ベリファイ用レギュレータ回路622の出力レベル
は、温度に応じて変化(温度が高くなるに従い、出力レ
ベルが低くなる)する。このように、メモリセルのしき
い値の温度特性に応じたベリファイレベルが得られるた
め、書き込み後のベリファイにおいて有利な条件を作れ
ることになる。
ギャップ回路611とベリファイ用のバンドギャップ回
路621は同一回路構成であり、書き込み用レギュレー
タ回路612とベリファイ用レギュレータ回路622も
同一回路構成である。ただし、ベリファイ用レギュレー
タ回路622の出力レベルをメモリセルのしきい値の温
度特性に応じたレベルと同じ変動にするため、次のよう
な対策がとられる。ベリファイ用バンドギャップ回路6
21のREFの温度依存性δ(REF)/δTは、抵抗
7,抵抗3の抵抗値R7,R3と、トランジスタ1,
2,4〜6のチャネル〔幅/長=W/L〕比と、ダイオ
ード8の順方向電圧VFとにより、次式で表される。
性δ(VF)/δTは、通常は負の値を持ち、REFの
温度依存性δ(REF)/δTは、図5の抵抗7と3の
抵抗値比(R7/R3)により設定可能であることを示
している。すなわち、抵抗7と3の抵抗値の設定によ
り、低温では高く、高温では低くなるような温度依存性
をREFレベルに持たせることができる。
書き込み用レギュレータ520の出力(OUT)レベル
は、抵抗11を抵抗値R10とR11で分割することに
よって、 OUT={(R10+R11)/R10}×REF ・・・(4) で決まり、抵抗11の抵抗値R10と抵抗値11により
ベリファイに必要なレベルを得ることができる。また、
REFレベルは、温度依存性が低温では高く、高温では
低くなるようにしたため、ベリファイ用レギュレータの
出力(OUT)レベルの温度依存性も、低温では高く、
高温では低くなる。以上より明らかなように、書き込み
及びベリファイにおいて、温度依存性が異なる書き込み
レベルとベリファイレベルを得るためには、書き込み用
バンドギャップ回路とベリファイ用バンドギャップ回路
の2つのバンドギャップ回路を持つ必要がある。なお、
式(3)を満たす従来技術として、特開平11−154
397号公報があり、メモリセルの閾値電圧と同等の温
度依存性をもち、低温では高い出力レベル、高温では低
い出力レベルを設定できるようにし、低温においてメモ
リセルの読み出しスピードが遅くなるのを改善してい
る。
性メモリの基準電圧発生回路によると、以下の問題があ
る。 (1)バンドギャップ回路はアナログ構成であり、精度
向上のために小さなMOSトランジスタを多数組み合わ
せ、半導体ウエハ内におけるMOSトランジスタのしき
い値のばらつきの影響を抑えている。このため、1つの
バンドギャップ回路のレイアウト面積が大きくなってい
る。近年、IC(集積回路)のコスト削減のため、レイ
アウト面積を優先にした開発が多くなってきており、レ
イアウト面積が大きくなるバンドギャップ回路はネック
になっている。 (2)書き込み時(消去時)には、メモリセルのドレイ
ン電圧およびゲート電圧に温度依存性が無く常に一定レ
ベルとなって、書き込み特性が温度に依存しないように
し、書き込み後(消去後)には、メモリセルのしきい値
の温度特性に応じたベリファイレベルが得られ、ベリフ
ァイにおけるマージンの確保が得られるようにするため
には、書き込み(消去)用とベリファイ用の2つのバン
ドギャップ回路を設けねばならないが、これによりレイ
アウト面積は更に増加する。この問題は、特開平11−
154397号公報においても同様に生じる。
タ回路と1つのバンドギャップ回路によってレイアウト
面積を小さくしながら、各モードに応じた温度特性が実
現できる不揮発性メモリの基準電圧発生回路を提供する
ことにある。
達成するため、不揮発性メモリの書き込み/消去モード
およびベリファイ/読み出しモードに応じて書き込み電
圧または消去電圧のほか、ベリファイ電圧を設定してメ
モリセルのゲートに印加するための基準電圧発生回路に
おいて、前記モードのそれぞれに応じた温度特性の出力
電圧を生成すると共に、前記モード毎に前記温度特性を
切り替えるバンドギャップ回路と、前記バンドギャップ
回路の出力電圧に基づいて前記モード毎の基準電圧を生
成するレベル補正用レギュレータ回路を備えることを特
徴とする不揮発性メモリの基準電圧発生回路を提供す
る。
は、書き込み/消去モードおよびベリファイ/読み出し
モードのそれぞれに対応した温度−出力電圧特性の出力
電圧が生成され、その1つが前記モードに応じて選択し
て出力される。選択された出力電圧は、レベル補正用レ
ギュレータ回路によってモード毎に出力レベルを補正
し、これを基準電圧とする。したがって、書き込み/消
去モードおよびベリファイ/読み出しモードの各基準電
圧を1つのバンドギャップ回路と1つのレベル補正用レ
ギュレータ回路により生成することができるため、レイ
アウト面積を小さくしながら、各モードに応じた温度特
性が実現できる。
て図面を基に説明する。 〔第1の実施の形態〕図1は、本発明の不揮発性メモリ
の基準電圧発生回路を示す。本発明の基準電圧発生回路
100は、バンドギャップ(BGR)回路110と、こ
のバンドギャップ回路110に接続されるレベル補正用
レギュレータ回路120より構成されている。バンドギ
ャップ回路110から出力される出力電圧REFのレベ
ルは、モード(書き込みモード、ベリファイモード)毎
に異なるため、レベル補正用レギュレータ回路120に
よってレギュレートを行う。例えば、温度25℃にて、
各モード毎でも同一レベルが得られるように、レベル補
正用レギュレータ回路120の抵抗35のSref を取り
出すための抵抗比をトランスファーゲート36,37で
モード毎に変更し、出力レベルの調整を行って出力電圧
OUT(基準電圧)を生成している。
トランジスタ21,22,23の各ソースは、共に電源
ライン32に接続されている。P型トランジスタ21
は、そのゲートとドレインが共通接続され、この部分は
N型トランジスタ24のドレインに接続されている。P
型トランジスタ22は、P型トランジスタ21のドレイ
ンにゲートが接続され、そのドレインはN型トランジス
タ25のドレインに接続されている。さらに、P型トラ
ンジスタ23は、ゲートがP型トランジスタ21のドレ
インに接続され、ドレインから抵抗25の抵抗値に反比
例した定電流を出力する。P型トランジスタ21,2
2,23は、ゲートが並列接続され、N型トランジスタ
24のドレインに接続されている。N型トランジスタ2
4のソースは抵抗25を介して接地され、ゲートはN型
トランジスタ26のゲートに接続されている。N型トラ
ンジスタ26のソースは接地され、ドレインとゲートは
直に接続されている。P型トランジスタ23のドレイン
と接地間には、抵抗27,28とダイオード29を直列
にした回路が接続されている。抵抗27の高電位側(R
EF1)と出力端子42の間にはスイッチとなるトラン
スファーゲート30が接続され、WRITE端子40の
印加電圧に応じてオン/オフする。さらに、抵抗27,
28の接続点(REF2)と出力端子42の間にはトラ
ンスファーゲート31が接続され、ベリファイ端子41
の印加電圧に応じてオン/オフする。出力端子42から
は、出力電圧REFが出力される。トランジスタ21,
11,23の基板電極はそれぞれのドレインに接続さ
れ、トランジスタ24の基板電極は接地され、トランジ
スタ26の基板電極はソースに接続されている。
動増幅器33を主体に構成され、バンドギャップ回路1
10の出力電圧REFが(−)入力端子に入力され、そ
の出力端子にはP型トランジスタ34のゲートが接続さ
れている。P型トランジスタ34のドレインと接地間に
は抵抗35が接続され、ソースは電源ライン38および
基板電極に接続されている。抵抗35は抵抗値R1,R
2,R3の3つに分割され、各境界により2ヵ所の分割
点(取り出し位置)が設けられており、それぞれから電
圧Sref1と電圧Sref2が取り出される。電圧Sref1が出
力される分割点と差動増幅器33の(+)入力端子の間
にはトランスファーゲート36が接続され、電圧Sref2
が出力される分割点と差動増幅器33の(+)入力端子
の間にはトランスファーゲート37が接続されている。
トランスファーゲート36の制御端子はWRITE端子
40に接続され、トランスファーゲート37の制御端子
はベリファイ端子41に接続されている。差動増幅器3
3は、2つの入力端子に入力されたREF値とSref 値
を比較、その結果に応じた出力電圧OUTを出力する。
00の動作の概略について説明する。バンドギャップ回
路110内部の抵抗を抵抗27と抵抗28の2つに分
け、それぞれの接続点にトランスファーゲート30、3
1を接続し、これらをWRITEモードとベリファイモ
ードに応じて駆動することにより、バンドギャップ回路
110の出力レベルが変化する。この構成により、バン
ドギャップ回路110の出力レベルの温度依存性も異な
るようになる。バンドギャップ回路110の出力レベル
が、モード(WRITEモード、ベリファイモード)毎
に異なる結果、レベル補正用レギュレータ120により
レギュレートを行う必要がある。例えば、温度25℃に
おいてモードによらず同一出力レベルが得られるよう
に、抵抗35の抵抗比を変更する。この変更は、電圧S
ref1と電圧Sref2の各出力点に接続したトランスファー
ゲート36と37をWRITEモードとベリファイモー
ドで切り替えることにより行い、これによってレギュレ
ータレベル補正用レギュレータ120の出力レベルが調
整される。
細について説明をする。バンドギャップ回路110にお
いて、P型トランジスタ23からダイオードに至る回路
は、定電流回路を形成している。この定電流回路は、P
型トランジスタ23のドレインから定電流が出力され、
この定電流は抵抗25の抵抗値に反比例した値となる。
トランスファゲート30と31の選択は、不揮発性メモ
リのWRITEモードとベリファイモードにより選択さ
れる。すなわち、WRITEモード時にはトランスファ
30が選択され、REF1(抵抗27の高電位側出力)
のレベルがREFとして出力され、ベリファイモード時
にはトランスファ31が選択され、REF2(抵抗27
と28の接続点の出力)のレベルがREFとして出力さ
れる。
流回路に流れる定電流は、抵抗25の抵抗値に反比例す
る。そのため、抵抗27,28には、これらの抵抗値に
比例し、かつ抵抗25の抵抗値に反比例した電圧降下、
すなわち、抵抗比{(抵抗27+抵抗28)/抵抗2
5}で決まる電圧降下が発生し、この電圧値VRとダイ
オード29の順方向電圧VFの和が、出力電圧REF1
として出力される。また、この出力電圧REF1の温度
依存性δ(REF1)/δTは、抵抗28,27と抵抗
25の抵抗値R28,R27,R25と、トランジスタ
21,22,23,24,26の各〔チャネル幅/長=
W/L〕比と、ダイオード29の順方向電圧VFとによ
り定まり、次式で表される。
〜24,26の各チャネル幅、L21〜 24,L26
はトランジスタ21〜24,26の各チャネル長、k/
qである)この式(5)は、ダイオード29の順電圧V
Fの温度依存性δ(VF)/δTは、通常は負の値を持
ち、REF1の温度依存性δ(REF1)/δTは、抵
抗28,27,25の抵抗値比{(R28+R27)/
R25}により設定可能なことを表している。すなわ
ち、抵抗27,28,25の各抵抗値の設定により、R
EF1のレベルが温度依存性を持たないようにすること
ができる。
イオード29の直列回路に供給される定電流は、抵抗2
5の抵抗値に反比例する。そのため、抵抗28には、抵
抗28の抵抗値に比例し、かつ抵抗25の抵抗値に反比
例した電圧降下、すなわち、抵抗28および25の抵抗
値比(抵抗28/抵抗25)で設定可能な降下電圧が発
生し、この降下電圧とダイオード29の順方向電圧VF
の和が、REF2としてトランスファゲート31を介し
て出力される。また、このREF2の温度依存性δ(R
EF2)/δTは、抵抗28と25の抵抗値R28,R
25と、トランジスタ21〜24,26の各〔チャネル
幅/長=W/L〕比と、ダイオード29の順方向電圧V
Fとにより、次式で表される。
度依存性δ(VF)/δTは、通常は負の値を持ち、R
EF2の温度依存性δ(REF2)/δTは、抵抗2
8,25の抵抗値比(R28/R25)により設定可能
であることを示している。すなわち、REF2のレベル
は、抵抗28,25の設定によって温度依存性を持ち、
低温では高く、高温では低くなるように設定される。
ト30,31の選択によってREF1またはREF2が
選択されることにより、最終的な出力であるREFのレ
ベルは異なるものとなり、同時に、REFレベルの温度
依存性も異なることになる。このように、バンドギャッ
プ回路110の出力(REF)レベルが、WRITEモ
ードとベリファイモードで異なるため、一旦、レベル補
正用レギュレータ回路120でレギュレートする。WR
ITEモード時には、レベル補正用レギュレータ回路1
20のトランスファーゲート36が駆動される。また、
バンドギャップ回路110ではトランスファーゲート3
0が選択される。このとき、レベル補正用レギュレータ
回路120の出力(OUT)レベルは、抵抗35を分割
している抵抗値R1〜R3によって決まり、次の式で表
される。
路120ではトランスファーゲート37が選択される。
また、バンドギャップ回路110ではトランスファーゲ
ート31が選択される。このため、レベル補正用レギュ
レータ回路120の出力(OUT)レベルは、抵抗35
を分割している抵抗値R1〜R3によって、次式で求め
られる。 OUT={(R1+R2+R3)/(R1+R2)}×REF2・・・(8)
のトランスファ30,31の選択とレベル補正用レギュ
レータ回路120のトランスファーゲート36,37の
選択を連動させ、WRITEモードとベリファイモード
において、REF1とREF2のレベルが異なる分を、
レベル補正用レギュレータ回路120の抵抗35の抵抗
比の設定(電圧Sref1と電圧Sref2の取り出し位置の選
択)により、レベル補正用レギュレータ回路120の出
力(OUT)レベル(基準電圧)を2つのモードで同一
レベルに設定することが可能になる。例えば、25℃に
おいて、WRITEモードとベリファイモードに変化し
ても、レベル補正用レギュレータ回路120の出力(O
UT)レベルは、常に同一値が得られるようになる。ま
た、レベル補正用レギュレータ回路120の出力(OU
T)レベル(=基準電圧)の温度特性は、WRITEモ
ード時にはREF1レベルが温度依存性を持たないた
め、温度に関係なくOUTレベルは一定値になる。更
に、レベル補正用レギュレータ回路120のOUTレベ
ルの温度特性は、ベリファイモード時には、REF2が
温度特性を持たない(低温では高く、高温では低い)た
め、低温時にはOUTレベルが高く、高温になるに従っ
て低くなる設定になる。
路120の出力電圧OUTを基準電圧源にした場合、例
えば、温度25℃時には、WRITEモードでもベリフ
ァイモードでも同じ値が得られることになる。しかし、
WRITEモード時には、レベル補正用レギュレータ回
路120の出力(OUT)レベルは、温度変化に関係な
く温度25℃のときのOUTレベルと同じ値に設定され
ることになる。ベリファイモード時には、低温時のOU
Tレベルが高くなり、高温時のOUTレベルが低くなる
ように設定される。
のトランスファーゲート30,36の動作について説明
する。WRITE時においては、メモリセルのドレイン
とゲートの電圧は温度依存性を持たない一定レベルが必
要である。そこで、WRITE時には、以下のように動
作する。バンドギャップ回路110のWRITE端子4
0には、WRITE信号として“H”レベルの電圧を印
加する。これにより、バンドギャップ回路110からは
REF1=REFが出力される。ここで、REF1は温
度依存性がないため、REF信号も温度依存性がなく、
一定レベルになる。トランスファーゲート30と同時
に、レベル補正用レギュレータ回路120のトランスフ
ァーゲート36が選択される。これにより、Sref1がト
ランスファーゲート36を通して差動増幅器33の
(+)入力端子に印加され、Sref1=Sref となる。こ
のレベル補正用レギュレータ回路120の出力(OU
T)レベルも温度依存性がないので、一定レベルを得る
ことができる。
性を持った出力レベルが必要である。温度が低いときに
はベリファイレベルは高く、温度が高いときにはベリフ
ァイレベルが低くなることが求められる。そこで、バン
ドギャップ回路110のベリファイ端子41に“H”レ
ベルの電圧を印加する。このため、バンドギャップ回路
110はトランスファーゲート31を選択し、REF2
=REFにする。この動作により、REFレベルは、温
度が低いときには高く、温度が高いときには低くなる。
同時に、レベル補正用レギュレータ回路120において
は、トランスファーゲート31の選択に連動してトラン
スファーゲート37が選択され、Sref2=Sref とな
る。レベル補正用レギュレータ回路120の出力(OU
T)レベルは、REFレベルに応じて温度が低いときに
は高く、温度が高いときには低くなる。
1つのレベル補正用レギュレータ回路を用いて温度依存
性無しの書き込み用電圧と温度依存性有りのベリファイ
用電圧を生成するための回路を示す。この回路構成は、
レベル補正用レギュレータ回路120の出力電圧(OU
T)を基準電圧源とし、その基準電圧を書き込み用レギ
ュレータ回路130とベリファイ用レギュレータ回路1
40に印加するようにしている。これにより、書き込み
用レギュレータ回路130から出力される書き込みレベ
ルは温度依存性を持たず、ベリファイ用レギュレータ回
路140から出力されるベリファイレベルは温度依存性
を持つようになる。
電圧レベルと温度の関係を示す。図3から明らかなよう
に、書き込み時には、バンドギャップ回路110ではR
EF2が選択され、REFが温度依存性を持つように設
定(特性a)されることにより、書き込み用レギュレー
タ回路130から出力される書き込みレベルは温度依存
性を持つようになる(特性c)。一方、ベリファイ時に
は、バンドギャップ回路110ではREF1が選択さ
れ、REFが温度依存性を持たないように設定(特性
b)することにより、ベリファイ用レギュレータ回路1
40から出力されるベリファイレベルは温度依存性を持
たないようになる(特性d)。
によれば、書き込み(消去)、ベリファイの際の基準電
圧源となるバンドギャップ回路を従来の2つから1つに
減らせるようになるため、レイアウト面積の削減が可能
になる。また、ベリファイモードにおいて、バンドギャ
ップ回路110の出力部のトランスファーゲート及び電
圧補正用のレギュレータ回路の抵抗部のトランスファー
ゲートの選択により、より細かい温度特性のベリファイ
レベルが得られるため、メモリセルの温度特性等の特性
に細かく対応が可能となり、メモリセルの特性を最大限
に引き出すことが可能となる。近年、微細化が進み、メ
モリセルの特性を十分に引き出すことが難しくなってき
ている。また、ローコスト化も要求されている。このよ
うな要求を満たすことは従来技術では不可能であった
が、本発明によれば、書き込み(消去)に応じたレベル
を最適に生成し、ベリファイモードに応じたレベルを最
適に生成でき、メモリセルの特性に合わせたレベルを作
り出せ、さらにレイアウト面積を小さくできる。このた
め、上記した課題が解決される。
明をする。 〔第2の実施の形態〕図4は本発明の他の実施の形態を
示す。図4においては、図1と同一または同一機能を有
するものには同一引用数字を用いており、以下において
は、重複する部分の説明を省略する。バンドギャップ回
路210は、P型トランジスタ23のソースと抵抗27
の間に挿入され、その接続点からREF3を取り出せる
ようにした抵抗51と、前記接続点と出力端子42の間
に設けられたトランスファーゲート52と、このトラン
スファーゲート52のゲートに接続されたベリファイII
端子53を、図1のバンドギャップ回路110に追加し
て構成されている。トランスファーゲート30,31,
52は、不揮発性メモリのWRITEモード、ベリファ
イモード、ベリファイIIモードに応じて1つが選択され
る。すなわち、WRITEモード時にはトランスファー
ゲート30が選択されることによりREF1が出力さ
れ、ベリファイモード時にはトランスファーゲート31
が選択されることによりREF2が出力され、さらに、
ベリファイIIモード時にはトランスファーゲート52が
選択されることによりREF3が出力される。
0は、図1のレベル補正用レギュレータ回路120にト
ランスファーゲート54を追加した構成にしている。さ
らに、抵抗35に抵抗値R4を新たに設定して第3の分
割点を設け、この分割点からSref3を取り出せるように
し、この分割点と差動増幅器33の(+)入力端子との
間にトランスファーゲート54を設け、そのゲートをベ
リファイII端子53に接続している。
抗51,27,28と抵抗25の抵抗値比{(R51+
R27+R28)/R25)}で決まる電圧降下VRが
発生し、この電圧降下とダイオード29の順方向電圧V
Fの和(VR+VF)が、REF3として出力される。
また、このREF3の温度依存性δ(REF3)/δT
は、抵抗51,27,28と抵抗25の抵抗値R51,
R27、R28、R25と、各トランジスタ21〜2
4,26の〔チャネル幅/長=W/L〕比と、ダイオー
ド29の順方向電圧VFとにより、次式で示される。
〜24,26のチャネル幅、L21〜L24,L26は
トランジスタ21〜24,26のチャネル長である)こ
の式(9)は、ダイオード29の順電圧VFの温度依存
性δ(VF)/δTが、通常は負の値を持ち、REF3
の温度依存性δ(REF3)/δTは、抵抗27,2
8,51,25の抵抗値比{(R27+R28+R5
1)/R25}により設定可能であることを示してい
る。すなわち、抵抗27,28,51,25を適宜設定
することにより、REF3のレベルは温度依存性を持
ち、低温では低く、高温では高い値を得ることができ
る。
REF1、REF2、およびREF3をWRITEモー
ド、ベリファイモード、ベリファイIIモードに応じてト
ランスファーゲート30,31,51により選択するこ
とにより、バンドギャップ回路の出力(REF)レベル
は3種類に変更できる。同時に、バンドギャップ回路の
出力(REF)レベルの温度依存性も異なる。このよう
に、バンドギャップ回路210の出力レベルがWRIT
Eモード、ベリファイモード、ベリファイIIモードのそ
れぞれで異なることになるため、レベル補正用レギュレ
ータ220によってレギュレートが行われる。
バンドギャップ回路210からのREFを入力とし、こ
のREFに基づいてレベル補正用レギュレータ220の
出力電圧(OUT)を設定ならびに生成する。ベリファ
イIIモードのとき、トランスファーゲート54が選択さ
れる。また、バンドギャップ回路210ではトランスフ
ァーゲート52が選択される。このため、レベル補正用
レギュレータ220の出力(OUT)レベルは、抵抗3
5の分割点により分割された抵抗値R1,R2,R3,
R4により、次式で決定される。 OUT={(R1+R2+R3+R4)/(R1+R2+R3)}×REF3 ・・・(10)
のトランスファーゲート30,31,52の選択と、レ
ベル補正用レギュレータ220のトランスファーゲート
36,37,54の選択を連動させることにより、WR
ITEモード、ベリファイモード、ベリファイIIモード
に対応して出力されるREF1,REF2,REF3の
各レベルは相違するが、これを抵抗35の抵抗値R1〜
R4を最適に設定することにより、レベル補正用レギュ
レータの出力(OUT)レベルは、どのモードでも同じ
にすることが可能になる。例えば、25℃において、W
RITEモード、ベリファイモード、およびベリファイ
IIモードが変化したとしても、レベル補正用レギュレー
タ220の出力(OUT)レベルが常に同じ値になるよ
うに設定される。
の出力(OUT)レベルにおいては、WRITEモード
のときにREF1に温度依存性を持たせないため、温度
に関係なく一定レベルになる。また、ベリファイモード
のときには、REF2に温度依存性を持たせたことによ
り、低温時にはOUTレベルが高く、高温になるに従っ
てOUTレベルが低くなる設定になる。更に、ベリファ
イIIモードのときには、REF3に温度特性を持たせた
ため、低温時にはOUTレベルが低く、高温になるに従
ってOUTレベルが高くなる設定になる。
路220の出力(OUT)レベルを基準電圧源にした場
合、WRITEモードでもベリファイレベルでも同じ出
力値が得られる。しかし、WRITEモード時における
レベル補正用レギュレータ回路220の出力(OUT)
レベルは、温度に関係なく、OUTレベルと同一レベル
に設定されることになる。また、ベリファイモード時に
は、温度に対して低温時にはOUTレベルが高く、高温
になるに従ってOUTレベルが低くなるように設定され
る。更に、ベリファイIIモード時では、低温時にはOU
Tレベルが低くなり、高温になるに従ってOUTレベル
が高くなるように設定される。
ついて説明する。WRITE時には、メモリセルのドレ
インとゲート電圧は温度依存性を持たない一定レベルが
必要である。そこで、以下のように基準電圧を生成す
る。バンドギャップ回路210のWRITE端子40に
“H”レベルの電圧を印加し、バンドギャップ回路21
0のトランスファーゲート30を選択し、REF1=R
EFにする。REF1は温度依存性がないので、出力R
EFも温度依存性はなく、一定レベルになる。同時に、
レベル補正用レギュレータ回路220のトランスファー
ゲート36にも“H”レベルの電圧が選択されるので、
Sref1=Sref が差動増幅器33の(+)入力端子に入
力され、Sref1に対応した出力電圧OUTが出力され
る。REF1が温度依存性を持たないため、レベル補正
用レギュレータ回路220の出力(OUT)レベルも温
度に対して依存性がなく、一定レベルを得ることができ
る。
性を持ったOUTレベルが必要である。そこで、以下の
ように基準電圧を生成する。バンドギャップ回路210
のベリファイ端子41に“H”レベルの電圧を印加し、
バンドギャップ回路210のトランスファーゲート31
を選択し、REF2=REFにする。これにより、温度
が低いときにはREFが高く、温度が高いときには低い
値のREFが生成される。同時に、レベル補正用レギュ
レータ回路220のトランスファーゲート37にも
“H”レベルの電圧が印加され、Sref2=Sref になる
ため、Sref2に対応した出力電圧OUTが出力される。
REF2が温度依存性を持たないため、レベル補正用レ
ギュレータ回路220の出力(OUT)レベルも温度に
対して依存性がなく、一定レベルを得ることができる。
ベリファイIIのとき、レベル補正用レギュレータ回路2
20は温度依存性を持った出力レベルである必要があ
る。そこで、以下のように基準電圧を生成する。バンド
ギャップ回路210のベリファイII端子に“H”レベル
の電圧を印加してトランスファーゲート52を選択し、
REF3=REFにする。REF3は温度が低いときに
は低く、温度が高いときには高くなるため、REFも同
じ特性になる。同時に、レベル補正用レギュレータ回路
220のトランスファーゲート54にも“H”レベルの
電圧が印加されるため、Sref3=Sref になるため、S
ref3に対応した出力電圧OUTが出力される。このと
き、REF3が温度依存性を持つため、レベル補正用レ
ギュレータ回路220の出力(OUT)レベルは、温度
が低いときには低く、高いときには高くなる。
発性メモリが、WRITEモード、ベリファイモード、
ベリファイIIモードの3つのモードを持つ場合でも、基
準電圧源となるバンドギャップ回路が1つで済ませるこ
とができ、レイアウト面積の削減が可能になる。また、
第1の実施の形態と同様に、各回路のトランスファーゲ
ートを連動させて選択することにより、きめ細かなベリ
ファイレベルが得られるため、メモリセルの温度特性等
の特性に細かく対応することが可能になり、メモリセル
の特性を十分に引き出すことが可能になる。
段および切替手段にトランスファーゲートを用いるもの
としたが、本発明はトランスファーゲートに限定される
ものではなく、他の半導体スイッチ素子、マイクロリレ
ー等であってもよい。
発性メモリの基準電圧発生回路によれば、書き込み/消
去モードおよびベリファイ/読み出しモードのそれぞれ
に対応した温度−出力電圧特性の出力電圧が生成され、
その1つが前記モードに応じて選択して出力する1つの
バンドギャップ回路と、このバンドギャップ回路からの
出力電圧をモード毎に出力レベルを補正し、これを基準
電圧とする1つのレベル補正用レギュレータ回路により
構成したので、書き込み/消去モードおよびベリファイ
/読み出しモードのそれぞれの基準電圧を最小構成の回
路により生成することができ、レイアウト面積を小さく
しながら、各モードに応じた温度特性が実現できる。
示す回路図である。
補正用レギュレータ回路を用いて温度依存性無しの書き
込み用電圧と温度依存性有りのベリファイ用電圧を生成
するための回路を示すブロック図である。
温度の関係を示す電圧−温度特性図である。
す回路図である。
回路を備えた従来の基準電圧発生回路の書き込み用およ
びベリファイ用の概略構成を示すブロック図である。
出力レベルと温度の関係を示す電圧−温度特性図であ
る。
の出力レベルと温度の関係を示す電圧−温度特性図であ
る。
ゲート 33 差動増幅器 100,200 基準電圧発生回路 110,210 バンドギャップ(BGR)回路 120,220 レベル補正用レギュレータ回路 130 書き込み用レギュレータ回路 140 ベリファイ用レギュレータ回路
Claims (9)
- 【請求項1】 不揮発性メモリの書き込み/消去モード
およびベリファイ/読み出しモードに応じて書き込み電
圧または消去電圧のほか、ベリファイ電圧を設定してメ
モリセルのゲートに印加するための基準電圧発生回路に
おいて、 前記モードのそれぞれに応じた温度特性の出力電圧を生
成すると共に、前記モード毎に前記温度特性を切り替え
るバンドギャップ回路と、 前記バンドギャップ回路の出力電圧に基づいて前記モー
ド毎の基準電圧を生成するレベル補正用レギュレータ回
路を備えることを特徴とする不揮発性メモリの基準電圧
発生回路。 - 【請求項2】 前記ベリファイ/読み出しモードは、2
種類のベリファイモードを持つことを特徴とする請求項
1記載の不揮発性メモリの基準電圧発生回路。 - 【請求項3】 前記バンドギャップ回路は、前記温度特
性として、前記ベリファイ/読み出しモードにあっては
温度の低いときには出力レベルが高く、温度が高くなる
につれて出力レベルが低くなる特性を備えることを特徴
とする請求項1記載の不揮発性メモリの基準電圧発生回
路。 - 【請求項4】 前記バンドギャップ回路は、第1の抵抗
と、 前記第1の抵抗に定電流を流す駆動回路と、 抵抗値R2を持ち、前記第1の抵抗の抵抗値R1との比
(R2/R1)により温度依存性を決定する第2の抵抗
と、 前記第2の抵抗に順方向に直列接続され、出力電圧の一
部を生成するダイオードと、 前記第2の抵抗と前記ダイオードからなる直列回路に定
電流を流し、前記第2の抵抗の所定位置から出力電圧を
取り出す定電流回路と、 前記第2の抵抗を所定の抵抗比で分割し、その分割点の
出力を前記ベリファイ/読み出しモード時に選択し、前
記第2の抵抗の高電位端の出力を前記書き込み/消去モ
ード時に選択する切替手段を備えることを特徴とする請
求項1または3記載の不揮発性メモリの基準電圧発生回
路。 - 【請求項5】 前記切替手段は、前記第2の抵抗の高電
位端に接続され、前記書き込み/消去モード時にオンに
される第1のトランスファーゲートと、 前記第2の抵抗の前記分割点に接続され、前記ベリファ
イ/読み出しモード時にオンにされる第2のトランスフ
ァーゲートを備えることを特徴とする請求項2記載の不
揮発性メモリの基準電圧発生回路。 - 【請求項6】 前記バンドギャップ回路は、第2のベリ
ファイ/読み出しモードに対応した出力電圧を取り出す
第3の抵抗が前記第2の抵抗に直列接続され、前記第3
の抵抗の出力電圧を出力端子に導く第3のトランスファ
ーゲートが前記替手段に設けられていることを特徴とす
る請求項5記載の不揮発性メモリの基準電圧発生回路。 - 【請求項7】 前記レベル補正用レギュレータ回路は、
前記バンドギャップ回路の出力電圧を一方の入力とする
差動増幅器と、 前記差動増幅器の出力段と接地間に接続されると共に前
記2つのモードに対応した第1および第2の抵抗分割点
を持つ第3の抵抗と、 前記書き込み/消去モードと前記ベリファイ/読み出し
モードに応じて選択した前記第1および第2の抵抗分割
点の出力電圧の一方を前記差動増幅器の他方の入力端子
に入力させる選択手段を備えることを特徴とする請求項
1記載の不揮発性メモリの基準電圧発生回路。 - 【請求項8】 前記選択手段は、前記第1の抵抗分割点
と前記差動増幅器の他方の入力端子の間に設けられ、前
記書き込み/消去モード時にオンにされる第4のトラン
スファーゲートと、 前記第2の抵抗分割点と前記差動増幅器の他方の入力端
子の間に設けられ、前記ベリファイ/読み出しモード時
にオンにされる第5のトランスファーゲートを備えるこ
とを特徴とする請求項1記載の不揮発性メモリの基準電
圧発生回路。 - 【請求項9】 前記レベル補正用レギュレータ回路は、
前記第3の抵抗が第2のベリファイ/読み出しモードに
対応する第3の抵抗分割点と、前記選択手段が前記第3
の抵抗分割点と前記差動増幅器の他方の入力端子の間に
設けられ、前記ベリファイ/読み出しモード時にオンに
される第6のトランスファーゲートを備えることを特徴
とする請求項8記載の不揮発性メモリの基準電圧発生回
路。
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