JPH11154397A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH11154397A JPH11154397A JP31995697A JP31995697A JPH11154397A JP H11154397 A JPH11154397 A JP H11154397A JP 31995697 A JP31995697 A JP 31995697A JP 31995697 A JP31995697 A JP 31995697A JP H11154397 A JPH11154397 A JP H11154397A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- memory cell
- semiconductor memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】不揮発性半導体メモリの読出しスピードを高速
化する。 【解決手段】抵抗３０およびダイオード３１の直列回路
にダイオード３１と異なる温度依存性の定電流を供給し
てメモリセルの閾値電圧と同等の温度依存性を持つ基準
電圧ＲＥＦを内部発生する基準電圧発生回路４６と、こ
の基準電圧発生回路４６から基準電圧ＲＥＦをそれぞれ
入力しこの基準電圧ＲＥＦに基づき消去ベリファイ電圧
ＥＯ，読出し電圧ＲＯをそれぞれ設定および生成する消
去ベリファイ電圧生成回路４８，読出し電圧生成回路４
７とを備え、消去ベリファイ電圧ＥＯ，読出し電圧ＲＯ
が、メモリセルの閾値電圧と同等の温度依存性を持ち、
低温で高く高温で低く設定される。
化する。 【解決手段】抵抗３０およびダイオード３１の直列回路
にダイオード３１と異なる温度依存性の定電流を供給し
てメモリセルの閾値電圧と同等の温度依存性を持つ基準
電圧ＲＥＦを内部発生する基準電圧発生回路４６と、こ
の基準電圧発生回路４６から基準電圧ＲＥＦをそれぞれ
入力しこの基準電圧ＲＥＦに基づき消去ベリファイ電圧
ＥＯ，読出し電圧ＲＯをそれぞれ設定および生成する消
去ベリファイ電圧生成回路４８，読出し電圧生成回路４
７とを備え、消去ベリファイ電圧ＥＯ，読出し電圧ＲＯ
が、メモリセルの閾値電圧と同等の温度依存性を持ち、
低温で高く高温で低く設定される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関し、特に消去，書込みおよび読出し可能な不揮発
性半導体メモリに関する。
リに関し、特に消去，書込みおよび読出し可能な不揮発
性半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体メモリ
は、消去または書込みの後、消去または書込みが正しく
行われたかを確認する消去ベリファイまたは書込みベリ
ファイを行い、読出し動作を行う。そのため、内部で、
消去ベリファイ時または書込みベリファイ時および読出
し時にメモリセルのゲート電圧として用いられる消去ベ
リファイ電圧または書込みベリファイ電圧および読出し
電圧を設定および生成し、これら各設定電圧が切替えら
れ各ワード線に選択的に出力されて動作する。
は、消去または書込みの後、消去または書込みが正しく
行われたかを確認する消去ベリファイまたは書込みベリ
ファイを行い、読出し動作を行う。そのため、内部で、
消去ベリファイ時または書込みベリファイ時および読出
し時にメモリセルのゲート電圧として用いられる消去ベ
リファイ電圧または書込みベリファイ電圧および読出し
電圧を設定および生成し、これら各設定電圧が切替えら
れ各ワード線に選択的に出力されて動作する。
【０００３】たとえば、図４は、従来の不揮発性半導体
メモリにおける消去ベリファイ電圧生成回路の例を示す
部分回路図である。図４を参照すると、この消去ベリフ
ァイ電圧生成回路では、メモリデータ書込み時に使用す
るデータ書込み装置など、外部から印加される安定で且
つ十分高い外部供給電圧を基準電圧として用い、この外
部印加基準電圧と接地間に抵抗１を設け、抵抗１の抵抗
分割により電圧Ｖ１を出力し、この電圧Ｖ１をゲートへ
入力しドレインに外部印加基準電圧を入力するＮ型ノン
ドープトランジスタ２のソースから、消去ベリファイ時
にメモリセルゲート電圧として用いられる消去ベリファ
イ電圧を出力する。
メモリにおける消去ベリファイ電圧生成回路の例を示す
部分回路図である。図４を参照すると、この消去ベリフ
ァイ電圧生成回路では、メモリデータ書込み時に使用す
るデータ書込み装置など、外部から印加される安定で且
つ十分高い外部供給電圧を基準電圧として用い、この外
部印加基準電圧と接地間に抵抗１を設け、抵抗１の抵抗
分割により電圧Ｖ１を出力し、この電圧Ｖ１をゲートへ
入力しドレインに外部印加基準電圧を入力するＮ型ノン
ドープトランジスタ２のソースから、消去ベリファイ時
にメモリセルゲート電圧として用いられる消去ベリファ
イ電圧を出力する。
【０００４】すなわち、図４のように、抵抗１を分割し
た２つの抵抗の抵抗値をＲ１，Ｒ２とし、外部供給電圧
である基準電圧をＶｒとした場合、 V1={R2/(R1+R2)}*Vr …（１） となる。Ｎ型ノンドープトランジスタ２の閾値電圧は、
通常、０ｖであるので、消去ベリファイ時の消去ベリフ
ァイ電圧ＥＯは、電圧Ｖ１と同じ電圧となる。このと
き、抵抗１の分割抵抗Ｒ１，Ｒ２の温度に対する抵抗値
の温度変動は同じであるため、消去ベリファイ電圧ＥＯ
の温度に対する変動は、ほとんど無く、外部基準電圧の
温度依存性に等しい。
た２つの抵抗の抵抗値をＲ１，Ｒ２とし、外部供給電圧
である基準電圧をＶｒとした場合、 V1={R2/(R1+R2)}*Vr …（１） となる。Ｎ型ノンドープトランジスタ２の閾値電圧は、
通常、０ｖであるので、消去ベリファイ時の消去ベリフ
ァイ電圧ＥＯは、電圧Ｖ１と同じ電圧となる。このと
き、抵抗１の分割抵抗Ｒ１，Ｒ２の温度に対する抵抗値
の温度変動は同じであるため、消去ベリファイ電圧ＥＯ
の温度に対する変動は、ほとんど無く、外部基準電圧の
温度依存性に等しい。
【０００５】読出し時のメモリセルのゲート電圧として
用いられる読出し電圧ＲＯを生成する読出し電圧生成回
路も、基本的には同じ回路構成をとっている。
用いられる読出し電圧ＲＯを生成する読出し電圧生成回
路も、基本的には同じ回路構成をとっている。
【０００６】図５は、この従来の不揮発性半導体メモリ
における消去ベリファイ電圧ＥＯ，読出し電圧ＲＯとメ
モリセルの閾値電圧ＶＴの温度依存性とを示す特性図で
ある。図５を参照して、消去ベリファイ電圧ＥＯ，読出
し電圧ＲＯの設定方法について説明する。
における消去ベリファイ電圧ＥＯ，読出し電圧ＲＯとメ
モリセルの閾値電圧ＶＴの温度依存性とを示す特性図で
ある。図５を参照して、消去ベリファイ電圧ＥＯ，読出
し電圧ＲＯの設定方法について説明する。
【０００７】消去ベリファイ電圧ＥＯ，読出し電圧ＲＯ
は、一般に、読出し時の読出しスピード、および、消去
後のメモリセルの閾値電圧の最大値によって設定され
る。すなわち、メモリセルを消去した場合、消去後のメ
モリセルの閾値電圧ＶＴは、通常、２ｖ〜０．５ｖと分
布する。この分布の最大のメモリセルの閾値電圧ＶＴよ
り少し高いところに、消去ベリファイ電圧ＥＯを設定す
る。なお、メモリセルの閾値電圧ＶＴは負の温度依存性
を有するので、低温時の消去後のメモリセルの最大閾値
電圧により消去ベリファイ電圧ＥＯを定めることにな
る。
は、一般に、読出し時の読出しスピード、および、消去
後のメモリセルの閾値電圧の最大値によって設定され
る。すなわち、メモリセルを消去した場合、消去後のメ
モリセルの閾値電圧ＶＴは、通常、２ｖ〜０．５ｖと分
布する。この分布の最大のメモリセルの閾値電圧ＶＴよ
り少し高いところに、消去ベリファイ電圧ＥＯを設定す
る。なお、メモリセルの閾値電圧ＶＴは負の温度依存性
を有するので、低温時の消去後のメモリセルの最大閾値
電圧により消去ベリファイ電圧ＥＯを定めることにな
る。
【０００８】一方、消去ベリファイ電圧ＥＯに対して、
読出し電圧ＲＯは、読出し時の読出しスピードを満足す
るように、 EO << RO …（２） に設定する必要がある。
読出し電圧ＲＯは、読出し時の読出しスピードを満足す
るように、 EO << RO …（２） に設定する必要がある。
【０００９】このとき、消去ベリファイ電圧ＥＯおよび
読出し電圧ＲＯは、温度変動が同じ分割抵抗の比で決ま
るため、それらの温度に対する変動は無い。
読出し電圧ＲＯは、温度変動が同じ分割抵抗の比で決ま
るため、それらの温度に対する変動は無い。
【００１０】
【発明が解決しようとする課題】上述したように、従来
方法では、消去ベリファイ時および読出し時にメモリセ
ルのゲート電圧として用いられる消去ベリファイ電圧Ｅ
Ｏおよび読出し電圧ＲＯの生成に、温度依存性の無い外
部基準電圧を利用していたために、消去ベリファイ電圧
ＥＯおよび読出し電圧ＲＯには温度依存性が無かった
が、最近の半導体の微細化の進展により、メモリセル自
体のサイズが小さくなり、また電源電圧の低電圧化によ
り、読出しスピードに必要なマージンが少なくなり、温
度変化に対してのメモリセルの閾値電圧ＶＴの変動を含
めたマージン確保が厳しくなってきているという問題点
を有する。
方法では、消去ベリファイ時および読出し時にメモリセ
ルのゲート電圧として用いられる消去ベリファイ電圧Ｅ
Ｏおよび読出し電圧ＲＯの生成に、温度依存性の無い外
部基準電圧を利用していたために、消去ベリファイ電圧
ＥＯおよび読出し電圧ＲＯには温度依存性が無かった
が、最近の半導体の微細化の進展により、メモリセル自
体のサイズが小さくなり、また電源電圧の低電圧化によ
り、読出しスピードに必要なマージンが少なくなり、温
度変化に対してのメモリセルの閾値電圧ＶＴの変動を含
めたマージン確保が厳しくなってきているという問題点
を有する。
【００１１】さらに、この問題点を図５を参照して詳細
に説明する。
に説明する。
【００１２】この従来の不揮発性半導体メモリの実使用
時において、高温状態で消去および消去ベリファイを実
行して消去動作が確認された場合、図５の点Ｂに示すよ
うに消去ベリファイ電圧ＥＯより少し低い閾値電圧ＶＴ
を持ったメモリセルが存在することになる。一方、この
メモリセルを有する不揮発性半導体メモリを低温状態で
使用すると、メモリセルの閾値電圧ＶＴは高温時より高
くなるため、図５の点Ａに示すような閾値電圧ＶＴとな
っている。そして、この状態でメモリの読出し動作を行
った場合、図５のマージンＣに示すように、読出し電圧
ＲＯと閾値電圧ＶＴとの差が少ないため、メモリセルの
電流が小さくなり、その結果、読出しスピードが遅くな
り、規格を満足できなくなる。
時において、高温状態で消去および消去ベリファイを実
行して消去動作が確認された場合、図５の点Ｂに示すよ
うに消去ベリファイ電圧ＥＯより少し低い閾値電圧ＶＴ
を持ったメモリセルが存在することになる。一方、この
メモリセルを有する不揮発性半導体メモリを低温状態で
使用すると、メモリセルの閾値電圧ＶＴは高温時より高
くなるため、図５の点Ａに示すような閾値電圧ＶＴとな
っている。そして、この状態でメモリの読出し動作を行
った場合、図５のマージンＣに示すように、読出し電圧
ＲＯと閾値電圧ＶＴとの差が少ないため、メモリセルの
電流が小さくなり、その結果、読出しスピードが遅くな
り、規格を満足できなくなる。
【００１３】また、従来は、微細化が進んでおらず、使
用する電源電圧自体も高かったため、消去ベリファイ電
圧ＥＯと読出し電圧ＲＯとの電圧差を十分大きく設定す
ることが可能であり、この電圧差の中に、メモリセルの
閾値電圧ＶＴの温度変化に対する変動分も含めることで
きたが、現在では、電源電圧値が低下し、メモリセルの
書込みよる閾値電圧のシフト量が減少すると共に、消去
後の閾値電圧バラツキが増大するなど、従来の消去ベリ
ファイ電圧ＥＯ，読出し電圧ＲＯの設定方法では、読出
しスピードに必要なマージンを大きくとることが難し
く、規格を満足する不揮発性半導体メモリを得ることは
困難になってきている。
用する電源電圧自体も高かったため、消去ベリファイ電
圧ＥＯと読出し電圧ＲＯとの電圧差を十分大きく設定す
ることが可能であり、この電圧差の中に、メモリセルの
閾値電圧ＶＴの温度変化に対する変動分も含めることで
きたが、現在では、電源電圧値が低下し、メモリセルの
書込みよる閾値電圧のシフト量が減少すると共に、消去
後の閾値電圧バラツキが増大するなど、従来の消去ベリ
ファイ電圧ＥＯ，読出し電圧ＲＯの設定方法では、読出
しスピードに必要なマージンを大きくとることが難し
く、規格を満足する不揮発性半導体メモリを得ることは
困難になってきている。
【００１４】したがって、本発明の目的は、不揮発性半
導体メモリの読出しスピードを高速化することにある。
導体メモリの読出しスピードを高速化することにある。
【００１５】
【課題を解決するための手段】そのため、本発明は、消
去ベリファイ時または書込みベリファイ時および読出し
時にメモリセルのゲート電圧として用いられる消去ベリ
ファイ電圧または書込みベリファイ電圧および読出し電
圧を設定および生成し、これら各設定電圧が切替えられ
各ワード線に選択的に出力されて動作する不揮発性半導
体メモリにおいて、前記各設定電圧が、メモリセルの閾
値電圧と同等の温度依存性を持ち、低温で高く高温で低
く設定される。
去ベリファイ時または書込みベリファイ時および読出し
時にメモリセルのゲート電圧として用いられる消去ベリ
ファイ電圧または書込みベリファイ電圧および読出し電
圧を設定および生成し、これら各設定電圧が切替えられ
各ワード線に選択的に出力されて動作する不揮発性半導
体メモリにおいて、前記各設定電圧が、メモリセルの閾
値電圧と同等の温度依存性を持ち、低温で高く高温で低
く設定される。
【００１６】また、抵抗およびダイオード手段の直列回
路に前記ダイオード手段と異なる温度依存性の定電流を
供給して前記閾値電圧と同等の温度依存性を持つ基準電
圧を内部発生する基準電圧発生回路と、この基準電圧発
生回路から前記基準電圧をそれぞれ入力しこの基準電圧
に基づき前記各設定電圧をそれぞれ設定および生成する
各設定電圧生成回路とを備えている。
路に前記ダイオード手段と異なる温度依存性の定電流を
供給して前記閾値電圧と同等の温度依存性を持つ基準電
圧を内部発生する基準電圧発生回路と、この基準電圧発
生回路から前記基準電圧をそれぞれ入力しこの基準電圧
に基づき前記各設定電圧をそれぞれ設定および生成する
各設定電圧生成回路とを備えている。
【００１７】または、メモリセルトランジスタに定電流
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生する基準電圧発生回路と、この基準電圧
発生回路から前記基準電圧をそれぞれ入力しこの基準電
圧に基づき前記各設定電圧をそれぞれ設定および生成す
る各設定電圧生成回路とを備えている。
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生する基準電圧発生回路と、この基準電圧
発生回路から前記基準電圧をそれぞれ入力しこの基準電
圧に基づき前記各設定電圧をそれぞれ設定および生成す
る各設定電圧生成回路とを備えている。
【００１８】または、抵抗およびダイオード手段の直列
回路に前記ダイオード手段と異なる温度依存性の定電流
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生しこの基準電圧に基づき前記各設定電圧
をそれぞれ設定および生成する各設定電圧生成回路とを
備えている。
回路に前記ダイオード手段と異なる温度依存性の定電流
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生しこの基準電圧に基づき前記各設定電圧
をそれぞれ設定および生成する各設定電圧生成回路とを
備えている。
【００１９】または、メモリセルトランジスタに定電流
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生しこの基準電圧に基づき前記各設定電圧
をそれぞれ設定および生成する各設定電圧生成回路とを
備えている。
を供給して前記閾値電圧と同等の温度依存性を持つ基準
電圧を内部発生しこの基準電圧に基づき前記各設定電圧
をそれぞれ設定および生成する各設定電圧生成回路とを
備えている。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の不揮発性半導体メモリ
の実施形態１における消去ベリファイ電圧などを設定お
よび生成する回路部分を示す部分回路図である。図１を
参照すると、この実施形態の不揮発性半導体メモリは、
消去ベリファイ電圧などを設定および生成する回路とし
て、基準電圧発生回路４６，消去ベリファイ電圧生成回
路４８，読出し電圧生成回路４７などを備え、消去ベリ
ファイ電圧などの各設定電圧が、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低く設定
される。
して説明する。図１は、本発明の不揮発性半導体メモリ
の実施形態１における消去ベリファイ電圧などを設定お
よび生成する回路部分を示す部分回路図である。図１を
参照すると、この実施形態の不揮発性半導体メモリは、
消去ベリファイ電圧などを設定および生成する回路とし
て、基準電圧発生回路４６，消去ベリファイ電圧生成回
路４８，読出し電圧生成回路４７などを備え、消去ベリ
ファイ電圧などの各設定電圧が、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低く設定
される。
【００２１】基準電圧発生回路４６は、一端から基準電
圧ＲＥＦを内部発生する抵抗３０，ダイオード３１の直
列回路と、この直列回路にダイオード３１と異なる温度
依存性の定電流を供給する定電流回路とを備える。この
定電流回路は、さらに、抵抗２９と、この抵抗２９をソ
ースに接続するＮ型トランジスタ２７と、このＮ型トラ
ンジスタ２７のゲートをドレイン，ゲートに共通接続す
るＮ型トランジスタ２８と、ゲート，ドレインをＮ型ト
ランジスタ２７のドレインに共通接続するＰ型トランジ
スタ２４と、このＰ型トランジスタ２４のドレインにゲ
ートを接続しＮ型トランジスタ２８のドレインにドレイ
ンを接続するＰ型トランジスタ２５と、Ｐ型トランジス
タ２４のドレインにゲートを接続しドレインから定電流
を出力するＰ型トランジスタ２６とから成り、抵抗２９
の抵抗値に反比例した定電流を供給する。
圧ＲＥＦを内部発生する抵抗３０，ダイオード３１の直
列回路と、この直列回路にダイオード３１と異なる温度
依存性の定電流を供給する定電流回路とを備える。この
定電流回路は、さらに、抵抗２９と、この抵抗２９をソ
ースに接続するＮ型トランジスタ２７と、このＮ型トラ
ンジスタ２７のゲートをドレイン，ゲートに共通接続す
るＮ型トランジスタ２８と、ゲート，ドレインをＮ型ト
ランジスタ２７のドレインに共通接続するＰ型トランジ
スタ２４と、このＰ型トランジスタ２４のドレインにゲ
ートを接続しＮ型トランジスタ２８のドレインにドレイ
ンを接続するＰ型トランジスタ２５と、Ｐ型トランジス
タ２４のドレインにゲートを接続しドレインから定電流
を出力するＰ型トランジスタ２６とから成り、抵抗２９
の抵抗値に反比例した定電流を供給する。
【００２２】消去ベリファイ電圧生成回路４８は、基準
電圧発生回路４６から基準電圧ＲＥＦ１を入力しこの基
準電圧ＲＥＦに基づき消去ベリファイ電圧ＥＯを設定お
よび生成するレギュレータ回路であり、消去ベリファイ
電圧ＥＯを分圧および設定する抵抗４５と、この抵抗４
５の分圧と基準電圧ＲＥＦ１とを入力および増幅し消去
ベリファイ電圧ＥＯを出力する増幅部とからなり、この
増幅部は、定電流源４４と、Ｎ型トランジスタ４２，４
３と、Ｐ型トランジスタ３９，４０から成る。消去ベリ
ファイ電圧ＥＯは、抵抗４５の分割点により分割された
抵抗値Ｒ９，Ｒ１０によって、 EO={(R9+R10)/R10}*REF …（３） で決まる。
電圧発生回路４６から基準電圧ＲＥＦ１を入力しこの基
準電圧ＲＥＦに基づき消去ベリファイ電圧ＥＯを設定お
よび生成するレギュレータ回路であり、消去ベリファイ
電圧ＥＯを分圧および設定する抵抗４５と、この抵抗４
５の分圧と基準電圧ＲＥＦ１とを入力および増幅し消去
ベリファイ電圧ＥＯを出力する増幅部とからなり、この
増幅部は、定電流源４４と、Ｎ型トランジスタ４２，４
３と、Ｐ型トランジスタ３９，４０から成る。消去ベリ
ファイ電圧ＥＯは、抵抗４５の分割点により分割された
抵抗値Ｒ９，Ｒ１０によって、 EO={(R9+R10)/R10}*REF …（３） で決まる。
【００２３】読出し電圧生成回路４７は、基準電圧発生
回路４６から基準電圧ＲＥＦ１を入力しこの基準電圧Ｒ
ＥＦに基づき読出し電圧ＲＯを設定および生成するレギ
ュレータ回路であり、設定電圧値を除き、内部構成は消
去ベリファイ電圧生成回路４８と同様であり、重複説明
を省略する。読出し電圧ＲＯは、抵抗３８の分割点によ
り分割された抵抗値Ｒ７，Ｒ８によって、 RO={(R7+R8)/R8}*REF …（４） で決まる。
回路４６から基準電圧ＲＥＦ１を入力しこの基準電圧Ｒ
ＥＦに基づき読出し電圧ＲＯを設定および生成するレギ
ュレータ回路であり、設定電圧値を除き、内部構成は消
去ベリファイ電圧生成回路４８と同様であり、重複説明
を省略する。読出し電圧ＲＯは、抵抗３８の分割点によ
り分割された抵抗値Ｒ７，Ｒ８によって、 RO={(R7+R8)/R8}*REF …（４） で決まる。
【００２４】この他、書込みベリファイ時にメモリセル
のゲート電圧として用いられる書込みベリファイ電圧
も、必要に応じて同様に設定および生成される。ここで
は、主に、消去ベリファイ電圧ＥＯと読出し電圧ＲＯと
に注目して説明する。
のゲート電圧として用いられる書込みベリファイ電圧
も、必要に応じて同様に設定および生成される。ここで
は、主に、消去ベリファイ電圧ＥＯと読出し電圧ＲＯと
に注目して説明する。
【００２５】次に、本実施形態の不揮発性半導体メモリ
における回路動作を説明する。
における回路動作を説明する。
【００２６】基準電圧発生回路４６において、抵抗３
０，ダイオード３１の直列回路に供給される定電流は、
上述したように、 抵抗２９の抵抗値に反比例する。そ
のため、抵抗３０には、抵抗３０の抵抗値に比例し抵抗
２９の抵抗値に反比例する降下電圧、すなわち、抵抗３
０および抵抗２９の抵抗値比（抵抗３０／抵抗２９）で
設定可能な降下電圧が発生し、この降下電圧とダイオー
ド３１の順電圧ＶＦの和が、基準電圧ＲＥＦ１として出
力される。
０，ダイオード３１の直列回路に供給される定電流は、
上述したように、 抵抗２９の抵抗値に反比例する。そ
のため、抵抗３０には、抵抗３０の抵抗値に比例し抵抗
２９の抵抗値に反比例する降下電圧、すなわち、抵抗３
０および抵抗２９の抵抗値比（抵抗３０／抵抗２９）で
設定可能な降下電圧が発生し、この降下電圧とダイオー
ド３１の順電圧ＶＦの和が、基準電圧ＲＥＦ１として出
力される。
【００２７】この基準電圧ＲＥＦの温度依存性δ（ＲＥ
Ｆ）／δＴは、抵抗３０，抵抗２９の抵抗値Ｒ３０，Ｒ
２９と、各トランジスタ２４〜２８のチャネル幅／長比
Ｗ／Ｌ２４〜２８と、ダイオード３１のフォワード電圧
ＶＦとにより、次式で示される。
Ｆ）／δＴは、抵抗３０，抵抗２９の抵抗値Ｒ３０，Ｒ
２９と、各トランジスタ２４〜２８のチャネル幅／長比
Ｗ／Ｌ２４〜２８と、ダイオード３１のフォワード電圧
ＶＦとにより、次式で示される。
【００２８】である。この式（５）は、ダイオード３１
の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常、
負の値を持ち、基準電圧ＲＥＦの温度依存性δ（ＲＥ
Ｆ）／δＴは、抵抗３０，抵抗２９の抵抗値比Ｒ３０／
Ｒ２９により設定され得ることを示す。すなわち、抵抗
３０，抵抗２９の抵抗値の設定により、基準電圧ＲＥＦ
は、メモリセルの閾値電圧ＶＴと同等の温度依存性を持
ち、低温で高く高温で低く設定される。
の順電圧ＶＦの温度依存性δ（ＶＦ）／δＴは、通常、
負の値を持ち、基準電圧ＲＥＦの温度依存性δ（ＲＥ
Ｆ）／δＴは、抵抗３０，抵抗２９の抵抗値比Ｒ３０／
Ｒ２９により設定され得ることを示す。すなわち、抵抗
３０，抵抗２９の抵抗値の設定により、基準電圧ＲＥＦ
は、メモリセルの閾値電圧ＶＴと同等の温度依存性を持
ち、低温で高く高温で低く設定される。
【００２９】また、消去ベリファイ電圧回路４８，読出
し電圧生回路４７において、式（４）、（５）に示すよ
うに、基準電圧ＲＥＦに基づき消去ベリファイ電圧Ｅ
Ｏ，読出し電圧ＲＯを設定および生成する。図２は、こ
れら消去ベリファイ電圧ＥＯ，読出し電圧ＲＯ，閾値電
圧ＶＴの温度依存性を示す特性図である。図２に示すよ
うに、温度が高くなるに従い、基準電圧ＲＥＦが下が
り、消去ベリファイ電圧ＥＯ，読出し電圧ＲＯも、メモ
リセルの閾値電圧ＶＴと同等の温度依存性を持ち、低温
で高く高温で低くなる。
し電圧生回路４７において、式（４）、（５）に示すよ
うに、基準電圧ＲＥＦに基づき消去ベリファイ電圧Ｅ
Ｏ，読出し電圧ＲＯを設定および生成する。図２は、こ
れら消去ベリファイ電圧ＥＯ，読出し電圧ＲＯ，閾値電
圧ＶＴの温度依存性を示す特性図である。図２に示すよ
うに、温度が高くなるに従い、基準電圧ＲＥＦが下が
り、消去ベリファイ電圧ＥＯ，読出し電圧ＲＯも、メモ
リセルの閾値電圧ＶＴと同等の温度依存性を持ち、低温
で高く高温で低くなる。
【００３０】図３は、本発明の不揮発性半導体メモリの
実施形態２における消去ベリファイ電圧などを設定およ
び生成する回路部分を示す部分回路図である。図３を参
照すると、この実施形態の不揮発性半導体メモリは、消
去ベリファイ電圧などを設定および生成する回路とし
て、基準電圧発生回路２１，消去ベリファイ電圧生成回
路２３，読出し電圧生成回路２２などを備え、消去ベリ
ファイ電圧などの各設定電圧が、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低く設定
される。消去ベリファイ電圧生成回路２３，読出し電圧
生成回路２２は、図１に示す実施形態１の不揮発性半導
体メモリの消去ベリファイ電圧生成回路４８，読出し電
圧生成回路４７と同様であり、重複説明を省略する。
実施形態２における消去ベリファイ電圧などを設定およ
び生成する回路部分を示す部分回路図である。図３を参
照すると、この実施形態の不揮発性半導体メモリは、消
去ベリファイ電圧などを設定および生成する回路とし
て、基準電圧発生回路２１，消去ベリファイ電圧生成回
路２３，読出し電圧生成回路２２などを備え、消去ベリ
ファイ電圧などの各設定電圧が、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低く設定
される。消去ベリファイ電圧生成回路２３，読出し電圧
生成回路２２は、図１に示す実施形態１の不揮発性半導
体メモリの消去ベリファイ電圧生成回路４８，読出し電
圧生成回路４７と同様であり、重複説明を省略する。
【００３１】本実施形態の基準電圧発生回路２１は、ゲ
ート，ドレインを共通接続し基準電圧ＲＥＦを内部発生
するメモリセルトランジスタ６と、定電流源５，Ｐ型ト
ランジスタ３，４から成りメモリセルトランジスタ６に
定電流を供給する定電流回路とを備える。
ート，ドレインを共通接続し基準電圧ＲＥＦを内部発生
するメモリセルトランジスタ６と、定電流源５，Ｐ型ト
ランジスタ３，４から成りメモリセルトランジスタ６に
定電流を供給する定電流回路とを備える。
【００３２】この実施形態の基準電圧発生回路２１の動
作を簡単に説明すると、メモリセルトランジスタ６のド
レイン，ゲートに、例えば１ｕＡの定電流を供給する
と、閾値電圧ＶＴにリミットされた基準電圧ＲＥＦが発
生する。この基準電圧ＲＥＦは、当然、フラシュのメモ
リセルトランジスタ６の閾値電圧ＶＴと同等の温度依存
性を持ち、温度が高くなると低くなる。
作を簡単に説明すると、メモリセルトランジスタ６のド
レイン，ゲートに、例えば１ｕＡの定電流を供給する
と、閾値電圧ＶＴにリミットされた基準電圧ＲＥＦが発
生する。この基準電圧ＲＥＦは、当然、フラシュのメモ
リセルトランジスタ６の閾値電圧ＶＴと同等の温度依存
性を持ち、温度が高くなると低くなる。
【００３３】また、実施形態１と同様に、消去ベリファ
イ電圧生成回路２３，読出し電圧生成回路２２により、
基準電圧ＲＥＦに基づき消去ベリファイ電圧ＥＯ，読出
し電圧ＲＯを設定および生成しているため、温度が高く
なるに従い、基準電圧ＲＥＦ１が下がり、消去ベリファ
イ電圧ＥＯ，読出し電圧ＲＯも、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低くな
る。
イ電圧生成回路２３，読出し電圧生成回路２２により、
基準電圧ＲＥＦに基づき消去ベリファイ電圧ＥＯ，読出
し電圧ＲＯを設定および生成しているため、温度が高く
なるに従い、基準電圧ＲＥＦ１が下がり、消去ベリファ
イ電圧ＥＯ，読出し電圧ＲＯも、メモリセルの閾値電圧
と同等の温度依存性を持ち、低温で高く高温で低くな
る。
【００３４】なお、上述した各実施形態では、基準電圧
発生回路で発生した基準電圧に基づき消去ベリファイ電
圧，読出し電圧をそれぞれ生成する構成を示したが、本
発明の変形例として、消去ベリファイ電圧，読出し電圧
などの各設定電圧生成回路で、それぞれ、メモリセルの
閾値電圧と同等の温度依存性を持つ各設定電圧を生成す
る構成も可能である。
発生回路で発生した基準電圧に基づき消去ベリファイ電
圧，読出し電圧をそれぞれ生成する構成を示したが、本
発明の変形例として、消去ベリファイ電圧，読出し電圧
などの各設定電圧生成回路で、それぞれ、メモリセルの
閾値電圧と同等の温度依存性を持つ各設定電圧を生成す
る構成も可能である。
【００３５】
【発明の効果】以上説明したように、本発明による不揮
発性半導体は、メモリセル閾値電圧の温度に対する変動
に、消去ベリファイ電圧および読出し電圧の変動を合わ
せたため、メモリセル閾値電圧の温度による変化分を除
くことができ、消去ベリファイ電圧と読出し電圧との電
圧差、すなわち、読出しスピードに必要なマージンを全
温度範囲で十分に取ることができる。
発性半導体は、メモリセル閾値電圧の温度に対する変動
に、消去ベリファイ電圧および読出し電圧の変動を合わ
せたため、メモリセル閾値電圧の温度による変化分を除
くことができ、消去ベリファイ電圧と読出し電圧との電
圧差、すなわち、読出しスピードに必要なマージンを全
温度範囲で十分に取ることができる。
【００３６】また、これにより、不揮発性半導体メモリ
の実使用時に、高温状態で、メモリセル消去処理、消去
ベリファイを実行し、メモリセルの閾値電圧を確認して
消去状態の確認がされた後、低温時に読出しを行った場
合でも、読出し時のメモリセルの電流が充分とれ、高速
な読出し動作を実現できるという効果がある。
の実使用時に、高温状態で、メモリセル消去処理、消去
ベリファイを実行し、メモリセルの閾値電圧を確認して
消去状態の確認がされた後、低温時に読出しを行った場
合でも、読出し時のメモリセルの電流が充分とれ、高速
な読出し動作を実現できるという効果がある。
【図１】本発明の不揮発性半導体メモリの実施形態１の
部分構成を示す部分回路図である。
部分構成を示す部分回路図である。
【図２】図１の不揮発性半導体メモリにおける温度依存
性を示す特性図である。
性を示す特性図である。
【図３】本発明の不揮発性半導体メモリの実施形態２の
部分構成を示す部分回路図である。
部分構成を示す部分回路図である。
【図４】従来の不揮発性半導体メモリの部分構成例を示
す部分回路図である。
す部分回路図である。
【図５】図４の不揮発性半導体メモリにおける温度依存
性を示す特性図である。
性を示す特性図である。
１，１３，２０，３０，３８，４５ 抵抗 ２ Ｎ型ノンドープトランジスタ ３，４，７〜９，１４〜１６，２４〜２６，３２〜３
４，３９〜４１ Ｐ型トランジスタ ５，１２，１９，３７，４４ 定電流源 ６ メモリセルトランジスタ １０，１１，１７，１８，２７，２８，３５，３６，４
２，４３ Ｐ型トランジスタ ３１ ダイオード
４，３９〜４１ Ｐ型トランジスタ ５，１２，１９，３７，４４ 定電流源 ６ メモリセルトランジスタ １０，１１，１７，１８，２７，２８，３５，３６，４
２，４３ Ｐ型トランジスタ ３１ ダイオード
Claims (6)
- 【請求項１】 消去ベリファイ時または書込みベリファ
イ時および読出し時にメモリセルのゲート電圧として用
いられる消去ベリファイ電圧または書込みベリファイ電
圧および読出し電圧を設定および生成し、これら各設定
電圧が切替えられ各ワード線に選択的に出力されて動作
する不揮発性半導体メモリにおいて、前記各設定電圧
が、メモリセルの閾値電圧と同等の温度依存性を持つこ
とを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記各設定電圧が、低温で高く高温で低
く設定される、請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 抵抗およびダイオード手段の直列回路に
前記ダイオード手段と異なる温度依存性の定電流を供給
して前記閾値電圧と同等の温度依存性を持つ基準電圧を
内部発生する基準電圧発生回路と、この基準電圧発生回
路から前記基準電圧をそれぞれ入力しこの基準電圧に基
づき前記各設定電圧をそれぞれ設定および生成する各設
定電圧生成回路とを備える、請求項１または２記載の不
揮発性半導体メモリ。 - 【請求項４】 メモリセルトランジスタに定電流を供給
して前記閾値電圧と同等の温度依存性を持つ基準電圧を
内部発生する基準電圧発生回路と、この基準電圧発生回
路から前記基準電圧をそれぞれ入力しこの基準電圧に基
づき前記各設定電圧をそれぞれ設定および生成する各設
定電圧生成回路とを備える、請求項１または２記載の不
揮発性半導体メモリ。 - 【請求項５】 抵抗およびダイオード手段の直列回路に
前記ダイオード手段と異なる温度依存性の定電流を供給
して前記閾値電圧と同等の温度依存性を持つ基準電圧を
内部発生しこの基準電圧に基づき前記各設定電圧をそれ
ぞれ設定および生成する各設定電圧生成回路とを備え
る、請求項１または２記載の不揮発性半導体メモリ。 - 【請求項６】 メモリセルトランジスタに定電流を供給
して前記閾値電圧と同等の温度依存性を持つ基準電圧を
内部発生しこの基準電圧に基づき前記各設定電圧をそれ
ぞれ設定および生成する各設定電圧生成回路とを備え
る、請求項１または２記載の不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31995697A JPH11154397A (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体メモリ |
| KR1019980049865A KR19990045440A (ko) | 1997-11-20 | 1998-11-20 | 비휘발성 반도체 메모리 |
| US09/197,372 US6026023A (en) | 1997-11-20 | 1998-11-20 | Non-volatile semiconductor memory |
| CN98123399A CN1221193A (zh) | 1997-11-20 | 1998-11-20 | 非逸失性半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31995697A JPH11154397A (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154397A true JPH11154397A (ja) | 1999-06-08 |
Family
ID=18116131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31995697A Pending JPH11154397A (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6026023A (ja) |
| JP (1) | JPH11154397A (ja) |
| KR (1) | KR19990045440A (ja) |
| CN (1) | CN1221193A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1211691A2 (en) * | 2000-11-29 | 2002-06-05 | Nec Corporation | Reference voltage generator circuit for nonvolatile memory |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
| JP2009123292A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体記憶装置 |
| JP2009295225A (ja) * | 2008-06-04 | 2009-12-17 | Toppan Printing Co Ltd | ディレイパルス発生回路、および半導体記憶装置 |
| JP2010123155A (ja) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | 不揮発性半導体メモリ装置 |
| JP2010165397A (ja) * | 2009-01-14 | 2010-07-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011187104A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147893A (en) * | 1999-01-27 | 2000-11-14 | Vlsi Technology, Inc. | Programmable read only memory with high speed differential sensing at low operating voltage |
| US6269026B1 (en) * | 2000-02-29 | 2001-07-31 | Advanced Micro Devices, Inc. | Charge sharing to help boost the wordlines during APDE verify |
| KR100525913B1 (ko) * | 2000-12-29 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 포스트 프로그램 검증 회로 |
| ATE288618T1 (de) * | 2001-06-26 | 2005-02-15 | Freescale Semiconductor Inc | Eeprom schaltung, spannungsreferenzschaltung und verfahren zur besorgung eines spannungsreferenz mit einem niedrigen temperaturkoeffizient |
| KR100618824B1 (ko) | 2004-05-08 | 2006-08-31 | 삼성전자주식회사 | 상 변화 메모리 장치의 전류 펄스 폭을 제어하는 구동회로 및 프로그래밍 방법 |
| US7817469B2 (en) * | 2004-07-26 | 2010-10-19 | Sandisk Il Ltd. | Drift compensation in a flash memory |
| US7957189B2 (en) * | 2004-07-26 | 2011-06-07 | Sandisk Il Ltd. | Drift compensation in a flash memory |
| JP4746326B2 (ja) * | 2005-01-13 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7342831B2 (en) * | 2006-06-16 | 2008-03-11 | Sandisk Corporation | System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US7391650B2 (en) * | 2006-06-16 | 2008-06-24 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US7436724B2 (en) * | 2006-08-04 | 2008-10-14 | Sandisk Corporation | Method and system for independent control of voltage and its temperature co-efficient in non-volatile memory devices |
| US7447093B2 (en) * | 2006-12-29 | 2008-11-04 | Sandisk Corporation | Method for controlling voltage in non-volatile memory systems |
| US7403434B1 (en) * | 2006-12-29 | 2008-07-22 | Sandisk Corporation | System for controlling voltage in non-volatile memory systems |
| US7539060B2 (en) * | 2007-04-05 | 2009-05-26 | Sandisk Corporation | Non-volatile storage using current sensing with biasing of source and P-Well |
| KR100927782B1 (ko) * | 2008-05-20 | 2009-11-20 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 독출/검증 기준전압 공급부 |
| JP2010246287A (ja) * | 2009-04-07 | 2010-10-28 | Renesas Electronics Corp | 電流制御回路 |
| US8036044B2 (en) * | 2009-07-16 | 2011-10-11 | Sandisk Technologies Inc. | Dynamically adjustable erase and program levels for non-volatile memory |
| CN102467967B (zh) * | 2010-11-12 | 2015-05-20 | 上海复旦微电子集团股份有限公司 | 用于电可擦写只读存储器的读出电路和读出方法 |
| KR101654030B1 (ko) * | 2011-12-29 | 2016-09-05 | 인텔 코포레이션 | Ｎａｎｄ 메모리 내구성을 개선하는 동적 윈도우 |
| CN108109645A (zh) * | 2016-11-24 | 2018-06-01 | 北京兆易创新科技股份有限公司 | 一种存储单元的读取方法及装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| JPH08339693A (ja) * | 1995-06-15 | 1996-12-24 | Nippondenso Co Ltd | 不揮発性半導体記憶装置 |
| JP3648304B2 (ja) * | 1995-11-17 | 2005-05-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5579262A (en) * | 1996-02-05 | 1996-11-26 | Integrated Silicon Solution, Inc. | Program verify and erase verify control circuit for EPROM/flash |
-
1997
- 1997-11-20 JP JP31995697A patent/JPH11154397A/ja active Pending
-
1998
- 1998-11-20 CN CN98123399A patent/CN1221193A/zh active Pending
- 1998-11-20 US US09/197,372 patent/US6026023A/en not_active Expired - Lifetime
- 1998-11-20 KR KR1019980049865A patent/KR19990045440A/ko not_active Application Discontinuation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1211691A2 (en) * | 2000-11-29 | 2002-06-05 | Nec Corporation | Reference voltage generator circuit for nonvolatile memory |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
| JP2009123292A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体記憶装置 |
| US8208333B2 (en) | 2007-11-15 | 2012-06-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2009295225A (ja) * | 2008-06-04 | 2009-12-17 | Toppan Printing Co Ltd | ディレイパルス発生回路、および半導体記憶装置 |
| JP2010123155A (ja) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | 不揮発性半導体メモリ装置 |
| JP2010165397A (ja) * | 2009-01-14 | 2010-07-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011187104A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990045440A (ko) | 1999-06-25 |
| CN1221193A (zh) | 1999-06-30 |
| US6026023A (en) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11154397A (ja) | 不揮発性半導体メモリ | |
| JP3648304B2 (ja) | 不揮発性半導体記憶装置 | |
| US6529411B2 (en) | Reference voltage generator circuit for nonvolatile memory | |
| KR100927782B1 (ko) | 불휘발성 메모리 장치의 독출/검증 기준전압 공급부 | |
| KR100349433B1 (ko) | 반도체 기억장치 | |
| JP3114620B2 (ja) | 半導体記憶装置 | |
| US7417493B2 (en) | Voltage generator in a flash memory device | |
| JP3920943B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3450629B2 (ja) | 負電圧検知回路及び不揮発性半導体記憶装置 | |
| JP4493169B2 (ja) | 不揮発性半導体記憶装置 | |
| US8004902B2 (en) | Nonvolatile semiconductor memory device | |
| KR100285065B1 (ko) | 불 휘발성 반도체 메모리 장치 | |
| JP3866481B2 (ja) | 半導体集積回路 | |
| KR20050006892A (ko) | 플래시 메모리 장치 | |
| JP3756067B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000501874A (ja) | フラッシュｅｐｒｏｍ消去のための、電源とは独立した電流源 | |
| JP3621542B2 (ja) | 半導体集積回路 | |
| JP3887064B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100908527B1 (ko) | 불휘발성 메모리 장치의 독출 전압 발생장치 | |
| JP3827066B2 (ja) | 不揮発性半導体記憶装置およびその制御方法 | |
| JP4200912B2 (ja) | 不揮発性半導体記憶装置 | |
| EP0903754B1 (en) | Nonvolatile semiconductor memory | |
| KR100645057B1 (ko) | 비트라인 바이어스 회로, 이것을 포함한 노어 플래시메모리 장치, 그리고 바이어스 전압 제어방법 | |
| KR100320794B1 (ko) | 플래쉬메모리셀의읽기및소거확인전압발생회로 | |
| KR100645056B1 (ko) | 비트라인 바이어스 회로 및 이것을 포함한 노어 플래시메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |