KR100902053B1

KR100902053B1 - 반도체 메모리 장치의 기준 전압 발생회로

Info

Publication number: KR100902053B1
Application number: KR1020070101586A
Authority: KR
Inventors: 강동금
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-09
Filing date: 2007-10-09
Publication date: 2009-06-15
Also published as: US20090091311A1; KR20090036410A; US8390265B2; US8111058B2; US20120106267A1

Abstract

개시된 본 발명은 반도체 메모리 장치의 기준 전압 발생회로로서, 파워 업 신호가 활성화 되면, 온도에 응답하여 구동 능력 제어 신호를 출력하는 구동 능력 제어 신호 생성부, 상기 구동 능력 제어 신호에 응답하여 전압 전달 노드로의 전류 공급능력을 조절하는 구동부, 및 상기 전압 전달 노드로부터 전류를 공급받아 일정한 전압 레벨의 기준 전압을 발생하는 기준 전압 발생부를 포함한다.

기준 전압 발생부, Start-up

Description

반도체 메모리 장치의 기준 전압 발생회로{Circuit for Generating Reference Voltage of Semiconductor Memory Apparatus}

개시된 본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로 온도 변화에 따른 기준 전압을 발생 시키기 위한 기준 전압 발생회로에 관한 것이다.

일반적으로, 내부 동작 전압을 안정적으로 유지하는 것은 반도체 메모리 장치의 동작 안정성 및 신뢰성을 확보하는데 매우 중요하다. 특히, 외부 전원전압이 변동하더라도 이러한 외부 전원전압의 변동이 칩 내부에 영향을 미치지 않도록 하고, 반도체 메모리 장치가 안정적으로 동작하기 위해서는 일정한 전압 레벨을 갖는 기준 전압을 발생하기 위한 기준 전압 발생회로가 반드시 필요하다. 이러한 기준 전압 발생회로에서 발생하는 기준 전압은 PVT(Process, Voltage, Temperature)에 민감하여 동작 특성의 변화에 아주 큰 편차를 보게 된다.

도 1은 종래의 기술에 따른 기준 전압 발생 회로의 블럭도이다.

도 1을 참조하면, 기준 전압 발생 회로는 파워 업 신호(Pwr)에 응답하여, 회로의 시동(Start-Up)을 수행하여 전압 전달 노드(VT_Node)에 일정한 전압을 공급하는 시동부(10), 및 상기 전압 전달 노드(VT_Node)의 레벨에 따라 기준 전압(Vref) 을 생성하는 기준 전압 발생부(20)를 포함한다.

도 2는 도 1에 도시한 시동부(10)의 회로도이다.

도 2를 참조하면, 상기 시동부(10)는 전류를 공급하기 위한 제 1 PMOS 트랜지스터(P1), CMOS 다이오드 구조의 제 1 NMOS 트랜지스터(N1), 및 스위칭 역할을 하는 제 2 NMOS 트랜지스터(N2)를 포함한다. 상기 제 1 PMOS 트랜지스터(P1)는 게이트가 접지전압(VSS)을 인가받고, 소오스가 전원전압(VDD)을 인가받으며, 드레인이 제 1 노드(S1)와 연결된다. 상기 제 1 NMOS 트랜지스터(N1)는 다이오드 구조로서, 게이트와 드레인이 상기 제 1 노드(S1)에 공통 연결되고, 소오스가 접지전압(VSS)단과 연결된다. 상기 제 2 NMOS 트랜지스터(N2)는 게이트가 파워 업 신호(PwrB)를 입력받고, 드레인과 소오스가 상기 제 1 노드(S1)와 전압 전달 노드(VT_Node) 사이의 경로에 연결된다.

여기서, 파워 업 신호(PwrB)는 파워 업 초기 전원전압(VDD)과 같은 레벨을 갖고, 파워 업 시 접지전압(VSS) 레벨로 인에이블 되는 신호이다.

보다 구체적으로 설명하면, 상기 시동부(10)의 제 1 PMOS 트랜지스터(P1)는 턴온 상태로 제 1 노드(S1)에 전류를 공급한다. 상기 제 1 NMOS 트랜지스터(N1)는 다이오드의 구조를 가지므로, 게이트와 소오스에 걸리는 전압이 문턱전압 이상의 레벨을 가지면 상기 제 1 노드(S1)의 전류를 접지전압(VSS)단으로 배출한다. 여기서 문턱 전압이란 MOS 트랜지스터가 전류를 흘릴 수 있는 최소한의 전압을 말한다. 따라서, 상기 제 1 노드(S1)의 레벨은 전류를 흘릴 수 있는 최소한의 전압인 상기 제 1 NMOS 트랜지스터(N1)의 문턱전압의 레벨이 된다.

상기 시동부(10)는 파워 업 초기 전원전압(VDD)의 일정한 레벨까지 상승하면, '하이'레벨의 상기 파워 업 신호(PwrB)를 출력한다. 상기 '하이'레벨의 파워 업 신호(PwrB)를 입력받는 제 2 NMOS 트랜지스터(N2)는 턴온되어 상기 제 1 노드(S1)의 전위를 상기 전압 전달 노드(VT_Node)로 제공한다. 이때, 상기 전압 전달 노드(VT_Node)는 일정한 전위 레벨(상기 제 1 NMOS 트랜지스터(N1)의 문턱전압 정도의 전위 레벨)을 갖는다. 따라서, 상기 전압 전달 노드(VT_Node)에 전압이 공급되면, 상기 기준 전압 발생부(20)가 구동하게 되어 기준 전압(Vref)를 생성한다.

상기 시동부(10)는 파워 업 시 전원전압(VDD)이 상승하여 포화상태(saturation)가 되면, 상기 파워 업 신호(PwrB)가 접지전압(VSS)레벨로 인에이블 되어, '로우'레벨의 상기 파워 업 신호(PwrB)를 출력한다. 상기 '로우'레벨의 파워 업 신호(PwrB)를 입력받는 제 2 NMOS 트랜지스터(N2)는 턴 오프되어, 상기 제 1 노드(S1)의 전위를 상기 전압 전달 노드(VT_Node)로 제공하는 것을 차단한다. 따라서, 상기 전압 전달 노드(VT_Node)는 플로팅(Floating) 상태가 된다. 이때, 상기 시동부(10)의 시동(Start-Up) 동작은 완료되고, 상기 기준 전압 발생부(20)는 자체적으로 기준 전압(Vref)을 발생한다.

저온 시 상기 시동부(10)의 상기 제 2 NMOS 트랜지스터(N2)는 문턱전압이 상승하게 된다. 상기 제 2 NMOS 트랜지스터(N2)의 문턱전압이 상승하게 되면, 그에 상응하는 전압을 공급해 주어야 하는데 이때, 전력소비는 커지게 된다. 또한, 상기 제 1 노드(S1)의 전위 레벨이 상기 제 2 NMOS 트랜지스터(N2)의 문턱전압보다 작게 되면, 상기 제 2 NMOS 트랜지스터(N2)를 정상적으로 동작을 시키지 않을 수 있다. 따라서, 종래의 기술에 따른 반도체 메모리 장치의 기준 전압 발생회로는 스위칭 역할을 하는 상기 제 2 NMOS 트랜지스터(N2)의 문턱전압이 상승하여 파워 업 시 상기 제 2 NMOS 트랜지스터(N2)를 정상적으로 턴온 시키지 않는다. 또한, 상기 제 2 NMOS 트랜지스터(N2)는 구동 능력이 저하되고, 상기 전압 전달 노드(VT_Node)에 일정한 전위 레벨을 공급하지 못하기 때문에 상기 기준 전압 발생부(20)가 오동작을 발생하는 문제점이 있다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로는 온도 변화에 따라 그에 상응하는 구동 능력을 조정하는데 그 목적이 있다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로는 파워 업 신호가 활성화 되면, 온도에 응답하여 구동 능력 제어 신호를 출력하는 구동 능력 제어 신호 생성부, 상기 구동 능력 제어 신호에 응답하여 전압 전달 노드로의 전류 공급능력을 조절하는 구동부, 및 상기 전압 전달 노드로부터 전류를 공급받아 일정한 전압 레벨의 기준 전압을 발생하는 기준 전압 발생부를 포함한다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로는 온도 변화에 따라 그에 상응하는 구동 능력을 조정함으로써, 상기 기준 전압 발생회로의 신뢰성을 높일 수 있는 효과가 있다.

도 3은 본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로의 블록도이다.

종래의 기술에 따른 기준 전압 발생회로는 일정한 전압을 공급하여 안정적인 기준 전압을 생성하였다. 그러나, 파워 업 시 온도가 낮아지면 스위칭역할을 하는 소자의 문턱전압이 상승하여, 공급되는 되는 전압보다 문턱전압이 높게 된다. 이 때, 스위칭 소자의 특성이 변화하여 구동능력이 저하되고, 오작동이 발생하였다. 따라서, 본 발명에 따른 기준 전압 발생회로는 회로의 온도 변화를 감지하여, 그에 상응하는 구동 능력을 조정하는 회로를 구현하였다.

도 3을 참조하면, 반도체 메모리 장치의 기준 전압 발생회로는 파워 업 신호(Pwr)가 활성화되면 온도 변화에 응답하여 구동 능력을 조절하기 위한 구동 능력 제어 신호(DRV_CTRL)를 출력하는 구동 능력 제어 신호 생성부(100), 상기 구동 능력 제어 신호(CTRL)에 응답하여 전압 전달 노드(VT_Node)로의 전류공급 능력을 조정하는 구동부(200), 및 상기 전압 전달 노드(VT_Node)로부터 전류를 공급받아 기준 전압(Vref)을 발생하는 기준 전압 발생부(20)를 포함한다. 상기 기준 전압 발생부(20)는 일반적인 기준 전압 발생을 위한 구성이며, 예를 들어, 전류 미러 형태의 위들라 기준 전압 발생부일 수도 있다.

도 4는 도 3에 도시한 구동 능력 제어 신호 생성부의 회로도이다.

도 4를 참조하면, 상기 구동 능력 제어 신호 생성부(100)는 온도의 변화에 따라 가변되는 감지 전압(DET_V)을 생성하는 온도 감지부(110), 외부 전압(VDD)을 소정 등분하여 분배 전압(VA)을 출력하는 전압 분배부(120), 및 상기 감지 전압(DET_V)과 상기 분배 전압(VA)의 전위 레벨의 차이에 응답하여 상기 구동 능력 제어 신호(DRV_CTRL)의 출력 레벨을 결정하는 비교부(130)를 포함한다.

상기 온도 감지부(110)는 전류를 공급하기 위한 제 2 PMOS 트랜지스터(P2)에 두 개의 NMOS 트랜지스터 다이오드(N2,N3)를 직렬로 연결하여 설명하였지만, 상기 NMOS 트랜지스터 다이오드는 설계자가 원하는 레벨에 따라 그 수의 변화가 가능하 다.

상기 온도 감지부(110)는 전류를 공급하기 위한 제 2 PMOS 트랜지스터(P2), 다이오드 구조로서 서로 직렬 연결된 제 2 및 제 3 NMOS 트랜지스터(N2,N3), 및 상기 온도 감지부(110)의 활성화 여부를 결정하는 제 4 NMOS 트랜지스터(N4)를 포함한다. 상기 제 2 PMOS 트랜지스터(P2)는 접지전압(VSS)을 입력받는 게이트, 전원전압(VDD)단과 상기 감지 신호 출력 노드(DET_Node) 사이의 경로에 연결된 소오스-드레인을 포함한다. 상기 제 2 NMOS 트랜지스터(N2)는 상기 감지 신호 출력 노드(DET_Node)와 연결된 게이트와 드레인을 포함한다. 상기 제 3 NMOS 트랜지스터(N3)는 상기 제 2 NMOS 트랜지스터(N2)의 소오스와 공통 연결된 게이트, 및 드레인을 포함한다. 상기 제 5 NMOS 트랜지스터(N5)는 파워 업 신호(Pwr)를 입력받는 게이트, 상기 제 4 NMOS 트랜지스터(N4)의 소오스와 연결된 드레인, 접지전압(VSS)단과 연결된 소오스를 포함한다. 상기 감지 전압(DET_V)은 상기 감지 신호 출력 노드(DET_Node)에서 출력된다.

상기 온도 감지부(110)는 온도 변화에 따라 상기 제 2 및 제 3 NMOS 트랜지스터(N2,N3)의 문턱 전압이 변하므로, 그에 상응하게 상기 감지 전압(DET_V) 또한 변한다.

상기 온도 감지부(110)는 파워 업 시 상기 파워 업 신호(Pwr)가 '하이'레벨이 되면, 활성화 되어 온도 변화를 감지한다. 상기 제 2 PMOS 트랜지스터(P2)는 접지전압(VSS)에 의해 턴온되어, 전류를 상기 온도 감지부(110)에 공급한다. 상기 제 2 및 제 3 NMOS 트랜지스터(N2,N3)는 각각의 게이트와 소오스 간의 전위차가 문턱 전압보다 높으면, 전류를 흘릴 수 있다. 여기서, 전류를 흘릴 수 있는 최소한의 전압을 문턱 전압이라 하는데 상기 감지 전압(DET_V)은 상기 문턱 전압의 레벨을 갖는다.

고온 시, 상기 제 2 및 제 3 NMOS 트랜지스터(N2,N3)의 문턱전압이 낮아져 상기 감지 전압(DET_V)의 레벨은 낮아진다. 상기 저온 시, 상기 제 2 및 제 3 NMOS 트랜지스터(N2,N3)의 문턱 전압이 상승하여 상기 감지 전압(DET_V)의 레벨은 상승한다.

상기 전압 분배부(120)는 외부 전압(VDD)에 따라 일정한 레벨을 생성하기 위하여 저항(R1,R2)을 분배하여 상기 외부 전압(VDD)에 따라 소정 등분한 분배 전압(VA)을 출력한다. 본 발명에서는 저항(R1,R2)을 두개 직렬 연결하여 설명하였지만, 설계자가 원하는 레벨을 설계하기 위하여 저항의 갯수 변화가 가능하다.

상기 전압 분배부(120)는 상기 제 1 저항(R1)과 제 2 저항(R2) 사이에 접속 노드(VA_Node)의 전압이 분배 전압(VA)으로서 출력한다. 상기 전압 분배부(120)는 제 6 NMOS 트랜지스터(N6), 제 1 저항(R1), 및 제 2 저항(R2)를 포함한다. 상기 제 6 NMOS 트랜지스터(N6)는 파워 업 신호(Pwr)를 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스를 포함한다. 상기 제 1 저항(R1)은 전원전압(VDD)단과 상기 접속 노드(VA_Node)사이에 연결되고, 상기 제 2 저항(R2)는 상기 접속 노드(VA_Node)와 상기 제 6 NMOS 트랜지스터(N6)의 드레인 사이에 연결된다.

상기 전압 분배부(120)는 외부 전압(VDD)을 상기 제 1 저항(R1)과 상기 제 2 저항(R2)의 비로 분배한 분배 전압(VA)을 출력한다. 상기 분배 전압(VA)은 상기 구 동 능력 제어 신호(DRV_CTRL)의 전위 레벨을 결정하기 위한 기준이 되는 기준 전압으로서 역할을 수행한다.

상기 비교부(130)는 상기 감지 전압(DET_V)과 상기 분배 전압(VA)를 비교하여 상기 구동 전압 제어 신호(DRV_CTRL)의 전위 레벨을 결정한다.

상기 비교부(130)는 상기 비교부(130)를 인에이블 시키기 위한 제 7 NMOS 트랜지스터(N7), 상기 감지 전압(DET_V)과 상기 분배전압(VA)의 전위 레벨을 비교하기 위한 제 8 및 제 9 NMOS 트랜지스터(N8,N9), 및 커런트 미러 구조의 제 3 및 제 4 PMOS 트랜지스터(P3,P4)를 포함한다. 상기 제 7 NMOS 트랜지스터(N7)는 파워 업 신호(Pwr)를 입력받는 게이트, 제 2 노드(S2)와 연결된 드레인, 및 접지전압(VSS)단과 연결된 소오스를 포함한다. 상기 제 8 NMOS 트랜지스터(N8)는 상기 감지 전압(DET_V)를 입력받는 게이트, 제 3 노드(S3)와 연결된 드레인, 및 상기 제 2 노드(S2)와 연결된 소오스를 포함한다. 제 9 NMOS 트랜지스터(N9)는 분배 전압(VA)를 입력받는 게이트, 제 4 노드(S4)와 연결된 드레인, 및 상기 제 2 노드(S2)와 연결되 소오스를 포함한다. 제 3 PMOS 트랜지스터(P3)는 상기 제 3 노드(S3)와 공통 연결된 게이트와 드레인, 및 전원전압(VDD)단과 연결된 소오스를 포함한다. 제 4 PMOS 트랜지스터(P4)는 상기 게 3 PMOS 트랜지스터(P3)의 게이트와 연결된 게이트, 상기 제 4 노드(S4)와 연결된 드레인, 및 전원전압(VDD)단과 공통 연결된 소오스를 포함한다. 상기 제 4 노드(S4)는 구동 능력 제어 신호(DRV_CTRL)를 출력한다.

상기 비교부(130)는 파워 업 시 상기 '하이'레벨의 파워 업 신호(Pwr)가 입력되면 활성화된다. 온도 변화에 따라 상기 감지 전압(DET_V)의 레벨이 가변된상기 감지 전압(DET_V)이 상기 분배 전압(VA)보다 전위 레벨이 높은 경우, 상기 제 8 NMOS 트랜지스터(N8)가 상기 제 9 NMOS 트랜지스터(N9)보다 턴온 정도가 크기 때문에, 상기 제 4 노드(S4)의 전위 레벨이 높아져 '하이'레벨의 상기 구동 능력 제어 신호(DRV_CTRL)를 출력한다. 한편, 상기 감지 전압(DET_V)이 상기 분배 전압(VA)보다 전위 레벨이 낮은 경우, 상기 제 8 NMOS 트랜지스터(N8)가 상기 제 9 NMOS 트랜지스터(N9)보다 턴온 정도가 작기 때문에, 상기 제 4 노드(S4)의 전위 레벨이 낮아져 '로우'레벨의 상기 구동 능력 제어 신호(DRV_CTRL)를 출력한다.

도 5는 도 3에 도시한 구동부의 회로도이다.

본 발명에 따른 구동부(200)는 파워 업 시 구동 능력 제어 신호(DRV_CTRL)에 응답하여 온도 변화에 따라 기준 전압 발생부(20)의 구동을 제어 하기 위하여 구현하였다.

도 5를 참조하면, 상기 구동부(200)는 전압 전달 노드(VT_Node)에 전류를 공급하는 시동 노드의 전압 레벨을 결정하는 시동 인가부(210), 상기 구동 능력 제어 신호(DRV_CTRL)의 활성화 여부에 응답하여, 상기 전압 전달 노드(VT_Node)로의 전류 공급 능력의 가속화 여부를 결정하는 구동 능력 가속화부(220), 및 상기 시동 노드(Start_Node)와 상기 전압 전달 노드(VT_Node)의 스위칭 여부를 결정하는 스위칭부(230)를 포함한다.

상기 시동 인가부(210)는 전류를 공급하기 위한 제 5 PMOS 트랜지스터(P5), 및 CMOS 다이오드 구조의 제 10 NMOS 트랜지스터(N10)를 포함한다. 상기 제 5 PMOS 트랜지스터(P5)는 접지전압(VSS)을 인가받는 게이트, 상기 시동 노드(Start_Node) 와 연결된 드레인, 및 전원전압(VDD)단과 연결된 소오스를 포함한다. 상기 제 10 NMOS 트랜지스터(N10)는 상기 시동 노드(Start_Node)와 공통 연결된 게이트와 드레인, 및 접지전압(VSS)단과 연결되 소오스를 포함한다.

상기 시동 인가부(210)는 상기 접지전압(VSS)을 인가받는 상기 제 5 PMOS 트랜지스터(P5)를 턴온시킨다. 상기 제 10 NMOS 트랜지스터(N10)는 다이오드 구조이므로, 게이트와 소오스에 걸리는 전압이 문턱전압 이상의 레벨을 가지면 상기 시동 노드(Start_Node)의 전류를 접지전압(VSS)단으로 배출한다. 즉, 상기 접지전압(VSS)단에서 상기 시동 노드(Start_Node)에 접속되는 전압과 상기 상기 시동 노드(Start_Node)에서 전원전압(VDD)단까지 접속되는 전압의 비에 의해 상기 시동 노드(Start_Node)의 전압 레벨이 결정된다.

상기 구동 능력 가속화부(220)는 전류 공급을 가속화하기 위한 제 6 PMOS 트랜지스터(P6), 및 구동능력을 가속화하기 위한 제 11 NMOS 트랜지스터(N11)를 포함한다. 상기 제 6 PMOS 트랜지스터(P6)는 상기 구동 능력 제어 신호(DRV_CTRL)의 반전 신호를 입력받는 게이트, 상기 시동 노드(Start_Node)와 연결된 드레인, 및 전원전압(VDD)단과 연결된 소오스를 포함한다. 상기 제 11 NMOS 트랜지스터(N11)는 상기 구동 능력 제어 신호(DRV_CTRL)를 입력받는 게이트, 상기 시동 노드(Start_Node)와 상기 전압 전달 노드(VT_Node)사이에 경로가 연결된 소오스-드레인을 포함한다.

상기 구동 능력 가속화부(220)는 상기 구동 능력 제어 신호(DRV_CTRL)가 '하이'레벨인 경우, 상기 제 6 PMOS 트랜지스터(P6)와 상기 제 11 NMOS 트랜지스 터(N11)는 턴온된다. 이때, 상기 제 6 PMOS 트랜지스터(P6)는 전류를 상기 시동 노드(Start_Node)에 공급하게 되고, 상기 제 11 NMOS 트랜지스터(N11)는 상기 시동 노드(Start_Node)의 전류를 상기 전압 전달 노드(VT_Node)로 전달한다. 상기 가속화부(220)는 상기 제 6 PMOS 트랜지스터(P6)와 상기 제 11 NMOS 트랜지스터(N11)를 구비하여 전류 공급능력을 가속화 하였지만, 둘 중 어느 하나로 독립적으로 구비하여도 무방하다.

상기 스위칭부(230)는 상기 파워 업 신호(Pwr)에 응답하여, 상기 시동 노드(Start_Node)와 상기 전압 전달 노드(VT_Node)의 접속 및 단절을 제어한다.

상기 스위칭부(230)는 제 12 NMOS 트랜지스터(N12)로 구성된다. 상기 제 12 NMOS 트랜지스터(N12)는 상기 파워 업 신호(Pwr)를 입력받는 게이트, 상기 시동 노드(Start_Node)와 상기 전압 전달 노드(VT_Node)사이에 경로가 연결된 소오스-드레인을 포함한다.

상기 스위칭부(230)는 파워 업 시 상기 파워 업 신호(Pwr)가 '하이'레벨로 인에이블 되어, 상기 제 12 NMOS 트랜지스터(N12)를 턴온 시킨다. 상기 스위칭부(230)는 활성화 되어, 상기 시동 노드(Start_Node)와 상기 전압 전달 노드(VT_Node)를 접속시킨다. 상기 제 12 NMOS 트랜지스터(N12)는 상기 시동 노드(Start_Node)의 전류를 상기 전압 전달 노드(VT_Node)로 전달한다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로의 동작을 보다 구체적으로 설명하기로 한다.

기준 전압 발생회로는 파워 업 시 온도가 높아지면, 상기 온도 감지부(110) 의 상기 제 3 및 제 4 NMOS 트랜지스터(N3,N4)의 문턱전압은 하강한다. 상기 감지 전압(DET_V)의 레벨 또한 하강한다. 상기 감지 전압(DET_V)은 상기 분배전압(VA)보다 전위 레벨이 낮게 되고, 상기 구동 능력 제어 신호(DRV_CTRL)는 '로우'레벨이 된다. 상기 구동 능력 제어 신호(DRV_CTRL)는 상기 제 6 PMOS 트랜지스터(P6)와 상기 제 11 NMOS 트랜지스터(N11)를 턴오프 시키고, 상기 구동 능력 가속화부(220)은 비활성화 된다. 따라서, 상기 기준 전압 발생회로는 도 1에서 설명된 종래의 기준 전압 발생회로의 동작을 수행하게 된다.

한편, 파워 업 시 온도가 낮아지면, 상기 온도 감지부(110)의 상기 제 3 및 제 4 NMOS 트랜지스터(N3,N4)의 문턱전압은 상승한다. 상기 감지 전압(DET_V)의 레벨 또한 상승한다. 상기 감지 전압(DET_V)는 상기 분배전압(VA)보다 전위 레벨이 높게 되고, 상기 구동 능력 제어 신호(DRV_CTRL)는 '하이'레벨이 된다. 상기 '하이'레벨의 구동 능력 제어 신호(DRV_CTRL)를 입력받는 구동 능력 가속화부(220)는 활성화된다. 상기 시동 인가부(210)의 제 5 PMOS 트랜지스터(P5)와 상기 구동 능력 가속화부(220)의 상기 제 6 PMOS 트랜지스터(P6)는 병렬로 연결되고, 동시에 턴온되어 상기 시동 노드(Start_Node)로 전류공급을 가속화 시킨다. 상기 구동 능력 가속화부(220)의 제 11 NMOS 트랜지스터(N11)와 상기 스위칭부(230)의 제 12 NMOS 트랜지스터(N12)는 병렬로 연결되고, 동시에 턴온되어, 상기 시동 노드(Start_Node)의 전류를 상기 전압 전달 노드(VT_Node)로 가속화 시켜 공급한다. 따라서, 상기 기준 전압 발생부(20)에 전류 공급 능력이 향상되어 보다 안정적인 동작을 수행할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 기준 전압 발생회로의 블록도,

도 2는 도 1에 도시한 시동부의 회로도,

도 3은 본 발명에 따른 반도체 메모리 장치의 기준 전압 발생회로의 블록도,

도 4는 도 3에 도시한 구동 능력 제어 신호 생성부의 회로도, 및

도 5는 도 3에 도시한 구동부의 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 시동부 20 : 기준 전압 발생부

100 : 구동 능력 제어 신호 생성부 110 : 온도 감지부

120 : 비교부 130 : 전압 분배부

200 : 구동부 210 : 시동 인가부

220 : 구동 능력 가속화부 230 : 스위칭부

Claims

파워 업 신호가 활성화 되면, 온도에 응답하여 구동 능력 제어 신호를 출력하는 구동 능력 제어 신호 생성부,

상기 구동 능력 제어 신호에 응답하여 전압 전달 노드로의 전류 공급능력을 조절하는 구동부, 및

상기 전압 전달 노드로부터 전류를 공급받아 일정한 전압 레벨의 기준 전압을 발생하는 기준 전압 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 1 항에 있어서,

상기 구동 능력 제어 신호 생성부는,

상기 온도의 변화를 감지하여 출력된 감지 전압과 외부 전압을 분배한 분배전압의 전위 레벨의 차이에 응답하여 상기 구동 능력 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 2 항에 있어서,

상기 구동 능력 제어 신호 생성부는,

상기 온도의 변화에 따라 가변되는 상기 감지 전압을 생성하는 온도 감지부,

상기 외부 전압을 소정 등분하여 상기 분배 전압을 출력하는 전압 분배부, 및

상기 감지 전압과 상기 분배전압의 전위 레벨의 차이에 응답하여 상기 구동 능력 제어 신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 3 항에 있어서,

상기 온도 감지부는,

상기 외부 전압을 소정 등분한 상기 감지 전압을 감지 신호 출력 노드에서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 3 항에 있어서,

상기 온도 감지부는,

게이트가 접지전압을 인가받고, 전원전압단과 상기 감지 신호 출력 노드 사이에 소오스-드레인 경로가 연결되는 PMOS 트랜지스터,

게이트와 드레인이 상기 감지 신호 출력 노드와 공통 연결된 제 1 NMOS 트랜지스터,

게이트와 드레인이 상기 제 1 NMOS 트랜지스터의 소오스와 공통 연결된 제 2 NMOS 트랜지스터, 및

게이트가 상기 파워 업 신호를 입력받고, 드레인이 제 2 NMOS 트랜지스터의 소오스와 연결되며, 소오스가 접지전압단과 연결된 제 3 NMOS 트랜지스터를 포함하 는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 3 항에 있어서,

상기 전압 분배부는,

일단이 전원 전압단과 연결된 제 1 저항 소자,

일단이 상기 제 1 저항 소자의 타단과 연결된 제 2 저항소자, 및

게이트가 상기 파워 업 신호를 입력받고, 드레인이 상기 제 2 저항소자의 타단과 연결되며, 소오스가 접지 전압단과 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 3 항에 있어서,

상기 비교부는,

상기 감지 전압이 상기 분배 전압보다 높은 경우, 상기 구동 능력 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 3 항에 있어서,

상기 비교부는,

상기 감지 전압이 상기 분배 전압보다 낮은 경우, 상기 구동 능력 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회 로.
제 1 항에 있어서,

상기 구동부는,

상기 전압 전달 노드에 전압을 공급하는 시동 노드의 전압 레벨을 결정하는 시동 인가부,

상기 구동 능력 제어 신호의 활성화 여부에 응답하여, 상기 전압 전달 노드로의 전류 공급 능력의 가속화 여부를 결정하는 구동 능력 가속화부, 및

상기 시동 노드와 상기 전압 전달 노드의 스위칭 여부를 결정하는 스위칭부를 포함하는 것을 특징을 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 9 항에 있어서,

상기 시동 인가부는,

게이트가 접지전압을 입력받고, 전원전압단과 상기 시동 노드 사이에 소오스-드레인의 경로가 연결되는 PMOS 트랜지스터,

게이트와 드레인이 상기 시동 노드와 공통 연결되고, 소오스가 접지전압단과 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 9 항에 있어서,

상기 구동 능력 가속화부는,

상기 구동 능력 제어 신호가 활성화 되면, 상기 전압 전달 노드로의 전류 공급능력을 가속화 시키는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 11 항에 있어서,

상기 구동 능력 가속화부는,

게이트가 상기 구동 능력 제어 신호의 반전 신호를 입력받고, 소오스가 전원전압단과 연결되며, 드레인이 상기 시동 노드와 연결된 PMOS 트랜지스터, 및

게이트가 상기 구동 능력 제어 신호를 입력받고, 상기 시동 노드와 상기 전압 전달 노드에 각각 소오스, 및 드레인이 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 11 항에 있어서,

상기 구동 능력 가속화부는,

게이트가 상기 구동 능력 제어 신호의 반전 신호를 입력받고, 소오스가 전원전압단과 연결되며, 드레인이 상기 시동 노드와 연결된 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 11 항에 있어서,

상기 구동 능력 가속화부는,

게이트가 상기 구동 능력 제어 신호를 입력받고, 상기 시동 노드와 상기 전압 전달 노드에 각각 소오스, 및 드레인이 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.
제 9 항에 있어서,

상기 스위칭부는,

상기 파워 업 신호가 활성화 되면, 상기 시동 노드와 상기 전압 전달 노드를 접속시키며,

상기 파워 업 신호가 비활성화 되면, 상기 시동 노드와 상기 전압 전달 노드를 단절시키는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 발생회로.