JP4093712B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特にマスクを削減し、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
図８から図１４を参照して、従来のトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００５】
図８では、Ｎ+型シリコン半導体基板２１にＮ-型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜２３を形成した後、予定のチャネル層２４の部分の酸化膜２３をエッチングする。この酸化膜２３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００６】
図９では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成する。
【０００７】
レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部を形成する。
【０００８】
ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
図１０ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部に丸みをつけ、トレンチ開口部での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１１では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１１】
図１２ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ+型のボディ領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
図１３では、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図１４では、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成する。
【００１４】
【発明が解決しようとする課題】
かかる従来のＭＯＳＦＥＴでは各製造工程でさまざまなマスクを使用しており、例えばソース領域もレジストによるマスクを用いて形成している。このためトレンチを微細化するほどマスクの合わせ余裕度も少なくなり、マスクずれによる不良が避けられない問題がある。また、マスクはコストもかかるので、各工程でのマスクの削減が望まれている。
【００１５】
また、トレンチ形成後のエッチングダメージを除去したり、トレンチ開口部に丸みをつけてトレンチ開口部での電界集中によるゲート−ソース間のショート防止するために、高温でダミー酸化を行っているが、エッチングでトレンチ幅を微細化できても、その後の高温のダミー酸化によりトレンチ幅が広がり、仕上がりはトレンチエッチング時のおよそ1.5倍程度に広がってしまう問題があった。
【００１６】
さらに、従来は基板上を覆う層間絶縁膜のために、マスクを用いて金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を設ける必要があり、マスクずれによりゲート電極が露出するのを防ぐためにゲート電極上の層間絶縁膜に余裕を持たせてマスクをかけていた。このためソース領域上に層間絶縁膜およびゲート酸化膜が残ることになり、ソース領域と金属電極との接触面積が少なくなるためにオン抵抗の低減にも限界があった。
【００１７】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型の半導体基板にトレンチを形成し、該トレンチ周辺に逆導電型のチャネル層を形成する工程と、全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチングして前記トレンチ開口部のチャネル層表面にのみ前記ポリシリコン層を残存させる工程と、前記ポリシリコン中の前記一導電型不純物を前記チャネル層に拡散してソース領域を形成する工程とを具備することを特徴とするもので、ソース領域をセルフアラインで形成できるためマスクが削減できる。
【００１８】
さらに全面エッチバックでトレンチ開口部にサイドウォール状の丸みがつけられるために、高温でダミー酸化をする必要がなくなる。これによりシリコン中のエッチングダメージ除去のためのダミー酸化量を低減できるので、トレンチの仕上がり幅を狭くできるものである。
【００１９】
さらに、層間絶縁膜をゲート電極上に埋め込むことにより、ソース領域と金属電極との接触面積を増やし、オン抵抗を低減できるものである。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図７を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２１】
トレンチ型パワーＭＯＳＦＥＴは、一導電型の半導体基板にトレンチを形成後、全面に絶縁膜を形成し、トレンチの周辺に逆導電型のチャネル層を形成する工程と、絶縁膜を除去後全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックしてトレンチ開口部のチャネル層表面にのみポリシリコン層を残存させる工程と、ポリシリコン層中の前記一導電型不純物をチャネル層に拡散してソース領域を形成する工程と、少なくともトレンチ内壁にゲート酸化膜を形成し、トレンチに埋設され且つトレンチ開口部を露出した半導体材料からなるゲート電極を形成する工程と、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバック後全面に金属電極を形成する工程とから構成される。
【００２２】
本発明の第１の工程は、図１に示す如く、一導電型の半導体基板にトレンチを形成後、全面に酸化膜を形成し、トレンチの周辺に逆導電型のチャネル層を形成することにある。
【００２３】
Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。トレンチ３をエッチングにより形成し、全面に酸化膜４を設け、ボロンをイオン注入する。注入条件は50KeVで3〜4×1013cm-2とする。その後イオンをドレイン領域に拡散してトレンチ３周辺にＰ型のチャネル層５を形成する。
【００２４】
本発明の第2の工程は、図２および図３に示す如く、酸化膜を除去後全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックしてトレンチ開口部のチャネル層表面にのみポリシリコンを残存させることにある。
【００２５】
本工程は本発明の特徴とする工程であり、図２では、チャネル層５のイオン注入の保護膜とした酸化膜４を除去してポリシリコン６をＣＶＤ法により1000Å程度堆積し、高濃度のヒ素を全面にイオン注入する。
【００２６】
その後、全面を約1.0μｍエッチバックして、トレンチ開口部にポリシリコン６を残存させる。
【００２７】
図３はエッチバック後の状態を示す。半導体基板表面とトレンチ３底部が同時にエッチングされ、トレンチ開口部７のポリシリコン６がサイドウォール状になり、丸みが形成される。また、トレンチ開口部７のみに高濃度の不純物を含むポリシリコン６が残存することになる。
【００２８】
ここで、第1の工程でトレンチ３形成後にチャネル層５を形成しているため、全面を例えば1μｍエッチバックして更に深い位置にトレンチ３が形成されても、その周辺にはチャネル層５が残存する。
【００２９】
また、ポリシリコン６の全面エッチングによりトレンチ開口部７にはサイドウォール状に丸みがつき、トレンチ開口部７の電界の集中が緩和できる。これによりトレンチ開口部７のゲート酸化膜破壊によるゲート−ソース間のショートを低減できる。
【００３０】
本発明の第3の工程は、図４に示す如く、ポリシリコン中の一導電型不純物をチャネル層に拡散してソース領域を形成することにある。
【００３１】
800〜900℃で30分ほど熱処理を施してポリシリコン６中のＮ＋型イオンをチャネル層５に拡散してソース領域８を形成する。これによりセルフアラインでソース領域８が形成される。
【００３２】
つまり、マスク無しでソース領域８が形成できるため、従来のようにマスク合わせ余裕度が少ない上に、微細化することによるマスク合わせずれが起こり不良が発生するなどの問題が回避でき、マスク削減によるコスト削減も実現できる。
【００３３】
本発明の第4の工程は、図５に示す如く、少なくともトレンチ内壁にゲート酸化膜を形成し、トレンチに埋設され且つトレンチ開口部を露出した半導体材料からなるゲート電極を形成することにある。
【００３４】
全面を800〜900℃程度の低温でダミー酸化し、生成された1000Å程度の酸化膜を除去する（図示せず）。その後800〜900℃程度で熱酸化し、全面にゲート酸化膜９を形成する。
【００３５】
このときのダミー酸化はエッチングによるトレンチ３および半導体基板表面のダメージを取り除くために施すものである。従来は前記の目的の他に、トレンチ開口部に丸みをつける目的もあったので高温で熱処理を施していたが、本発明の実施の形態では、前記の第2の工程のエッチバックによりトレンチ開口部７はサイドウォール状に丸みが形成されるので、従来にくらべて低温でのダミー酸化が可能となる。
【００３６】
これによりゲート酸化膜内にエッチングダメージが残らず、ゲート−ソース破壊耐圧の劣化を抑制でき、ダミー酸化量を低減できるため、トレンチ３の幅を縮小、もしくは広がりを抑制できる。
【００３７】
例えば本発明の実施の形態では、第１の工程でトレンチ形成後、ポリシリコンを堆積し、エッチングすると一時トレンチ幅は形成時の1/2程度まで縮小する。その後、ダミー酸化を施し、ゲート酸化膜を形成したトレンチ３の仕上がり幅は、従来のトレンチ２７の仕上がり幅のおよそ1/2に縮小できる。
【００３８】
更にポリシリコンを全面に堆積し、エッチバックをして不純物を拡散し、トレンチに埋設されたゲート電極１０を形成する。このとき、トレンチ開口部７が露出し、半導体基板表面よりも低い位置にゲート電極１０の上面が位置するようにオーバーエッチする。
【００３９】
本発明の第5の工程は、図６および図７に示す如く、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバック後全面に金属電極を形成することにある。
【００４０】
図６は、フォトレジストでチャネル層５表面の隣接するソース領域８の間を露出させ、Ｐ＋型のイオンを注入後拡散して、ボディコンタクト領域１１を形成する。その後、全面にＮＳＧを2000Å堆積し、層間絶縁膜１２を形成する。このとき第4の工程でゲート電極１０を半導体基板表面よりも低くなるように埋設してあり、トレンチ幅が狭いので、ゲート電極１０上部に層間絶縁膜１２が埋め込まれる。
【００４１】
図７は金属電極の形成を示す。全面の層間絶縁膜１２をエッチバックして、トレンチ３を除く半導体基板を露出させ、全面に金属をスパッタなどにより蒸着して金属電極１３を形成する。これにより平坦な金属電極１３が形成できる。
【００４２】
ここで、本発明では層間絶縁膜１２がゲート電極１０上に埋め込まれており、ソース領域８およびボディコンタクト領域１１が金属電極１３と密着しているため、従来必要であった金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を形成する必要がない。
【００４３】
また、従来のようにソース領域上に層間絶縁膜およびゲート酸化膜が残らないので、形成されたソース領域８がすべて金属電極１３と密着するため、ソース領域８と金属電極１３との密着する幅（図７、Ｘ）が従来に比べておよそ２倍に増加する。従ってソース領域８と金属電極１３の接触面積が増加するので、オン抵抗の低減に大きく寄与できる。
【００４４】
また、各トランジスタに均一な厚みで埋め込まれた層間絶縁膜１２により、ゲート電極１０とソース領域８に均一なエクステンションを形成できるため、ゲート−ソース間のショートを低減できる。
【００４５】
さらに、金属配線が平坦にできるため、ボイドを抑制でき、熱によるボイドの膨張でゲート酸化膜を破壊したり、ソース領域との接触不良などによる信頼性の低下を抑制できる。
【００４６】
【発明の効果】
本発明の製造方法に依れば、第1にソース領域がセルフアラインで形成でき、マスクの削減が実現でき、コストの大幅な削減が可能となる。
【００４７】
第2に、全面をエッチバックしてトレンチ開口部のポリシリコンを形成するので、トレンチ開口部にサイドウォール状の丸みができ、トレンチ開口部での電界の集中を緩和できる。これによりゲート酸化膜の破壊を防ぎ、ゲート−ソース間のショートを抑制できる。
【００４８】
第3にトレンチ開口部の丸みを形成するための高温のダミー酸化を必要とせず、低温のダミー酸化ができる。これによりゲート酸化膜内にエッチングダメージが残らず、ゲート−ソース破壊耐圧の劣化を抑制できるのでダミー酸化量を低減でき、トレンチの仕上がり幅を縮小または、広がりを抑制できる。
【００４９】
第４に、層間絶縁膜がゲート電極上に埋め込まれているため、従来必要であった金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を形成する必要がない。
【００５０】
第５に、従来のようにソース領域上に層間絶縁膜が残らないので、形成されたソース領域がすべて金属電極と密着するため、ソース領域と金属電極との密着する幅が従来に比べておよそ２倍に増加する。従ってソース領域と金属電極の接触面積が増加するので、オン抵抗の低減に大きく寄与できる。
【００５１】
第６に、各トランジスタに均一な厚みで埋め込まれた層間絶縁膜により均一なゲート−ソース間エクステンションを形成できるため、ゲート−ソース間のショートを低減できる。
【００５２】
第７に、金属配線が平坦にできるため、ボイドを抑制でき、熱によるボイドの膨張でゲート酸化膜が破壊したり、ソース領域との接触不良などによる信頼性の低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特にマスクを削減し、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
図８から図１４を参照して、従来のトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００５】
図８では、Ｎ+型シリコン半導体基板２１にＮ-型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜２３を形成した後、予定のチャネル層２４の部分の酸化膜２３をエッチングする。この酸化膜２３をマスクとして全面にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００６】
図９では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成する。
【０００７】
レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部を形成する。
【０００８】
ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
図１０ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部に丸みをつけ、トレンチ開口部での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１１では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１１】
図１２ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ+型のボディ領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
図１３では、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図１４では、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成する。
【００１４】
【発明が解決しようとする課題】
かかる従来のＭＯＳＦＥＴでは各製造工程でさまざまなマスクを使用しており、例えばソース領域もレジストによるマスクを用いて形成している。このためトレンチを微細化するほどマスクの合わせ余裕度も少なくなり、マスクずれによる不良が避けられない問題がある。また、マスクはコストもかかるので、各工程でのマスクの削減が望まれている。
【００１５】
また、トレンチ形成後のエッチングダメージを除去したり、トレンチ開口部に丸みをつけてトレンチ開口部での電界集中によるゲート−ソース間のショート防止するために、高温でダミー酸化を行っているが、エッチングでトレンチ幅を微細化できても、その後の高温のダミー酸化によりトレンチ幅が広がり、仕上がりはトレンチエッチング時のおよそ1.5倍程度に広がってしまう問題があった。
【００１６】
さらに、従来は基板上を覆う層間絶縁膜のために、マスクを用いて金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を設ける必要があり、マスクずれによりゲート電極が露出するのを防ぐためにゲート電極上の層間絶縁膜に余裕を持たせてマスクをかけていた。このためソース領域上に層間絶縁膜およびゲート酸化膜が残ることになり、ソース領域と金属電極との接触面積が少なくなるためにオン抵抗の低減にも限界があった。
【００１７】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型の半導体基板にトレンチを形成し、該トレンチ周辺に逆導電型のチャネル層を形成する工程と、全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチングして前記トレンチ開口部のチャネル層表面にのみ前記ポリシリコン層を残存させる工程と、前記ポリシリコン中の前記一導電型不純物を前記チャネル層に拡散してソース領域を形成する工程とを具備することを特徴とするもので、ソース領域をセルフアラインで形成できるためマスクが削減できる。
【００１８】
さらに全面エッチバックでトレンチ開口部にサイドウォール状の丸みがつけられるために、高温でダミー酸化をする必要がなくなる。これによりシリコン中のエッチングダメージ除去のためのダミー酸化量を低減できるので、トレンチの仕上がり幅を狭くできるものである。
【００１９】
さらに、層間絶縁膜をゲート電極上に埋め込むことにより、ソース領域と金属電極との接触面積を増やし、オン抵抗を低減できるものである。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図７を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２１】
トレンチ型パワーＭＯＳＦＥＴは、一導電型の半導体基板にトレンチを形成後、全面に絶縁膜を形成し、トレンチの周辺に逆導電型のチャネル層を形成する工程と、絶縁膜を除去後全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックしてトレンチ開口部のチャネル層表面にのみポリシリコン層を残存させる工程と、ポリシリコン層中の前記一導電型不純物をチャネル層に拡散してソース領域を形成する工程と、少なくともトレンチ内壁にゲート酸化膜を形成し、トレンチに埋設され且つトレンチ開口部を露出した半導体材料からなるゲート電極を形成する工程と、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバック後全面に金属電極を形成する工程とから構成される。
【００２２】
本発明の第１の工程は、図１に示す如く、一導電型の半導体基板にトレンチを形成後、全面に酸化膜を形成し、トレンチの周辺に逆導電型のチャネル層を形成することにある。
【００２３】
Ｎ+型シリコン半導体基板１にＮ-型のエピタキシャル層を積層してドレイン領域２を設ける。トレンチ３をエッチングにより形成し、全面に酸化膜４を設け、ボロンをイオン注入する。注入条件は50KeVで3〜4×1013cm-2とする。その後イオンをドレイン領域に拡散してトレンチ３周辺にＰ型のチャネル層５を形成する。
【００２４】
本発明の第2の工程は、図２および図３に示す如く、酸化膜を除去後全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックしてトレンチ開口部のチャネル層表面にのみポリシリコンを残存させることにある。
【００２５】
本工程は本発明の特徴とする工程であり、図２では、チャネル層５のイオン注入の保護膜とした酸化膜４を除去してポリシリコン６をＣＶＤ法により1000Å程度堆積し、高濃度のヒ素を全面にイオン注入する。
【００２６】
その後、全面を約1.0μｍエッチバックして、トレンチ開口部にポリシリコン６を残存させる。
【００２７】
図３はエッチバック後の状態を示す。半導体基板表面とトレンチ３底部が同時にエッチングされ、トレンチ開口部７のポリシリコン６がサイドウォール状になり、丸みが形成される。また、トレンチ開口部７のみに高濃度の不純物を含むポリシリコン６が残存することになる。
【００２８】
ここで、第1の工程でトレンチ３形成後にチャネル層５を形成しているため、全面を例えば1μｍエッチバックして更に深い位置にトレンチ３が形成されても、その周辺にはチャネル層５が残存する。
【００２９】
また、ポリシリコン６の全面エッチングによりトレンチ開口部７にはサイドウォール状に丸みがつき、トレンチ開口部７の電界の集中が緩和できる。これによりトレンチ開口部７のゲート酸化膜破壊によるゲート−ソース間のショートを低減できる。
【００３０】
本発明の第3の工程は、図４に示す如く、ポリシリコン中の一導電型不純物をチャネル層に拡散してソース領域を形成することにある。
【００３１】
800〜900℃で30分ほど熱処理を施してポリシリコン６中のＮ＋型イオンをチャネル層５に拡散してソース領域８を形成する。これによりセルフアラインでソース領域８が形成される。
【００３２】
つまり、マスク無しでソース領域８が形成できるため、従来のようにマスク合わせ余裕度が少ない上に、微細化することによるマスク合わせずれが起こり不良が発生するなどの問題が回避でき、マスク削減によるコスト削減も実現できる。
【００３３】
本発明の第4の工程は、図５に示す如く、少なくともトレンチ内壁にゲート酸化膜を形成し、トレンチに埋設され且つトレンチ開口部を露出した半導体材料からなるゲート電極を形成することにある。
【００３４】
全面を800〜900℃程度の低温でダミー酸化し、生成された1000Å程度の酸化膜を除去する（図示せず）。その後800〜900℃程度で熱酸化し、全面にゲート酸化膜９を形成する。
【００３５】
このときのダミー酸化はエッチングによるトレンチ３および半導体基板表面のダメージを取り除くために施すものである。従来は前記の目的の他に、トレンチ開口部に丸みをつける目的もあったので高温で熱処理を施していたが、本発明の実施の形態では、前記の第2の工程のエッチバックによりトレンチ開口部７はサイドウォール状に丸みが形成されるので、従来にくらべて低温でのダミー酸化が可能となる。
【００３６】
これによりゲート酸化膜内にエッチングダメージが残らず、ゲート−ソース破壊耐圧の劣化を抑制でき、ダミー酸化量を低減できるため、トレンチ３の幅を縮小、もしくは広がりを抑制できる。
【００３７】
例えば本発明の実施の形態では、第１の工程でトレンチ形成後、ポリシリコンを堆積し、エッチングすると一時トレンチ幅は形成時の1/2程度まで縮小する。その後、ダミー酸化を施し、ゲート酸化膜を形成したトレンチ３の仕上がり幅は、従来のトレンチ２７の仕上がり幅のおよそ1/2に縮小できる。
【００３８】
更にポリシリコンを全面に堆積し、エッチバックをして不純物を拡散し、トレンチに埋設されたゲート電極１０を形成する。このとき、トレンチ開口部７が露出し、半導体基板表面よりも低い位置にゲート電極１０の上面が位置するようにオーバーエッチする。
【００３９】
本発明の第5の工程は、図６および図７に示す如く、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバック後全面に金属電極を形成することにある。
【００４０】
図６は、フォトレジストでチャネル層５表面の隣接するソース領域８の間を露出させ、Ｐ＋型のイオンを注入後拡散して、ボディコンタクト領域１１を形成する。その後、全面にＮＳＧを2000Å堆積し、層間絶縁膜１２を形成する。このとき第4の工程でゲート電極１０を半導体基板表面よりも低くなるように埋設してあり、トレンチ幅が狭いので、ゲート電極１０上部に層間絶縁膜１２が埋め込まれる。
【００４１】
図７は金属電極の形成を示す。全面の層間絶縁膜１２をエッチバックして、トレンチ３を除く半導体基板を露出させ、全面に金属をスパッタなどにより蒸着して金属電極１３を形成する。これにより平坦な金属電極１３が形成できる。
【００４２】
ここで、本発明では層間絶縁膜１２がゲート電極１０上に埋め込まれており、ソース領域８およびボディコンタクト領域１１が金属電極１３と密着しているため、従来必要であった金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を形成する必要がない。
【００４３】
また、従来のようにソース領域上に層間絶縁膜およびゲート酸化膜が残らないので、形成されたソース領域８がすべて金属電極１３と密着するため、ソース領域８と金属電極１３との密着する幅（図７、Ｘ）が従来に比べておよそ２倍に増加する。従ってソース領域８と金属電極１３の接触面積が増加するので、オン抵抗の低減に大きく寄与できる。
【００４４】
また、各トランジスタに均一な厚みで埋め込まれた層間絶縁膜１２により、ゲート電極１０とソース領域８に均一なエクステンションを形成できるため、ゲート−ソース間のショートを低減できる。
【００４５】
さらに、金属配線が平坦にできるため、ボイドを抑制でき、熱によるボイドの膨張でゲート酸化膜を破壊したり、ソース領域との接触不良などによる信頼性の低下を抑制できる。
【００４６】
【発明の効果】
本発明の製造方法に依れば、第1にソース領域がセルフアラインで形成でき、マスクの削減が実現でき、コストの大幅な削減が可能となる。
【００４７】
第2に、全面をエッチバックしてトレンチ開口部のポリシリコンを形成するので、トレンチ開口部にサイドウォール状の丸みができ、トレンチ開口部での電界の集中を緩和できる。これによりゲート酸化膜の破壊を防ぎ、ゲート−ソース間のショートを抑制できる。
【００４８】
第3にトレンチ開口部の丸みを形成するための高温のダミー酸化を必要とせず、低温のダミー酸化ができる。これによりゲート酸化膜内にエッチングダメージが残らず、ゲート−ソース破壊耐圧の劣化を抑制できるのでダミー酸化量を低減でき、トレンチの仕上がり幅を縮小または、広がりを抑制できる。
【００４９】
第４に、層間絶縁膜がゲート電極上に埋め込まれているため、従来必要であった金属電極とソース領域およびボディコンタクト領域とのコンタクト孔を形成する必要がない。
【００５０】
第５に、従来のようにソース領域上に層間絶縁膜が残らないので、形成されたソース領域がすべて金属電極と密着するため、ソース領域と金属電極との密着する幅が従来に比べておよそ２倍に増加する。従ってソース領域と金属電極の接触面積が増加するので、オン抵抗の低減に大きく寄与できる。
【００５１】
第６に、各トランジスタに均一な厚みで埋め込まれた層間絶縁膜により均一なゲート−ソース間エクステンションを形成できるため、ゲート−ソース間のショートを低減できる。
【００５２】
第７に、金属配線が平坦にできるため、ボイドを抑制でき、熱によるボイドの膨張でゲート酸化膜が破壊したり、ソース領域との接触不良などによる信頼性の低下を抑制できる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
Claims (5)
- 一導電型の半導体基板にトレンチを形成し、該トレンチ周辺に逆導電型のチャネル層を形成する工程と、
全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックして前記半導体基板表面と前記トレンチの底部を同時にエッチングし、前記トレンチ開口部のチャネル層表面にのみ前記ポリシリコン層を残存させる工程と、
前記ポリシリコン層中の前記一導電型不純物を前記チャネル層に拡散してソース領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記ソース領域はセルフアラインで形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
- 一導電型の半導体基板にトレンチを形成後、全面に絶縁膜を形成し、前記トレンチの周辺に逆導電型のチャネル層を形成する工程と、
前記絶縁膜を除去後全面にポリシリコン層を成膜し、高濃度の一導電型不純物を導入後、全面をエッチバックして前記半導体基板表面と前記トレンチ底部を同時にエッチングし、前記トレンチ開口部のチャネル層表面にのみ前記ポリシリコン層を残存させる工程と、
前記ポリシリコン層中の前記一導電型不純物を前記チャネル層に拡散してソース領域を形成する工程と、
少なくとも前記トレンチ内壁にゲート酸化膜を形成し、前記トレンチに埋設され且つ前記トレンチ開口部を露出した半導体材料からなるゲート電極を形成する工程と、
全面に層間絶縁膜を形成し、該層間絶縁膜をエッチバック後全面に金属電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記ソース領域はセルフアラインで形成されることを特徴とする請求項３に記載の絶縁ゲート型半導体装置の製造方法。
- 前記層間絶縁膜は前記トレンチ開口部に埋め込まれ、金属電極が平坦に形成されることを特徴とする請求項３に記載の絶縁ゲート型半導体装置の製造方法。
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