JP2003008008A

JP2003008008A - 絶縁ゲート型半導体装置およびその製造方法

Info

Publication number: JP2003008008A
Application number: JP2001188970A
Authority: JP
Inventors: Hirotoshi Kubo; 博稔久保; Norihiro Shigeta; 典博重田; Eiichiro Kuwako; 栄一郎桑子
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-06-22
Filing date: 2001-06-22
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】プレーナー型トランジスタのオン抵抗を低減す
るには微細化によりセル密度を向上するなど、装置やリ
ソグラフィー技術に依存する点が多かった。さらに微細
化をすすめると、スケーリング則によりゲート長も縮小
し、印加するゲート電圧によっては、耐圧が劣化するな
どの問題があった。【解決手段】本発明はプレーナー型トランジスタのゲー
ト電極層とチャネル層を交互に積層した多層構造とする
もので、プレーナー型トランジスタを並列に接続した構
造が実現でき、ゲート幅も積層数に比例して増加する。
これにより微細化の装置および技術に依存することな
く、装置の総オン抵抗を低減できるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置およびその製造方法に係り、特にチャネル幅の増加
によりオン抵抗を低減できる絶縁ゲート型半導体装置お
よびその製造方法に関する。

【０００２】

【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(ＣｈｉｐｏｎＢｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。

【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、セルサイズを縮小することで、セル密度を従来の
７５０万セル／inch²から２５００万セル／inch²へと大
幅に高めることにより従来のプレーナー型ＭＯＳＦＥＴ
に対してトレンチ型パワーＭＯＳＦＥＴでは、約３３％
のオン抵抗を低減できるようになった。

【０００４】図１７を用いて従来のトレンチ型パワーＭ
ＯＳＦＥＴの構造をＮチャネル型を例に示す。図１７
（Ａ）は上面図であり、図１７（Ｂ）は断面図である。

【０００５】図１７（Ａ）によれば、トレンチ型ＭＯＳ
ＦＥＴは、格子状のトレンチ２７と、トレンチ２７に埋
設されたゲート電極３３と、トレンチ２７に沿って設け
られたソース領域３５と、ソース領域３５に囲まれた領
域に設けたボディコンタクト領域３４とから構成され
る。なお、層間絶縁膜およびソース電極は省略してあ
る。

【０００６】また、破線で示した部分がトレンチ型ＭＯ
ＳＦＥＴの１つのセル３８となる。

【０００７】トレンチ２７は幅を約１μｍとし、実動作
領域上で約５μｍ間隔の格子状に形成し、内壁をゲート
酸化膜（図示せず）で被覆する。トレンチ２７内には、
ポリシリコンを埋設し、不純物を導入して低抵抗化を図
り、ゲート電極３３を設ける。

【０００８】ボディコンタクト領域３４は基板の電位安
定化のために、正方形もしくはそれに準じる形状で、ソ
ース領域３５に囲まれて島状に形成される。

【０００９】ソース領域３５はトレンチ２７に沿って設
けられ、四角またはそれに準じる形状になる。チャネル
は、ソース領域３５からトレンチ２７の深さ方向に、ゲ
ート酸化膜（図示せず）を介してゲート電極３３に隣接
して形成される。ゲート幅Ｗは、電流経路となるチャネ
ルの幅であり、この場合１つの基本セルのゲート幅は４
×Ｗ２となる。

【００１０】図１７（Ｂ）には、トレンチ型ＭＯＳＦＥ
Ｔの断面構造を示す。

【００１１】Ｎ⁺型のシリコン半導体基板２１の上にＮ^-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ⁺型のソース領域３５が形
成され、隣り合う２つのソース領域３５間のチャネル層
２４表面にはＰ⁺型のボディコンタクト領域３４を設け
る。さらにゲート電極３３印加時にはソース領域３５か
らトレンチ２７に沿って破線で示す如く電流経路となる
チャネルが形成される。ゲート電極３３上は層間絶縁膜
３６で覆い、ソース領域３５およびボディコンタクト領
域３４にコンタクトするソース電極３７を設ける。

【００１２】図１８から図２１を参照して、従来のトレ
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。

【００１３】図１８では、Ｎ⁺型シリコン半導体基板２
１にＮ^-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０¹³でボロンを注入した後、拡散してＰ型のチャ
ネル層２４を形成する。

【００１４】全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸
化膜２５を厚さ３０００Åに生成し、レジスト膜による
マスクをトレンチ開口部となる部分を除いてかけて、Ｃ
ＶＤ酸化膜２５をドライエッチングして部分的に除去
し、チャネル層２４が露出したトレンチ開口部を間口約
１．０μｍに形成する。

【００１５】次に、ＣＶＤ酸化膜２５をマスクとしてト
レンチ開口部のシリコン半導体基板をＣＦ系およびＨＢ
ｒ系ガスによりドライエッチングし、チャネル層２４を
貫通してドレイン領域２２まで達する約２．０μｍの深
さのトレンチ２７を形成する。

【００１６】更に、ダミー酸化をしてトレンチ２７内壁
とチャネル層２４表面に３０００Å程度のダミー酸化膜
を形成してドライエッチングの際のエッチングダメージ
を除去する。このダミー酸化で形成されたダミー酸化膜
とＣＶＤ酸化膜２５を同時にフッ酸などの酸化膜エッチ
ャントにより除去することにより、安定したゲート酸化
膜を形成することができる。また高温で熱酸化すること
によりトレンチ２７の開口部に丸みをつけ、トレンチ２
７の開口部での電界集中を避ける効果もある。

【００１７】図１９では、全面を熱酸化してゲート酸化
膜３１を閾値に応じて例えば厚み約７００Åに形成し、
その後、トレンチ２７に埋設されるゲート電極３３を形
成する。すなわち、全面にノンドープのポリシリコン層
３２を堆積し、リンを高濃度に注入・拡散して高導電率
化を図り、ゲート電極３３を形成する。その後全面に堆
積したポリシリコン層３２をマスクなしでドライエッチ
して、トレンチ２７に埋設したゲート電極３３を残す。

【００１８】図２０ではレジスト膜ＰＲによるマスクに
より選択的にボロンをドーズ量５．０×１０¹⁴でイオン
注入し、Ｐ⁺型のボディコンタクト領域３４を形成した
後、レジスト膜ＰＲを除去する。その後、新たなレジス
ト膜ＰＲで予定のソース領域３５およびゲート電極３３
を露出する様にマスクして、砒素をドーズ量５．０×１
０¹⁵でイオン注入し、Ｎ⁺型のソース領域３５をトレン
チ２７に隣接するチャネル層２４表面に形成した後、レ
ジスト膜ＰＲを除去する。

【００１９】図２１では、全面にＢＰＳＧ（Ｂｏｒｏｎ
ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓ
ｓ）層をＣＶＤ法により堆積して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディコンタクト領域３４にコンタクトする
ソース電極３７を形成する。

【００２０】

【発明が解決しようとする課題】一般にパワーＭＯＳＦ
ＥＴのオン抵抗ｒ_mは以下の式で表される。

【００２１】ｒ_m＝Ｌ／（ＷＣ_OX（Ｖ_GS−Ｖ_th））上式において、Ｌ：ゲート長Ｗ：ゲート幅Ｃ_OX：ゲ
ート酸化膜の容量Ｖ _GS：ゲート印加電圧Ｖ_th：しき
い値である。

【００２２】このｒ_mによれば、オン抵抗を低減するた
めには様々のパラメータの改善が考えられるが、例えば
ゲート幅Ｗ（電流経路の幅）を増やすことによって、オ
ン抵抗は低減できる。

【００２３】前述のトレンチ型パワーＭＯＳＦＥＴで
は、図１７（Ａ）に示す如くゲート幅Ｗは、トレンチ周
囲に形成されたソース領域の幅Ｗ２の総和である。トレ
ンチ型パワーＭＯＳＦＥＴでは、基板表面に対して垂直
方向に縦型チャネルを形成するため、加工精度の許す限
り単位セルを小型化し、単位面積当たりの単位セル数を
増加することができる。

【００２４】しかし、トレンチの加工精度はリソグラフ
ィー技術および露光装置に依存するところが大きく、ト
レンチ型パワーＭＯＳＦＥＴの微細化にも限界がある。
セル数が増えなくなれば当然ゲート幅Ｗもこれ以上は増
加しないことになり、ゲート幅Ｗの増加によるオン抵抗
の低減が進まない問題があった。

【００２５】また、微細化を進めていくと、トレンチ型
パワーＭＯＳＦＥＴの電流経路がエピタキシャル層とＮ
型基板の界面で外側に曲折し、隣接するセルの電流経路
と合流して電流密度が過剰になる。電流密度過剰部分で
は電流も飽和状態になり、その部分で抵抗成分が発生す
ると考えられる。この点においても単位面積あたりの単
位セル数の増加には限界があった。

【００２６】

【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型の半導体基板表面の１つのチャネ
ル層と、前記チャネル層の表面に離間して設けられた逆
導電型の１つのソース領域およびドレイン領域と、前記
ソース領域およびドレイン領域と隣接した前記チャネル
層上に交互に積層された複数のゲート電極層および他の
チャネル層とを具備することを特徴とし、従来１層であ
ったプレーナー型トランジスタのゲート電極およびチャ
ネル層を２層以上にすることにより、トランジスタの並
列接続を実現するものである。これは、微細化技術によ
らず、ゲート幅Ｗを増やせるものであり、従来構造と比
較してオン抵抗の大幅な低減を図ることができる。

【００２７】また、１つのチャネル層となる一導電型の
半導体基板上に絶縁膜を形成し、該絶縁膜上に半導体材
料からなるゲート電極層を形成する工程と、全面に絶縁
膜を形成し、前記ゲート電極層を絶縁膜で覆う工程と、
前記ゲート電極層上に他のチャネル層となる一導電型の
半導体層を形成する工程と、前記ゲート電極層および他
のチャネル層を交互に複数積層する工程と、前記１つの
チャネル層表面に逆導電型の１つのソース領域およびド
レイン領域を形成し、同時に他のチャネル層の両端に他
のソース領域およびドレイン領域を形成する工程とを具
備することを特徴とし、新規設備を導入することなく、
ゲート幅Ｗを増加させることでオン抵抗の低減を可能と
する絶縁ゲート型半導体装置の製造方法を提供できる。

【００２８】

【発明の実施の形態】本発明の実施の形態を図１から図
１６を参照して詳細に説明する。

【００２９】図1には、本発明のスタック型ＭＯＳＦＥ
Ｔの構造をＮチャネル型を例に示す。

【００３０】スタック型ＭＯＳＦＥＴのセルは、第１の
チャネル層１と、ゲート電極層５と、第１のソース領域
８およびドレイン領域９と、他のチャネル層６と、他の
ソース領域１０およびドレイン領域１１と、ソース電極
１２およびドレイン電極１３と、ゲート電極１４とから
構成され、スタック型ＭＯＳＦＥＴは、このセルが多数
個配置されている。

【００３１】第１のチャネル層１は、Ｐ型のシリコン半
導体基板である。

【００３２】ゲート電極層５は、導電性を高めるため不
純物が導入されたシリコン単結晶またはポリシリコンか
らなり、第１のソース領域８およびドレイン領域９と隣
接した第１のチャネル層１上で、他のチャネル層６と交
互に複数積層される。また、その周囲４側面を覆ってゲ
ート酸化膜２が設けられる。

【００３３】第１のソース領域８およびドレイン領域９
は、第１のチャネル層１表面にゲート長Ｌで離間して設
けられ、第１層目のゲート電極層５と隣接するＮ⁺型領
域である。

【００３４】他のチャネル層６は、ゲート電極層５上
で、ゲート電極層と交互に複数積層されるシリコン単結
晶又はポリシリコンからなるＰ型半導体層であり、その
両端には他のソース領域１０およびドレイン領域１１と
なるＮ⁺型領域を有する。チャネル層とゲート電極層が
接している長さ（Ｗ１）の総和がゲート幅Ｗとなり、他
のチャネル層６ではゲート電極層５に沿ってチャネルが
形成される。つまり、ゲート電極層５で挟まれたチャネ
ル層６には上下にチャネルが形成され、ゲート電極層５
および他のチャネル層６の積層数に比例して、ゲート幅
Ｗも増加する。

【００３５】他のソース領域１０およびドレイン領域１
１は、他のチャネル層６の両端に形成されたＮ⁺型領域
であり、他のソース領域１０は全てソース電極１２とコ
ンタクトし、他のドレイン領域１１は全てドレイン電極
１３とコンタクトする。

【００３６】ゲート電極１４は、不純物が導入されたポ
リシリコン等の導電性材料または金属からなり、ゲート
電極層５を延在して積層し、その全てとコンタクトさせ
る。

【００３７】ソース電極１２は、第１のソース領域８と
他のソース領域１０の全てとコンタクトし、ドレイン電
極１３は、第１のドレイン領域９と他のドレイン領域１
１の全てとコンタクトする。それぞれ不純物が導入され
たポリシリコン等の半導体材料又は金属で形成される。

【００３８】ソース電極１２およびドレイン電極１３で
挟まれた領域がスタック型ＭＯＳＦＥＴの1つのセルで
あり、図１に示す如く、隣接するセルではソース電極ま
たはドレイン電極を共通に使用しており、このセルが多
数個配置されている。また、隣接するセルでは、他のソ
ース領域１０およびドレイン領域１１がソース電極１２
またはドレイン電極１３を中心として対称に形成され
る。

【００３９】また、図２に、配線層の一例を示す。一点
鎖線で示すスタック型ＭＯＳＦＥＴのセル１８は連続し
て多数個配置される。ソース電極１２はソース配線層１
５によって各セル間で連結され、ドレイン電極１３は、
ドレイン配線層１６により各セル間で連結される。ゲー
ト電極１４は隣接するセル間で延在されて連結される。
例えば、ゲート電極１４は第１層目の配線層となり、絶
縁膜等を介して第２層目となるソース配線層１５および
ドレイン配線層１６が形成される。

【００４０】尚、図２に示す配線のパターンはその一例
であり、各セル間でソース電極１２、ドレイン電極１３
およびゲート電極１４がそれぞれ連結されていれば、こ
れに示す限りではない。

【００４１】図３には本発明のスタック型ＭＯＳＦＥＴ
の1つのセルの上面図および断面図を示す。図３（Ａ）
が上面図であり、図３（Ｂ）はＡ−Ａ線の断面図であ
る。

【００４２】ソース電極１２およびドレイン電極１３
は、半導体基板上でゲート電極層５および他のチャネル
層６に隣接して設けられる。

【００４３】ゲート電極１４は、全てのゲート電極層５
とコンタクトして設けられる。ゲート電極層５は、ゲー
ト電極１４とのコンタクト部では他のチャネル層を介せ
ずに積層されており、エッチングによりゲート電極層５
を貫通するコンタクト孔を設けて不純物を導入したポリ
シリコン又は金属等の導電性材料を埋設する。

【００４４】本発明の特徴は、交互に積層したゲート電
極層５および他のチャネル層６にある。この構造にする
ことにより、他のチャネル層６はゲート酸化膜２を介し
てゲート電極層５と接する面にチャネルが形成される。
図１および図３（Ｂ）に示す如く、チャネル層とゲート
電極層５が接している長さＷ１の総和がゲート幅Ｗとな
り、ゲート電極層５および他のチャネル層６の積層数に
比例して、ゲート幅Ｗも増加する。つまり従来のプレー
ナー型ＭＯＳＦＥＴのサイズで、トランジスタを複数並
列接続した構造となり、１層のプレーナー型トランジス
タと比較してゲート電極層５が２層の場合でオン抵抗が
４分の１、３層の場合でオン抵抗が６分の１となるもの
である。また、ゲート幅Ｗも積層数に比例して増加し、
ゲート電極層５に挟まれたチャネル層６ではその上下に
チャネルが形成されるので、２層の場合でゲート幅Ｗは
４倍になり、３層の場合でゲート幅Ｗは６倍となる。な
お、上記のオン抵抗およびゲート幅Ｗの値は、図１に示
す如く、ゲート電極層５およびチャネル層６を交互に積
層し、最上層がチャネル層６となっている場合である。

【００４５】図４には、具体的な従来のプレーナー型Ｍ
ＯＳＦＥＴおよびトレンチ型ＭＯＳＦＥＴと本発明のス
タック型ＭＯＳＦＥＴの比較を示す。図４（Ａ）はオン
抵抗の比較であり、図４（Ｂ）はゲート幅Ｗの比較であ
る。この試算では、チップサイズ２．３×２．８ｍｍ
で、オン抵抗が８ｍｍΩのトレンチ型ＭＯＳＦＥＴを基
準にして、同一チップサイズで各素子を配置した場合の
１例である。また、プレーナー型ＭＯＳＦＥＴと本発明
のスタック型ＭＯＳＦＥＴのゲート長Ｌはいずれも５μ
ｍであり、スタック型ＭＯＳＦＥＴは図１に示す如く、
最上層がチャネル層６の場合である。

【００４６】図４（Ａ）によれば、本発明のスタック型
ＭＯＳＦＥＴは、１層では２７．８ｍｍΩであるが、ゲ
ート電極層が２層で、オン抵抗が６．９５ｍｍΩとな
り、トレンチ型ＭＯＳＦＥＴの８ｍｍΩを下回ってお
り、従来のプレーナー型ＭＯＳＦＥＴと比較すると１０
ｍｍΩに対して、約３割の低減となっている。更に、本
発明のスタック型ＭＯＳＦＥＴを３層にすれば、４．６
ｍｍΩとなる。

【００４７】図４（Ｂ）によれば、従来のプレーナー型
ＭＯＳＦＥＴは今回の試算の条件の下ではゲート幅Ｗが
約１３０万μｍであり、トレンチ型ＭＯＳＦＥＴは約５
４０万μｍである。本発明のスタック型ＭＯＳＦＥＴで
は、１層では９０万μｍであるが、ゲート電極層と比例
して増加するため、３層以上でトレンチ型ＭＯＳＦＥＴ
を上回ることが判る。

【００４８】つまり、オン抵抗の比較ではゲート電極層
が２層以上で従来技術よりも低減でき、ゲート幅Ｗの比
較ではゲート電極層が３層以上で、従来技術よりも上回
り、オン抵抗が低減できるものである。ここで、いずれ
もオン抵抗の比較のための計算であるが、効果に違いが
出る理由は構造の違いによるものであり、トレンチ型Ｍ
ＯＳＦＥＴでは、エピタキシャル層の抵抗およびＮ⁺型
基板での抵抗を含む。しかし、本発明のスタック型ＭＯ
ＳＦＥＴの構造では、抵抗成分はチャネル層抵抗のみで
ある。オン抵抗の比較では、単純にゲート幅Ｗを比較し
た場合よりも、良い結果が得られているものである。

【００４９】しかし、いずれにしてもゲート電極層５お
よび他のチャネル層６の積層数に比例して、積層が可能
な限りゲート幅Ｗを増大させることができるので、装置
やリソグラフィ技術による微細化に依存することなく、
従来のデザインルールおよびチップサイズでオン抵抗の
大幅な低減が可能となるわけである。

【００５０】尚、本発明の構造においては、ゲート電極
層５およびチャネル層６が交互に積層されていれば良
く、最上層がゲート電極層５であってもよい。

【００５１】次に図５から図１６を参照して本発明のス
タック型パワーＭＯＳＦＥＴの製造方法をＮチャネル型
を例に説明する。尚、以下の製造方法の説明において
は、１つのセルについてのみ図示する。

【００５２】トレンチ型パワーＭＯＳＦＥＴの製造方法
は、１つのチャネル層となる一導電型の半導体基板上に
絶縁膜を形成し、該絶縁膜上に半導体材料からなるゲー
ト電極層を形成する工程と、全面に絶縁膜を形成し、前
記ゲート電極層を絶縁膜で覆う工程と、前記ゲート電極
層上に他のチャネル層となる一導電型の半導体層を形成
する工程と、前記ゲート電極層および他のチャネル層を
交互に複数積層する工程と、前記１つのチャネル層表面
に逆導電型の１つのソース領域およびドレイン領域を形
成し、同時に他のチャネル層の両端に他のソース領域お
よびドレイン領域を形成する工程とから構成される。

【００５３】本発明の第１の工程は図５および図６に示
す如く、第１のチャネル層となる一導電型の半導体基板
上に絶縁膜を形成し、該絶縁膜上に半導体材料からなる
ゲート電極層を形成することである。

【００５４】図５では、第１のチャネル層１となるＰ型
シリコン半導体基板を８００℃程度で酸化し、駆動電圧
により数百Å程度のゲート酸化膜２を形成する。

【００５５】図６は、前記絶縁膜上に半導体材料からな
るゲート電極層の形成を示し、ゲート電極層となるシリ
コン半導体層形成の第１の実施の形態としてＳＰＥ（So
lid-phase Epitaxy：固相エピタキシャル成長）を用い
る。

【００５６】図６（Ａ）は、ＳＰＥのために、予定のゲ
ート電極層と隣接する領域のゲート酸化膜２に１μｍ程
度の幅で開口部３を設けて第１のチャネル層を露出さ
せ、５６０℃程度で全面にアモルファスシリコンをデポ
ジションする。この開口部３は、後に１つのソースおよ
びドレイン領域を形成する際にも活用され、ソースおよ
びドレイン電極がコンタクトすることになる。その後、
５００℃程度でアニールすることにより、アモルファス
シリコンがゲート酸化膜２の開口部３を基点としてＳＰ
Ｅ（固相エピタキシャル成長）により、単結晶化する。
これにより、ゲート電極層となるシリコン半導体層４が
形成される。

【００５７】ここで、シリコン半導体層４形成の第２の
実施の形態として、ＭＢＥ（Molecular beam Epitax
y：分子線エピタキシ）により、シリコン分子をデポジ
ションしてシリコン単結晶層を形成する方法または、既
知の方法によりポリシリコンをデポジションする方法が
あり、詳細に付いては後述する。

【００５８】その後、図６（Ｂ）に示す如く、シリコン
半導体層４の全面にリン等を高濃度に注入・拡散して低
抵抗化を図り、例えばゲート幅Ｗ＝２０μｍ、ゲート長
Ｌ＝５μｍにエッチングして第１のチャネル層１上にゲ
ート酸化膜２を介してゲート電極層５を形成する。

【００５９】本発明の第２の工程は図７に示す如く、全
面に絶縁膜を形成し、前記ゲート電極層を絶縁膜で覆う
ことである。

【００６０】ゲート電極層５上に、他のチャネル層を形
成するために、８００℃程度で酸化し、駆動電圧により
数百Å程度のゲート酸化膜２を再度形成する。これによ
り、ゲート電極層５の周囲４側面がゲート酸化膜２によ
り被覆される。

【００６１】本発明の第３の工程は図８に示す如く、前
記ゲート電極層上に他のチャネル層となる一導電型の半
導体層を形成することである。

【００６２】まず、図８（Ａ）では、ＳＰＥのための開
口部３がゲート酸化膜２で覆われているので、再度エッ
チングにより開口して第１のチャネル層１を露出させ
る。ゲート電極層５形成と同様に、５６０℃程度で全面
にアモルファスシリコンをデポジションし、その後、５
００℃程度でアニールする。このＳＰＥによりアモルフ
ァスシリコンは単結晶化され、ゲート電極層５と同様の
シリコン半導体層４が形成される。その後図８（Ｂ）に
示す様に、Ｐ型不純物を導入後所望の形状にエッチング
して、他のチャネル層６を形成する。チャネル層は図３
（Ｂ）に示す如く、所望の幅Ｗ１を有するようにエッチ
ングされる。

【００６３】本発明の第４の工程は図９に示す如く、前
記ゲート電極層および他のチャネル層を交互に複数積層
することである。

【００６４】本工程は、本発明の第１の特徴となる工程
であり、前記第１の工程から第４の工程を複数繰り返す
ことにより、図９（Ａ）〜（Ｃ）に示すようにゲート電
極層５と他のチャネル層６を交互に複数積層させる。こ
れにより、周囲４側面をゲート酸化膜２に覆われたゲー
ト電極層５と、チャネル層６が交互に複数積層される。

【００６５】後の工程で他のチャネル層両端にソース領
域およびドレイン領域が形成されることにより、複数の
トランジスタの並列接続が実現でき、ゲート電極層５が
２層であれば、オン抵抗が４分の１、３層であれば６分
の１となる。また、積層数に比例してゲート幅Ｗが増加
するので、ゲート電極層５が２層であればゲート幅Ｗは
４倍に、３層であればゲート幅は６倍になる。尚、この
値はゲート電極層５とチャネル層６を交互に積層し、最
上層がチャネル層６となった場合である。従って、微細
化によりセル密度を向上するのではなく、トランジスタ
基本素子自体のオン抵抗の低減が実現できる。

【００６６】また、リソグラフィ技術や装置に依存する
ことなく、従来のデザインルールで実現できるので、新
規設備を導入することなくオン抵抗を低減するパワーＭ
ＯＳＦＥＴを製造することができる。

【００６７】本発明の第５の工程は図１０に示す如く、
前記第１のチャネル層表面に逆導電型の第１のソース領
域およびドレイン領域を形成し、同時に他のチャネル層
の両端に他のソース領域およびドレイン領域を形成する
ことである。

【００６８】本工程は本発明の第２の特徴となる工程で
あり、イオン注入により、またはコンタクトするソース
およびドレイン電極からの拡散により、第１のソース領
域８およびドレイン領域９、他のソース領域１０および
ドレイン領域１１を形成し、複数積層したスタック型パ
ワーＭＯＳＦＥＴを形成する。上述の如く、基本素子を
多重に並列接続したことになるので、オン抵抗が大幅に
低減できる。ゲート幅Ｗも、ゲート電極層５およびチャ
ネル層が接する幅Ｗ１の総和であり、ゲート電極層５に
挟まれた他のチャネル層６には上下にチャネルが形成さ
れるので、ゲート電極層５の数に比例して大きくなる。
つまり、従来のチップサイズおよびデザインルールであ
りながら、ゲート幅Ｗを増大することができる。

【００６９】図１０（Ａ）は、イオン注入により形成す
る方法を示す。全面に層間絶縁膜７を形成し、開口部３
を再び露出させる。この開口部３は、第１層目のゲート
電極層５と隣接した、予定の第１のソース領域およびド
レイン領域となる。同時に図３（Ｂ）に示す様に、延在
したゲート電極層５の全てにコンタクトするゲート電極
を形成するための溝をエッチングにより形成する。

【００７０】斜めにリン等のＮ⁺型不純物をイオン注入
し、第１のソース領域８およびドレイン領域９を形成
し、同時に他のチャネル層６両端に、他のソース領域１
０およびドレイン領域１１を形成する。

【００７１】その後、図１０（Ｂ）に示す如く、全面に
ポリシリコンを堆積して溝にポリシリコンを埋設し、１
×１０¹⁸〜１×１０²⁰cm^-3程度の不純物を導入して、全
てのソース領域とコンタクトするソース電極１２を形成
し、全てのドレイン領域とコンタクトするドレイン電極
１３を形成する。さらに、全てのゲート電極層とコンタ
クトするゲート電極１４を形成する（図３（Ａ）（Ｂ）
参照）。

【００７２】ここで、ソース電極１２、ドレイン電極１
３、ゲート電極１４は、アルミニウム、タングステンな
どの金属でもよい。また、イオン注入をせずに図１０
（Ｂ）に示す如く不純物が導入されたポリシリコンでソ
ース電極１２およびドレイン電極１３を形成し、ソース
電極１２およびドレイン電極１３の不純物を熱拡散させ
て全てのソース領域およびドレイン領域を形成してもよ
く、その場合ゲート電極１４は、アルミニウム、タング
ステンなどの金属でもよい。

【００７３】尚、図１０では１つのセルについて説明し
ているため省略されているが、実際には第1のソース領
域８と隣接する両側の他のチャネル層６の、第1のソー
ス領域側の側壁に他のソース領域１０が形成される。他
のドレイン領域１１についても同様である。

【００７４】一方、図１１から図１５に、シリコン半導
体層４形成の第２の実施の形態を示す。前述の通り、ゲ
ート電極層５および他のチャネル層６はシリコン半導体
層４であればよく、その形成方法として、ＭＢＥ（Mole
cular beam Epitaxy：分子線エピタキシ）により、シ
リコン分子をデポジションしてシリコン単結晶層を形成
する方法、または既知の方法によりポリシリコンをデポ
ジションする方法がある。

【００７５】図１１は、第１のチャネル層１であるシリ
コン半導体基板上に前述の方法により、ゲート酸化膜２
を形成し、その後、全面にＭＢＥによりシリコン原子を
デポジションするか、或いはＣＶＤ法等既知の方法によ
りポリシリコンをデポジションしてシリコン半導体層４
を形成する（図１１（Ａ））。更に、不純物を導入後、
所望の形状にエッチングしてゲート電極層５を形成する
（図１１（Ｂ））。

【００７６】図１２は、ゲート酸化膜の形成を示す。前
述の方法により駆動電圧に応じて数百Å程度のゲート酸
化膜２を全面に形成し、ゲート電極層５の周囲４側面を
被覆する。

【００７７】図１３は、他のチャネル層の形成を示す。
全面にＭＢＥまたはポリシリコンでシリコン半導体層４
を形成し、不純物導入後、図３（Ｂ）に示す如く、所望
の幅Ｗ１にエッチングされる。その後、全面にゲート酸
化膜２を形成する。

【００７８】その後、図１４（Ａ）および（Ｂ）に示す
ように、ゲート電極層５および他のチャネル層６を複数
交互に積層する。

【００７９】更に、図１５は、予定のソース電極および
ドレイン電極部分ををエッチングして溝をそれぞれ設
け、ゲート電極層５と隣接する第１のチャネル層１を露
出する。また、同時に予定のゲート電極部分にもエッチ
ングにより溝を設ける。

【００８０】この後の工程は、第１の実施の形態の第５
工程（図１０）以降と同一工程となる。

【００８１】ここで、図１６（Ａ）、（Ｂ）に示すよう
に第１および第２の実施の形態において、いずれの場合
も第１のソース領域８およびドレイン領域９は、第１層
目のゲート電極層５を形成後絶縁膜で覆い、全面にＮ⁺
型不純物を拡散して１つのチャネル層１表面に形成して
もよい。

【００８２】また、本発明の製造方法においては、ゲー
ト電極層５およびチャネル層６が交互に積層されていれ
ば良く、最上層がゲート電極層５であってもよい。

【００８３】

【発明の効果】本発明に依れば、ゲート電極層およびチ
ャネル層を複数積層することにより、トランジスタを複
数並列接続した構造を実現できるので、従来のトランジ
スタのサイズでありながら、オン抵抗を大幅に低減する
ことができる。また、ゲート幅Ｗも積層が可能である限
り、積層数に比例して増加する。つまり、本発明では、
基本素子自身のオン抵抗を低減することが可能である。
従来のＭＯＳＦＥＴが微細化によりセル密度を上げて総
オン抵抗を低減することが主流であり、装置やリソグラ
フィー技術に依存する点が多かった。しかし本発明で
は、トランジスタを多層構造にすることにより、従来の
デザインルールまたはサイズでトランジスタの並列接続
が実現できる。ゲート幅Ｗに着目すると、ゲート電極層
および他のチャネル層の積層数に比例して、積層が可能
な限りゲート幅Ｗを増大させることができる。つまり、
微細化により装置の総オン抵抗を低減するのではなく、
トランジスタの各基本素子自体のオン抵抗を低減できる
利点を有する。

【００８４】具体的には、オン抵抗の低減に有効な現行
のトレンチ型ＭＯＳＦＥＴのチップに本発明の構造を適
用して試算すると、最上層がチャネル層の場合において
は、ゲート電極層が２層でチャネル層が４層できるので
オン抵抗は現行のトレンチ型ＭＯＳＦＥＴを下回り、ゲ
ート電極層が３層ではチャネル層が６層できるので現行
のトレンチ型ＭＯＳＦＥＴと比較して約４０％オン抵抗
を低減することができる。

【００８５】また、本発明の製造方法に依れば、製造装
置およびリソグラフィー技術に依存することなくトラン
ジスタの基本素子自体のオン抵抗を低減できる。デザイ
ンルールも従来通りで良いので、新規設備を導入するこ
となく、オン抵抗を低減するパワーＭＯＳＦＥＴが製造
できる利点を有する。

【図面の簡単な説明】

【図１】本発明の絶縁ゲート型半導体装置を説明する構
造図である。

【図２】本発明の絶縁ゲート型半導体装置を説明する上
面図である。

【図３】本発明の絶縁ゲート型半導体装置を説明する
（Ａ）上面図、（Ｂ）断面図である。

【図４】本発明の絶縁ゲート型半導体装置を説明する特
性図である。

【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図１０】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１１】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１２】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１３】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１４】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１５】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１６】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。

【図１７】従来の絶縁ゲート型半導体装置を説明する
（Ａ）上面図、（Ｂ）断面図である。

【図１８】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図２０】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

【図２１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１３Ｚ (72)発明者桑子栄一郎大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 4M104 AA01 BB01 BB02 BB18 BB40 CC01 CC05 DD06 DD15 DD35 DD43 DD55 DD78 DD92 FF01 FF06 FF26 GG09 GG10 GG14 GG18 HH20 5F048 AA01 AC06 BA01 BB02 BB05 BB19 BD06 BD09 BG14 CB08 5F110 AA07 BB12 CC10 DD05 EE08 EE09 EE30 EE33 EE36 EE41 FF02 FF22 GG02 GG12 GG13 GG22 GG41 HJ14 HL03 HL05 HM02 HM13 HM17 5F140 AA30 AB04 AB05 BA01 BB01 BB06 BC06 BC11 BC12 BE07 BE14 BF04 BF35 BF42 BF45 BF47 BF60 BG12 BG26 BG30 BG32 BG38 BG41 BG43 BG49 BH05 BH09 BH10 BH25 BH26 BJ26 BJ28 BK14

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板表面の１つのチャ
ネル層と、前記チャネル層の表面に離間して設けられた
逆導電型の１つのソース領域およびドレイン領域と、前
記ソース領域およびドレイン領域と隣接した前記チャネ
ル層上に交互に積層された複数のゲート電極層および他
のチャネル層とを具備することを特徴とする絶縁ゲート
型半導体装置。
【請求項２】前記１つのソース領域およびドレイン領
域は導電性材料により前記他のチャネル層とそれぞれコ
ンタクトすることを特徴とする請求項１に記載の絶縁ゲ
ート型半導体装置。
【請求項３】一導電型の半導体基板表面の１つのチャ
ネル層と、前記チャネル層の表面に離間して設けられた
逆導電型の１つのソース領域およびドレイン領域と、前
記ソース領域およびドレイン領域と隣接した前記チャネ
ル層上に交互に積層された複数のゲート電極層および他
のチャネル層と、前記複数のゲート電極層すべてとコン
タクトするゲート電極と、前記１つのソース領域および
前記他のチャネル層の一端とコンタクトするソース電極
と、前記１つのドレイン領域および前記他のチャネル層
の他端とコンタクトするドレイン電極とを具備すること
を特徴とする絶縁ゲート型半導体装置。
【請求項４】前記絶縁ゲート型半導体装置のセルを連
続して多数個配置し、前記セル間の前記ソース電極、ド
レイン電極およびゲート電極はそれぞれ連結されること
を特徴とする請求項３に記載の絶縁ゲート型半導体装
置。
【請求項５】前記各ゲート電極層はその周囲を絶縁膜
で覆われることを特徴とする請求項１または請求項３に
記載の絶縁ゲート型半導体装置。
【請求項６】前記他のチャネル層はその両端に逆導電
型の他のソース領域およびドレイン領域を設けた一導電
型の半導体層で形成されることを特徴とする請求項１ま
たは請求項３に記載の絶縁ゲート型半導体装置。
【請求項７】前記各ゲート電極層および前記他のチャ
ネル層は単結晶シリコンまたはポリシリコンであること
を特徴とする請求項１または請求項３に記載の絶縁ゲー
ト型半導体装置。
【請求項８】１つのチャネル層となる一導電型の半導
体基板上に絶縁膜を形成し、該絶縁膜上に半導体材料か
らなるゲート電極層を形成する工程と、全面に絶縁膜を形成し、前記ゲート電極層を絶縁膜で覆
う工程と、前記ゲート電極層上に他のチャネル層となる一導電型の
半導体層を形成する工程と、前記ゲート電極層および他のチャネル層を交互に複数積
層する工程と、前記１つのチャネル層表面に逆導電型の１つのソース領
域およびドレイン領域を形成し、同時に他のチャネル層
の両端に他のソース領域およびドレイン領域を形成する
工程とを具備することを特徴とする絶縁ゲート型半導体
装置の製造方法。
【請求項９】前記ゲート電極層および他のチャネル層
を複数積層した後、全面に逆導電型不純物を導入し前記
１つのチャネル層表面で前記ゲート電極層と隣接して露
出した領域に１つのソース領域およびドレイン領域を形
成し、同時に他のチャネル層の両端に他のソース領域お
よびドレイン領域を形成する工程と、前記１つのソース
領域と前記他のソース領域とにコンタクトするソース電
極を形成し、前記１つのドレイン領域と前記他のドレイ
ン領域とコンタクトするドレイン電極を形成し、前記各
ゲート電極層のすべてとコンタクトするゲート電極を形
成する工程とを具備することを特徴とする請求項８に記
載の絶縁ゲート型半導体装置の製造方法。
【請求項１０】前記ゲート電極層および他のチャネル
層を複数積層した後、前記１つのチャネル層表面で前記
ゲート電極層と隣接して露出した領域および前記他のチ
ャネル層両端にコンタクトする逆導電型不純物が導入さ
れたポリシリコンよりなるソース電極およびドレイン電
極を形成し、前記各ゲート電極層のすべてとコンタクト
するゲート電極を形成する工程する工程と、前記ソース電極およびドレイン電極中の不純物を前記全
てのチャネル層に拡散して前記１つのチャネル表面に前
記１つのソース領域およびドレイン領域を形成し、前記
他のチャネル層の両端に他のソース領域およびドレイン
領域を形成する工程とを具備することを特徴とする請求
項８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１１】１層目の前記ゲート電極層を絶縁膜で
覆った後、全面に逆導電型不純物を導入して前記１つの
チャネル層表面に前記１つのソース領域およびドレイン
領域を形成することを特徴とする請求項８に記載の絶縁
ゲート型半導体装置の製造方法。
【請求項１２】前記各ゲート電極層および各半導体層
は、アモルファスシリコンの固相エピタキシャル成長に
よりシリコン単結晶に形成することを特徴とする請求項
８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１３】前記各ゲート電極層および各半導体層
は、シリコン原子の分子線エピタキシーによりシリコン
単結晶に形成することを特徴とする請求項８に記載の絶
縁ゲート型半導体装置の製造方法。
【請求項１４】前記各ゲート電極層および各半導体層
は、ポリシリコンで形成されることを特徴とする請求項
８に記載の絶縁ゲート型半導体装置の製造方法。