JP2002151989A - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JP2002151989A JP2002151989A JP2000346585A JP2000346585A JP2002151989A JP 2002151989 A JP2002151989 A JP 2002151989A JP 2000346585 A JP2000346585 A JP 2000346585A JP 2000346585 A JP2000346585 A JP 2000346585A JP 2002151989 A JP2002151989 A JP 2002151989A
- Authority
- JP
- Japan
- Prior art keywords
- clamp
- voltage
- circuit
- clamp circuit
- clamping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 本発明は過電圧状態に対して保護機能を備え
たクランプ回路を提供することを課題とする 【解決手段】 クランプ回路１内の保護対象素子Ｄ２に
対して時間設定部２を設ける。時間設定２は、保護対象
とする回路素子Ｄ２に対して過電圧状態になってからク
ランプ電圧をクランプするのに十分な時間が過ぎても過
電圧が加わったままの状態である場合、回路素子Ｄ２へ
の入力電流を遮断する。
たクランプ回路を提供することを課題とする 【解決手段】 クランプ回路１内の保護対象素子Ｄ２に
対して時間設定部２を設ける。時間設定２は、保護対象
とする回路素子Ｄ２に対して過電圧状態になってからク
ランプ電圧をクランプするのに十分な時間が過ぎても過
電圧が加わったままの状態である場合、回路素子Ｄ２へ
の入力電流を遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、サージ電圧に対し
て入力電圧をクランプするクランプ回路に関し、特に過
電圧状態に対する保護機能を備えたクランプ回路に関す
る。
て入力電圧をクランプするクランプ回路に関し、特に過
電圧状態に対する保護機能を備えたクランプ回路に関す
る。
【０００２】
【従来の技術】スイッチング素子のターンＯＦＦ時に
は、サージ電圧と呼ばれている、配線の寄生インダクタ
ンス等により瞬間的な高電圧が発生する。このサージ電
圧は、半導体素子を破壊したり寿命を短くする要因とな
り又ノイズの元となったりするので、スイッチング素子
に対して保護回路としてクランプ回路やスナバ回路を設
けてサージ電圧を吸収する。
は、サージ電圧と呼ばれている、配線の寄生インダクタ
ンス等により瞬間的な高電圧が発生する。このサージ電
圧は、半導体素子を破壊したり寿命を短くする要因とな
り又ノイズの元となったりするので、スイッチング素子
に対して保護回路としてクランプ回路やスナバ回路を設
けてサージ電圧を吸収する。
【０００３】図３に一般的なクランプ回路の構成例を示
す。同図は、トランジスタ、ＭＯＳ ＦＥＴ、ＩＧＢＴ
等のパワー素子Ｑ１、ベース電流供給用抵抗器Ｒ１、バ
イアス供給用の抵抗器Ｒ２、駆動回路Ａ１及び信号発生
器Ｓ１によって構成される回路において、コレクタ（ド
レイン）電圧（入力電圧Ｖｉｎ）上のサージ電圧からパ
ワー素子Ｑ１を保護するためにクランプ回路１００を設
けた例で、パワー素子Ｑ１の入力電圧Ｖｉｎを特定電圧
値以上に跳ね上がらないようクランプする。
す。同図は、トランジスタ、ＭＯＳ ＦＥＴ、ＩＧＢＴ
等のパワー素子Ｑ１、ベース電流供給用抵抗器Ｒ１、バ
イアス供給用の抵抗器Ｒ２、駆動回路Ａ１及び信号発生
器Ｓ１によって構成される回路において、コレクタ（ド
レイン）電圧（入力電圧Ｖｉｎ）上のサージ電圧からパ
ワー素子Ｑ１を保護するためにクランプ回路１００を設
けた例で、パワー素子Ｑ１の入力電圧Ｖｉｎを特定電圧
値以上に跳ね上がらないようクランプする。
【０００４】パワー素子Ｑ１は、コレクタ（ドレイン）
からエミッタ（ソース）へ流れる信号を、駆動回路Ａ１
及び抵抗器Ｒ１を介してベース（ゲート）に入力される
信号発生器Ｓ１の駆動パルス信号によってＯＮ／ＯＦＦ
制御を行うスイッチング素子で、駆動パルス信号によっ
てドライブされてスイッチング出力Ｖｏｕｔを出力す
る。クランプ回路１００は、パワー素子Ｑ１のコレクタ
（ドレイン）電圧（入力電圧Ｖｉｎ）上のサージ電圧を
クランプするために設けられ、入力電圧Ｖｉｎがツェナ
ダイオードＤ２のツェナ電圧及びパワー素子Ｑ１のベー
ス−エミッタ電圧で決まるクランプ電圧以上になると、
ダイオードＤ１，Ｄ２がＯＮとなり、パワー素子Ｑ１の
ベース（ゲート）にバイアスがかかり、パワー素子Ｑ１
をＯＮさせて入力電圧Ｖｉｎをクランプする。
からエミッタ（ソース）へ流れる信号を、駆動回路Ａ１
及び抵抗器Ｒ１を介してベース（ゲート）に入力される
信号発生器Ｓ１の駆動パルス信号によってＯＮ／ＯＦＦ
制御を行うスイッチング素子で、駆動パルス信号によっ
てドライブされてスイッチング出力Ｖｏｕｔを出力す
る。クランプ回路１００は、パワー素子Ｑ１のコレクタ
（ドレイン）電圧（入力電圧Ｖｉｎ）上のサージ電圧を
クランプするために設けられ、入力電圧Ｖｉｎがツェナ
ダイオードＤ２のツェナ電圧及びパワー素子Ｑ１のベー
ス−エミッタ電圧で決まるクランプ電圧以上になると、
ダイオードＤ１，Ｄ２がＯＮとなり、パワー素子Ｑ１の
ベース（ゲート）にバイアスがかかり、パワー素子Ｑ１
をＯＮさせて入力電圧Ｖｉｎをクランプする。
【０００５】クランプ回路１００は、パワー素子Ｑ１の
ベース（ゲート）−コレクタ（ドレイン）間に設けら
れ、クランプ用ダイオードＤ２と逆流防止用のダイオー
ドＤ１が直列に接続される構成を持つ。クランプ用ダイ
オードＤ２は、ツェナダイオードで、アノードをパワー
素子Ｑ１のベース（ゲート）側、カソードをコレクタ
（ドレイン）側にして接続されている。またダイオード
Ｄ１は、パワー素子Ｑ１のベース（ゲート）側からコレ
クタ（ドレイン）側に電流が逆流するのを阻止するため
に設けられるもので、ツェナダイオードＤ２とは逆方向
にアノードをパワー素子Ｑ１のコレクタ（ドレイン）
側、カソードをベース（ゲート）側にして接続されてい
る。ツェナダイオードＤ２のツェナ電圧とパワー素子Ｑ
１のベースエミッタ電圧を加えた値がこのクランプ回路
１００のクランプ電圧となり、入力電圧Ｖｉｎがクラン
プ電圧以上になるとクランプ用ダイオードＤ２はＯＮと
なり入力電圧Ｖｉｎをクランプする。
ベース（ゲート）−コレクタ（ドレイン）間に設けら
れ、クランプ用ダイオードＤ２と逆流防止用のダイオー
ドＤ１が直列に接続される構成を持つ。クランプ用ダイ
オードＤ２は、ツェナダイオードで、アノードをパワー
素子Ｑ１のベース（ゲート）側、カソードをコレクタ
（ドレイン）側にして接続されている。またダイオード
Ｄ１は、パワー素子Ｑ１のベース（ゲート）側からコレ
クタ（ドレイン）側に電流が逆流するのを阻止するため
に設けられるもので、ツェナダイオードＤ２とは逆方向
にアノードをパワー素子Ｑ１のコレクタ（ドレイン）
側、カソードをベース（ゲート）側にして接続されてい
る。ツェナダイオードＤ２のツェナ電圧とパワー素子Ｑ
１のベースエミッタ電圧を加えた値がこのクランプ回路
１００のクランプ電圧となり、入力電圧Ｖｉｎがクラン
プ電圧以上になるとクランプ用ダイオードＤ２はＯＮと
なり入力電圧Ｖｉｎをクランプする。
【０００６】
【発明が解決しようとする課題】図３のように、クラン
プ回路１００を設けてスイッチング素子Ｑ１の入力電圧
Ｖｉｎを特定電圧値以下にクランプしてスイッチング素
子を保護する方式の場合、クランプ回路１００は、サー
ジ電圧だけでなく入力電圧Ｖｉｎにクランプ電圧より大
きい電圧が加わった場合常に動作してツェナダイオード
Ｄ２に電流が流れる。
プ回路１００を設けてスイッチング素子Ｑ１の入力電圧
Ｖｉｎを特定電圧値以下にクランプしてスイッチング素
子を保護する方式の場合、クランプ回路１００は、サー
ジ電圧だけでなく入力電圧Ｖｉｎにクランプ電圧より大
きい電圧が加わった場合常に動作してツェナダイオード
Ｄ２に電流が流れる。
【０００７】サージ電圧の場合は、高電圧だが過渡的な
ものなのでクランプ回路１００に印加される時間も短
い。しかし、例えば電源の使用状態や異常による電圧上
昇等によって入力電圧Ｖｉｎとしてクランプ電圧より大
きく素子の最大定格以下の異常電圧が加わった場合は、
クランプ回路１００の電子素子は常時過電圧が加わって
電流が流れる状態になることになる。このような場合の
電圧は、サージ電圧よりは低い電圧であるが、サージ電
圧のように瞬間的なものではなく長時間に渡ってクラン
プ回路１００自体に加わったままの状態（常時過電圧状
態）になる可能性がある。
ものなのでクランプ回路１００に印加される時間も短
い。しかし、例えば電源の使用状態や異常による電圧上
昇等によって入力電圧Ｖｉｎとしてクランプ電圧より大
きく素子の最大定格以下の異常電圧が加わった場合は、
クランプ回路１００の電子素子は常時過電圧が加わって
電流が流れる状態になることになる。このような場合の
電圧は、サージ電圧よりは低い電圧であるが、サージ電
圧のように瞬間的なものではなく長時間に渡ってクラン
プ回路１００自体に加わったままの状態（常時過電圧状
態）になる可能性がある。
【０００８】電子素子は、最大定格に規定されているせ
ん頭電圧より低い電圧であっても長時間加わると、損失
による発熱によって、破損や寿命を短くすこととなる。
よってクランプ回路１００が常時過電圧状態となると、
クランプ回路１００を構成している電子素子に許容損失
以上の負荷が加わることになり、その電子素子を破損し
たり回路寿命を短くしたりする恐れがある。
ん頭電圧より低い電圧であっても長時間加わると、損失
による発熱によって、破損や寿命を短くすこととなる。
よってクランプ回路１００が常時過電圧状態となると、
クランプ回路１００を構成している電子素子に許容損失
以上の負荷が加わることになり、その電子素子を破損し
たり回路寿命を短くしたりする恐れがある。
【０００９】このような常時過電圧状態に対処するもの
として、耐圧が大きな電子素子を用いるという手法も考
えられるが、一般に定格電圧の高い半導体素子はチップ
サイズが大きく、また価格も高価なので、回路が大型
化、高価格化してしまう。上記問題点を鑑み、本発明は
過電圧状態に対して保護機能を備えたクランプ回路を提
供することを課題とする。
として、耐圧が大きな電子素子を用いるという手法も考
えられるが、一般に定格電圧の高い半導体素子はチップ
サイズが大きく、また価格も高価なので、回路が大型
化、高価格化してしまう。上記問題点を鑑み、本発明は
過電圧状態に対して保護機能を備えたクランプ回路を提
供することを課題とする。
【００１０】
【課題を解決するための手段】本発明は、サージ電圧か
らスイッチング素子の入力電圧をクランプするクランプ
回路を前提とし、上記問題点を解決するためクランプ手
段及び時間設定手段を備える。
らスイッチング素子の入力電圧をクランプするクランプ
回路を前提とし、上記問題点を解決するためクランプ手
段及び時間設定手段を備える。
【００１１】クランプ手段上記入力電圧が特定値以上に
なったとき、該入力電圧をクランプする。時間設定手段
は、上記クランプ手段がクランプを開始してから特定時
間経過したとき該クランプ手段を非動作状態にする。こ
の上記時間設定手段は、例えば、クランプ手段に直列に
設けられ該クランプ手段への電流入力のＯＮ/ＯＦＦを
スイッチングするスイッチング部と、上記特定時間が経
過すると上記スイッチング部をＯＦＦにするタイマー部
を有する。
なったとき、該入力電圧をクランプする。時間設定手段
は、上記クランプ手段がクランプを開始してから特定時
間経過したとき該クランプ手段を非動作状態にする。こ
の上記時間設定手段は、例えば、クランプ手段に直列に
設けられ該クランプ手段への電流入力のＯＮ/ＯＦＦを
スイッチングするスイッチング部と、上記特定時間が経
過すると上記スイッチング部をＯＦＦにするタイマー部
を有する。
【００１２】本発明によれば、クランプ手段がクランプ
を開始してから、特定時間以上過電圧状態になると、時
間測定手段がクランプ手段を非動作状態にする。これに
より、長い時間過電圧が加わることによって、クランプ
回路を構成している回路素子が破壊したり劣化したりす
ることを防ぐことが出来る。
を開始してから、特定時間以上過電圧状態になると、時
間測定手段がクランプ手段を非動作状態にする。これに
より、長い時間過電圧が加わることによって、クランプ
回路を構成している回路素子が破壊したり劣化したりす
ることを防ぐことが出来る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本実施形態におけるクラ
ンプ回路の構成を示す図である。図１及び図２では図３
と同じ構成要素に対しては、同じ符号が付せられてい
る。又図１においてクランプ回路１は、比較のため図３
と同様の回路に対してパワー素子Ｑ１の入力電圧Ｖｉｎ
のサージ電圧を吸収するために設けられている。
に基づいて説明する。図１は、本実施形態におけるクラ
ンプ回路の構成を示す図である。図１及び図２では図３
と同じ構成要素に対しては、同じ符号が付せられてい
る。又図１においてクランプ回路１は、比較のため図３
と同様の回路に対してパワー素子Ｑ１の入力電圧Ｖｉｎ
のサージ電圧を吸収するために設けられている。
【００１４】本実施形態のクランプ回路１は、図３のク
ランプ回路１００と同じダイオードＤ１，Ｄ２の他に、
常時過電圧状態に対してツェナダイオードＤ２を保護す
るため時間設定部２を備えている。時間設定部２は、保
護対象とする回路素子（図１の場合ツェナダイオードＤ
２）に対して過電圧（同図の場合ツェナダイオードＤ２
のツェナ電圧以上の電圧）になってから特定時間以上過
ぎても過電圧が加わったままの状態である場合、保護対
象とする回路素子への入力電流を遮断する。
ランプ回路１００と同じダイオードＤ１，Ｄ２の他に、
常時過電圧状態に対してツェナダイオードＤ２を保護す
るため時間設定部２を備えている。時間設定部２は、保
護対象とする回路素子（図１の場合ツェナダイオードＤ
２）に対して過電圧（同図の場合ツェナダイオードＤ２
のツェナ電圧以上の電圧）になってから特定時間以上過
ぎても過電圧が加わったままの状態である場合、保護対
象とする回路素子への入力電流を遮断する。
【００１５】サージ電圧は、パワー素子Ｑ１のターンＯ
ＦＦ時に瞬間的に生じる高電圧なので、その間のみクラ
ンプ回路１は作動して入力電圧Ｖｉｎをクランプすれば
良く以降は作動させる必要がない。サージ電圧がクラン
プされた後にクランプ回路１に加わる過電圧は電子素子
にダメージを与えるので、本実施形態のクランプ回路１
では、サージ電圧が生じてクランプ回路１が動作状態と
なってから特定時間以上経過してもクランプ回路１に過
電圧が加わっている場合には、時間設定部２が保護対象
とする電子素子の入力電流を遮断して非動作状態にする
ことにより、電子素子を保護する。
ＦＦ時に瞬間的に生じる高電圧なので、その間のみクラ
ンプ回路１は作動して入力電圧Ｖｉｎをクランプすれば
良く以降は作動させる必要がない。サージ電圧がクラン
プされた後にクランプ回路１に加わる過電圧は電子素子
にダメージを与えるので、本実施形態のクランプ回路１
では、サージ電圧が生じてクランプ回路１が動作状態と
なってから特定時間以上経過してもクランプ回路１に過
電圧が加わっている場合には、時間設定部２が保護対象
とする電子素子の入力電流を遮断して非動作状態にする
ことにより、電子素子を保護する。
【００１６】この時間設定部２は、様々な構成によって
実現可能があるが、その一形態を図２に示す。図２の時
間設定部２では保護対象素子であるツェナダイオードＤ
２への入力のＯＮ／ＯＦＦを切り替えるクランプ動作可
否用素子Ｑ２のゲート電圧を、入力電圧Ｖｉｎを入力と
するＣＲ微分回路の過渡現象によって変化させてクラン
プ動作可否用素子Ｑ２をスイッチングする構成としてい
る。
実現可能があるが、その一形態を図２に示す。図２の時
間設定部２では保護対象素子であるツェナダイオードＤ
２への入力のＯＮ／ＯＦＦを切り替えるクランプ動作可
否用素子Ｑ２のゲート電圧を、入力電圧Ｖｉｎを入力と
するＣＲ微分回路の過渡現象によって変化させてクラン
プ動作可否用素子Ｑ２をスイッチングする構成としてい
る。
【００１７】図１の時間設定部２は、ＮチャンネルＭＯ
Ｓ ＦＥＴ等のクランプ動作可否用素子Ｑ２を保護対象
素子であるツェナダイオードＤ２への入力のＯＮ／ＯＦ
Ｆを切り替えるスイッチとし、タイマー用コンデンサＣ
１、抵抗器Ｒ３及びツェナダイオードＤ３を構成要素と
して持つ。クランプ動作可否用素子Ｑ２は、ダイオード
Ｄ１とＤ２の間に設けられ、ＮチャネルＭＯＳ ＦＥＴ
の場合ドレインをダイオードＤ１のカソード、ソースを
ツェナダイオードＤ２のカソードと接続している。
Ｓ ＦＥＴ等のクランプ動作可否用素子Ｑ２を保護対象
素子であるツェナダイオードＤ２への入力のＯＮ／ＯＦ
Ｆを切り替えるスイッチとし、タイマー用コンデンサＣ
１、抵抗器Ｒ３及びツェナダイオードＤ３を構成要素と
して持つ。クランプ動作可否用素子Ｑ２は、ダイオード
Ｄ１とＤ２の間に設けられ、ＮチャネルＭＯＳ ＦＥＴ
の場合ドレインをダイオードＤ１のカソード、ソースを
ツェナダイオードＤ２のカソードと接続している。
【００１８】コンデンサＣ１及び抵抗器Ｒ３は互いに直
列に設けられ、コンデンサＣ１は一端をパワー素子Ｑ１
のコレクタ及びＤ１のアノードと、また他端を抵抗器Ｒ
３及びクランプ動作可否用素子Ｑ２のゲートと接続して
いる。また抵抗器Ｒ３は、コンデンサＣ１と接続されて
いる側と逆の端をツェナダイオードＤ２のカソードと接
続されている。ツェナダイオードＤ３は、クランプ動作
可否用素子Ｑ２保護用のダイオードで、抵抗器Ｒ３と並
列に設けられ、アノードをツェナダイオードＤ２のカソ
ードとまたカソードをクランプ動作可否用素子Ｑ２のゲ
ートと接続している。
列に設けられ、コンデンサＣ１は一端をパワー素子Ｑ１
のコレクタ及びＤ１のアノードと、また他端を抵抗器Ｒ
３及びクランプ動作可否用素子Ｑ２のゲートと接続して
いる。また抵抗器Ｒ３は、コンデンサＣ１と接続されて
いる側と逆の端をツェナダイオードＤ２のカソードと接
続されている。ツェナダイオードＤ３は、クランプ動作
可否用素子Ｑ２保護用のダイオードで、抵抗器Ｒ３と並
列に設けられ、アノードをツェナダイオードＤ２のカソ
ードとまたカソードをクランプ動作可否用素子Ｑ２のゲ
ートと接続している。
【００１９】以下に図１の回路動作を説明する。パワー
素子Ｑ１のターンＯＦＦ時に生じたサージ電圧が入力電
圧Ｖｉｎに重層してクランプ電圧（ツェナダイオードＤ
２のツェナ電圧とパワー素子Ｑ１のベース−エミッタ
（ゲート−ソース）電圧で決まる電圧）以上になると、
コンデンサＣ１→抵抗器Ｒ３→ツェナダイオードＤ２と
いう経路で過渡電流が流れる。これにより、コンデンサ
Ｃ１を介してクランプ動作可否用素子Ｑ２のゲートに電
圧が印加されてクランプ動作可否用素子Ｑ２がＯＮとな
る。
素子Ｑ１のターンＯＦＦ時に生じたサージ電圧が入力電
圧Ｖｉｎに重層してクランプ電圧（ツェナダイオードＤ
２のツェナ電圧とパワー素子Ｑ１のベース−エミッタ
（ゲート−ソース）電圧で決まる電圧）以上になると、
コンデンサＣ１→抵抗器Ｒ３→ツェナダイオードＤ２と
いう経路で過渡電流が流れる。これにより、コンデンサ
Ｃ１を介してクランプ動作可否用素子Ｑ２のゲートに電
圧が印加されてクランプ動作可否用素子Ｑ２がＯＮとな
る。
【００２０】クランプ動作可否用素子Ｑ２がＯＮとなる
と、ダイオードＤ１，Ｄ２が同時にＯＮになり、パワー
素子Ｑ１のコレクタ電圧Ｖｉｎがクランプ電圧一定にな
るようにＱ１のベース（若しくはゲート）に電圧が印加
され、コレクタ電圧Ｖｉｎはクランプされる。（図３の
回路と等価状態） しかしタイマー用コンデンサＣ１の充電と共にクランプ
動作可否用素子Ｑ２のゲート電圧が徐々に下がってゆ
く。これによりバイアス電圧が下がってゆくので、クラ
ンプ動作可否用素子Ｑ２は、ターンＯＦＦ時のサージ電
圧吸収に必要な時間以上の時間が経過してもコレクタ電
圧にクランプ電圧以上の過電圧が加わっていた場合に
は、ＯＦＦとなる。またクランプ動作可否用素子Ｑ２が
ＯＦＦになると、パワー素子Ｑ１もクランプ動作可否用
素子Ｑ２によるバイアスが無くなるのでＯＦＦとなる。
尚このクランプ動作可否用素子Ｑ２がＯＦＦになる時間
は、コンデンサＣ１及び抵抗器Ｒ３の時定数τ＝Ｒ１・
Ｃ１によって決まるので、適宜な値のコンデンサＣ１及
び抵抗器Ｒ３を選択することによりこの時間は自由に設
定することが出来る。
と、ダイオードＤ１，Ｄ２が同時にＯＮになり、パワー
素子Ｑ１のコレクタ電圧Ｖｉｎがクランプ電圧一定にな
るようにＱ１のベース（若しくはゲート）に電圧が印加
され、コレクタ電圧Ｖｉｎはクランプされる。（図３の
回路と等価状態） しかしタイマー用コンデンサＣ１の充電と共にクランプ
動作可否用素子Ｑ２のゲート電圧が徐々に下がってゆ
く。これによりバイアス電圧が下がってゆくので、クラ
ンプ動作可否用素子Ｑ２は、ターンＯＦＦ時のサージ電
圧吸収に必要な時間以上の時間が経過してもコレクタ電
圧にクランプ電圧以上の過電圧が加わっていた場合に
は、ＯＦＦとなる。またクランプ動作可否用素子Ｑ２が
ＯＦＦになると、パワー素子Ｑ１もクランプ動作可否用
素子Ｑ２によるバイアスが無くなるのでＯＦＦとなる。
尚このクランプ動作可否用素子Ｑ２がＯＦＦになる時間
は、コンデンサＣ１及び抵抗器Ｒ３の時定数τ＝Ｒ１・
Ｃ１によって決まるので、適宜な値のコンデンサＣ１及
び抵抗器Ｒ３を選択することによりこの時間は自由に設
定することが出来る。
【００２１】駆動パルス信号によってパワー素子Ｑ１が
ターンＯＮすると、クランプ動作可否用素子Ｑ２のドレ
イン電圧は下がり、これによってツェナダイオードＤ２
のアノード電圧が上がる。これにより、ツェナダイオー
ドＤ２→ツェナダイオードＤ３―>コンデンサＣ１とい
う放電経路によってコンデンサＣ１は放電され、次のタ
ーンＯＦＦ時に動作可能な状態に戻る。
ターンＯＮすると、クランプ動作可否用素子Ｑ２のドレ
イン電圧は下がり、これによってツェナダイオードＤ２
のアノード電圧が上がる。これにより、ツェナダイオー
ドＤ２→ツェナダイオードＤ３―>コンデンサＣ１とい
う放電経路によってコンデンサＣ１は放電され、次のタ
ーンＯＦＦ時に動作可能な状態に戻る。
【００２２】この様に、電源電圧の異常上昇時等の常時
過電圧状態に対して、本実施形態のクランプ回路１は、
非動作状態となって不要なクランプを行わないので、構
成要素の電子回路が常時過電圧による破損から回避する
ことができる。尚これまで説明してきたクランプ回路
は、ツェナダイオードによって電圧をクランプする方式
のものであったが、本発明はこのようなものに限るもの
では無く、他のクランプ回路に対しても同様に応用する
ことが出来る。
過電圧状態に対して、本実施形態のクランプ回路１は、
非動作状態となって不要なクランプを行わないので、構
成要素の電子回路が常時過電圧による破損から回避する
ことができる。尚これまで説明してきたクランプ回路
は、ツェナダイオードによって電圧をクランプする方式
のものであったが、本発明はこのようなものに限るもの
では無く、他のクランプ回路に対しても同様に応用する
ことが出来る。
【００２３】例えば、図１において、ツェナダイオード
Ｄ２の代わりに大容量のコンデンサを接続して、このコ
ンデンサによってサージ電圧をクランプするようなクラ
ンプ回路においても、このコンデンサに対して特定時間
以上過電圧が加わるような場合、回路を遮断してクラン
プ回路を非動作状態にすることにより、回路素子を過電
圧による破壊や劣化から守ることが出来る。
Ｄ２の代わりに大容量のコンデンサを接続して、このコ
ンデンサによってサージ電圧をクランプするようなクラ
ンプ回路においても、このコンデンサに対して特定時間
以上過電圧が加わるような場合、回路を遮断してクラン
プ回路を非動作状態にすることにより、回路素子を過電
圧による破壊や劣化から守ることが出来る。
【００２４】
【発明の効果】以上詳細に説明したように、本発明は、
サージ電圧に対して特定値以下にクランプすると共に、
常時過電圧に対して確実にクランプ回路を非動作状態に
することが出来る。これにより上記過電圧によってクラ
ンプ回路を構成する回路素子が破壊したり劣化すること
を防ぐことが出来る。
サージ電圧に対して特定値以下にクランプすると共に、
常時過電圧に対して確実にクランプ回路を非動作状態に
することが出来る。これにより上記過電圧によってクラ
ンプ回路を構成する回路素子が破壊したり劣化すること
を防ぐことが出来る。
【００２５】また本発明は、タイマーやコンパレータな
どの条件判定用のＩＣを必要とせず、簡単な回路構成で
実現出来る。従って安価で、かつコンパクトな構成とし
て実現することが出来る。
どの条件判定用のＩＣを必要とせず、簡単な回路構成で
実現出来る。従って安価で、かつコンパクトな構成とし
て実現することが出来る。
【図１】本実施形態におけるクランプ回路の構成を示す
図である。
図である。
【図２】時間設定部の構成例を示した本実施形態のクラ
ンプ回路の構成を示す図である。
ンプ回路の構成を示す図である。
【図３】従来のクランプ回路の構成を示す図である。
１、１００ クランプ回路 ２ 時間設定部 Ａ１ 駆動回路 Ｄ１ ダイオード Ｄ２，Ｄ３ ツェナダイオード Ｒ１，Ｒ２，Ｒ３ 抵抗器 Ｑ１，Ｑ２ スイッチング素子 Ｓ１ 信号発生器 Ｖｃｃ 駆動回路電源
Claims (5)
- 【請求項１】 サージ電圧からスイッチング素子の入力
電圧をクランプするクランプ回路において、 前記入力電圧が特定値以上になったとき、該入力電圧を
クランプするクランプ手段と、 前記クランプ手段がクランプを開始してから特定時間経
過したとき該クランプ手段を非動作状態にする時間設定
手段とを備えることを特徴とするクランプ回路。 - 【請求項２】 前記時間設定手段は、前記クランプ
手段に直列に設けられ該クランプ手段への電流入力のＯ
Ｎ/ＯＦＦをスイッチングするスイッチング部と、前記
特定時間が経過すると前記スイッチング部をＯＦＦにす
るタイマー部を有することを特徴とする請求項１に記載
のクランプ回路。 - 【請求項３】 前記スイッチング部は、コンデンサと抵
抗によって構成され前記入力電圧を入力とするＣＲ微分
回路であることを特徴とする請求項２に記載のクランプ
回路。 - 【請求項４】 前期スイッチング部は、前記抵抗と並列
接続したツェナダイオードを更に有することを特徴とす
る請求項３に記載のクランプ回路。 - 【請求項５】 １乃至複数の電子素子から構成されるク
ランプ回路において、 前記１乃至複数の電子素子の中の１つである保護対象と
する電子素子に特定値以上の電圧が特定時間以上加わっ
た時、該保護対象とする電子素子に流れる電流を遮断す
る回路保護手段を備えたことを特徴とするクランプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346585A JP2002151989A (ja) | 2000-11-14 | 2000-11-14 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346585A JP2002151989A (ja) | 2000-11-14 | 2000-11-14 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151989A true JP2002151989A (ja) | 2002-05-24 |
Family
ID=18820433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000346585A Withdrawn JP2002151989A (ja) | 2000-11-14 | 2000-11-14 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002151989A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080778A (ja) * | 2002-08-09 | 2004-03-11 | Semikron Elektron Gmbh | パワー半導体トランジスタを駆動するための回路装置 |
| WO2005027326A1 (ja) * | 2003-09-10 | 2005-03-24 | Sanken Electric Co., Ltd. | スイッチング素子保護回路 |
| JP2006148323A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体集積回路 |
| EP1744457A2 (en) * | 2005-07-14 | 2007-01-17 | NEC Electronics Corporation | Overvoltage protection circuit |
| JP2008035067A (ja) * | 2006-07-27 | 2008-02-14 | Renesas Technology Corp | 負荷駆動回路 |
| US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
| JP2011188178A (ja) * | 2010-03-08 | 2011-09-22 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| JP2012195937A (ja) * | 2011-03-16 | 2012-10-11 | Ct-Concept Holding Ag | パワー半導体スイッチの制御回路及びその制御方法 |
| CN103701442A (zh) * | 2012-09-27 | 2014-04-02 | 万国半导体股份有限公司 | 用于高频切换的功率半导体器件的有源钳位保护电路 |
| JP2016012807A (ja) * | 2014-06-27 | 2016-01-21 | パナソニック デバイスＳｕｎｘ株式会社 | 出力回路、検出センサ |
| CN107155387A (zh) * | 2014-09-11 | 2017-09-12 | 三菱电机株式会社 | 半导体装置 |
| JP2019165542A (ja) * | 2018-03-19 | 2019-09-26 | 富士電機株式会社 | 半導体装置 |
| EP3549166A4 (en) * | 2016-05-17 | 2020-08-12 | Littelfuse, Inc. | IGBT WITH IMPROVED TERMINAL ARRANGEMENT |
| WO2022249697A1 (ja) * | 2021-05-27 | 2022-12-01 | パナソニックＩｐマネジメント株式会社 | スイッチシステム |
-
2000
- 2000-11-14 JP JP2000346585A patent/JP2002151989A/ja not_active Withdrawn
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080778A (ja) * | 2002-08-09 | 2004-03-11 | Semikron Elektron Gmbh | パワー半導体トランジスタを駆動するための回路装置 |
| WO2005027326A1 (ja) * | 2003-09-10 | 2005-03-24 | Sanken Electric Co., Ltd. | スイッチング素子保護回路 |
| US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
| JP2006148323A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体集積回路 |
| US7310006B2 (en) | 2004-11-17 | 2007-12-18 | Nec Electronics Corporation | Semiconductor integrated circuit |
| JP4641178B2 (ja) * | 2004-11-17 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| EP1744457A3 (en) * | 2005-07-14 | 2014-01-22 | Renesas Electronics Corporation | Overvoltage protection circuit |
| EP1744457A2 (en) * | 2005-07-14 | 2007-01-17 | NEC Electronics Corporation | Overvoltage protection circuit |
| JP2008035067A (ja) * | 2006-07-27 | 2008-02-14 | Renesas Technology Corp | 負荷駆動回路 |
| JP2011188178A (ja) * | 2010-03-08 | 2011-09-22 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| JP2012195937A (ja) * | 2011-03-16 | 2012-10-11 | Ct-Concept Holding Ag | パワー半導体スイッチの制御回路及びその制御方法 |
| CN103701442A (zh) * | 2012-09-27 | 2014-04-02 | 万国半导体股份有限公司 | 用于高频切换的功率半导体器件的有源钳位保护电路 |
| JP2016012807A (ja) * | 2014-06-27 | 2016-01-21 | パナソニック デバイスＳｕｎｘ株式会社 | 出力回路、検出センサ |
| CN107155387A (zh) * | 2014-09-11 | 2017-09-12 | 三菱电机株式会社 | 半导体装置 |
| US10298115B2 (en) | 2014-09-11 | 2019-05-21 | Mitsubishi Electric Corporation | Semiconductor device |
| CN107155387B (zh) * | 2014-09-11 | 2019-08-23 | 三菱电机株式会社 | 半导体装置 |
| EP3549166A4 (en) * | 2016-05-17 | 2020-08-12 | Littelfuse, Inc. | IGBT WITH IMPROVED TERMINAL ARRANGEMENT |
| JP2019165542A (ja) * | 2018-03-19 | 2019-09-26 | 富士電機株式会社 | 半導体装置 |
| JP7052452B2 (ja) | 2018-03-19 | 2022-04-12 | 富士電機株式会社 | 半導体装置 |
| WO2022249697A1 (ja) * | 2021-05-27 | 2022-12-01 | パナソニックＩｐマネジメント株式会社 | スイッチシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3814958B2 (ja) | 半導体集積回路 | |
| JP4455972B2 (ja) | 半導体装置 | |
| US6891707B2 (en) | Semiconductor protection circuit | |
| US7324316B2 (en) | Hot-swap circuit system for fan tray module | |
| US7102864B2 (en) | Latch-up-free ESD protection circuit using SCR | |
| JP5761215B2 (ja) | ゲート駆動回路 | |
| JP5383426B2 (ja) | 異常検出時急速放電回路 | |
| JP2002151989A (ja) | クランプ回路 | |
| US7295414B2 (en) | Power output device with protection function for short circuit and overload | |
| JP3164065B2 (ja) | 半導体装置 | |
| JP2007082036A (ja) | 半導体集積回路装置、電源装置、電気機器 | |
| US20090154035A1 (en) | ESD Protection Circuit | |
| JP4479570B2 (ja) | 保護機能付きスイッチング回路および保護回路 | |
| JP2007104805A (ja) | 電圧駆動型半導体素子のゲート駆動回路。 | |
| Xu et al. | Monolithic integration of gate driver and protection modules with P-GaN gate power HEMTs | |
| JP2005295753A (ja) | 端子保護回路および同期整流型のスイッチング電源 | |
| JP3964833B2 (ja) | インテリジェントパワーデバイス及びその負荷短絡保護方法 | |
| JP2011135665A (ja) | 保護装置 | |
| WO2021048973A1 (ja) | 過電流保護回路及びスイッチング回路 | |
| CN112821723A (zh) | 电压控制型电力用半导体元件的驱动电路 | |
| KR100812876B1 (ko) | 전원 회로 및 반도체 장치 | |
| JP2006352931A (ja) | スイッチング素子保護回路 | |
| US8189309B2 (en) | Clamp for controlling current discharge | |
| US20170237350A1 (en) | Dc-dc converter | |
| US6072678A (en) | Short-circuit protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080205 |