JP2639282B2 - 液晶表示パネル - Google Patents
液晶表示パネルInfo
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- JP2639282B2 JP2639282B2 JP16445392A JP16445392A JP2639282B2 JP 2639282 B2 JP2639282 B2 JP 2639282B2 JP 16445392 A JP16445392 A JP 16445392A JP 16445392 A JP16445392 A JP 16445392A JP 2639282 B2 JP2639282 B2 JP 2639282B2
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- Japan
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- electrode
- gate electrode
- drain electrode
- insulating film
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタを用
いたマトリックス型液晶表示パネルの性能向上に関する
ものである。
いたマトリックス型液晶表示パネルの性能向上に関する
ものである。
【０００２】
【従来の技術】近年、液晶表示パネルは大容量・大画面
表示に向けてのアプローチが活発である。特に大画面化
はパソコン・ワークステーション等のＣＲＴに置き変わ
るものとして待望されている。しかし、大画面全体にわ
たり製造誤差を抑え、表示特性の均一なパネルを製造す
ることは極めて困難であり、画面左右の輝度傾斜・表示
ムラ等の表示に不均一が生じやすいという問題がある。
表示に向けてのアプローチが活発である。特に大画面化
はパソコン・ワークステーション等のＣＲＴに置き変わ
るものとして待望されている。しかし、大画面全体にわ
たり製造誤差を抑え、表示特性の均一なパネルを製造す
ることは極めて困難であり、画面左右の輝度傾斜・表示
ムラ等の表示に不均一が生じやすいという問題がある。
【０００３】以下、従来の技術をマトリックス型液晶デ
ィスプレイを用いて説明する。マトリックス型液晶ディ
スプレイの１つの絵素には、図３で示したような等価回
路で液晶セルに電圧を与える。すなわち、液晶セルに与
えるべき映像信号電圧ＶSを信号線６に与え、ゲート線
３に電圧Ｖgonを印加し、その交差部にあるトランジス
タ１をＯＮ状態にし、液晶セルの容量４及び、一方を共
通電極線２に接続した補助容量５に、充電または放電す
ることにより、絵素電極９の電位を映像信号ＶSと等し
くする。次にゲート線３に電圧Ｖgoffを印加し、トラン
ジスタ１をＯＦＦ状態にし、絵素電極の電位を１フィー
ルド期間保持する。
ィスプレイを用いて説明する。マトリックス型液晶ディ
スプレイの１つの絵素には、図３で示したような等価回
路で液晶セルに電圧を与える。すなわち、液晶セルに与
えるべき映像信号電圧ＶSを信号線６に与え、ゲート線
３に電圧Ｖgonを印加し、その交差部にあるトランジス
タ１をＯＮ状態にし、液晶セルの容量４及び、一方を共
通電極線２に接続した補助容量５に、充電または放電す
ることにより、絵素電極９の電位を映像信号ＶSと等し
くする。次にゲート線３に電圧Ｖgoffを印加し、トラン
ジスタ１をＯＦＦ状態にし、絵素電極の電位を１フィー
ルド期間保持する。
【０００４】上記等価回路の示した絵素の具体的な平面
図及び断面図を、それぞれ図４及び図５に示す。６は映
像信号を与える信号線、７はゲート電極、８は共通電
極、１１は信号線に接続したトランジスタの一方の電極
（以下、ソース電極とする）、１２は絵素電極１３に接
続したトランジスタの他方の電極（以下、ドレイン電極
とする）、１４はトランジスタのゲート絶縁膜、１５は
半導体領域である。負荷容量は液晶セルの容量４と補助
容量５の和であり、補助容量５はゲート絶縁膜１４を介
して絵素電極１３と共通電極８のオーバーラップ部分
（図４の絵素電極１３と共通電極８のオーバーラップ
部、図５のＳa部分）に形成される。
図及び断面図を、それぞれ図４及び図５に示す。６は映
像信号を与える信号線、７はゲート電極、８は共通電
極、１１は信号線に接続したトランジスタの一方の電極
（以下、ソース電極とする）、１２は絵素電極１３に接
続したトランジスタの他方の電極（以下、ドレイン電極
とする）、１４はトランジスタのゲート絶縁膜、１５は
半導体領域である。負荷容量は液晶セルの容量４と補助
容量５の和であり、補助容量５はゲート絶縁膜１４を介
して絵素電極１３と共通電極８のオーバーラップ部分
（図４の絵素電極１３と共通電極８のオーバーラップ
部、図５のＳa部分）に形成される。
【０００５】ところで、図３に示した等価回路を１構成
要素とするマトリックス型液晶ディスプレイでは、トラ
ンジスタがＯＮしている期間に信号を負荷容量に伝達す
る必要がある。伝達する速度は、トランジスタの電流駆
動能力及び負荷容量の大きさに依存する。従って、液晶
セルに与えられる電圧、すなわち図３に示した絵素電極
９の電位は、一定の電流駆動能力を持つトランジスタを
用いた時、負荷容量によって決定される。そして、トラ
ンジスタのゲート電極７とドレイン電極１２のオーバー
ラップしている部分（図４の電極１２とゲート電極７の
オーバーラップ部、図５のＳb部分）には、その面積に
比例して寄生容量Ｃgdが形成される。この寄生容量Ｃgd
はゲート電圧の変化分ΔＶgに比例して、図３の絵素電
極９に相当する部分に電圧変化を与える、いわゆる突き
抜け効果を生じる。この突き抜け電圧は、
要素とするマトリックス型液晶ディスプレイでは、トラ
ンジスタがＯＮしている期間に信号を負荷容量に伝達す
る必要がある。伝達する速度は、トランジスタの電流駆
動能力及び負荷容量の大きさに依存する。従って、液晶
セルに与えられる電圧、すなわち図３に示した絵素電極
９の電位は、一定の電流駆動能力を持つトランジスタを
用いた時、負荷容量によって決定される。そして、トラ
ンジスタのゲート電極７とドレイン電極１２のオーバー
ラップしている部分（図４の電極１２とゲート電極７の
オーバーラップ部、図５のＳb部分）には、その面積に
比例して寄生容量Ｃgdが形成される。この寄生容量Ｃgd
はゲート電圧の変化分ΔＶgに比例して、図３の絵素電
極９に相当する部分に電圧変化を与える、いわゆる突き
抜け効果を生じる。この突き抜け電圧は、
【０００６】
【数１】
【０００７】で表される。この突き抜け効果により、本
来ドレイン電極に与えるべき電圧すなわち絵素電極電位
が変動する。
来ドレイン電極に与えるべき電圧すなわち絵素電極電位
が変動する。
【０００８】以上のように、液晶セルに与えるべき電圧
すなわち絵素電極の電位は、液晶セル容量，補助容量，
トランジスタの寄生容量で決定される。
すなわち絵素電極の電位は、液晶セル容量，補助容量，
トランジスタの寄生容量で決定される。
【０００９】
【発明が解決しようとする課題】ところで、液晶ディス
プレイ製造工程には、所望のパターンを形成するためフ
ォトリソグラフ工程が数回用いられている。通常、別々
のフォトリソグラフ工程で形成されたパターン同士には
重ね合わせズレが生じる。この重ね合わせズレは基板内
で変化し、一定とはならない。例えば、ある位置で図６
に示したようにドレイン電極１２のパターンが、他のパ
ターンよりＸ方向にΔｘズレ、Ｙ方向にΔｙズレたとす
る。この時、寄生容量Ｃgdを形成するゲート電極７とド
レイン電極１２の重なり面積は、Ｗ12・（ｂ−Δｙ）と
なり、ズレの生じない場合の面積ｂ・ Ｗ12に比べ小さ
くなる。前述したように、液晶セルの電圧は寄生容量Ｃ
gdに大きく依存するため、これらの容量が基板内で変化
することは、基板内にマトリックス状に配置された各絵
素の電位に違いが生じることとなり、均一な画面表示が
得られなくなってしまう。
プレイ製造工程には、所望のパターンを形成するためフ
ォトリソグラフ工程が数回用いられている。通常、別々
のフォトリソグラフ工程で形成されたパターン同士には
重ね合わせズレが生じる。この重ね合わせズレは基板内
で変化し、一定とはならない。例えば、ある位置で図６
に示したようにドレイン電極１２のパターンが、他のパ
ターンよりＸ方向にΔｘズレ、Ｙ方向にΔｙズレたとす
る。この時、寄生容量Ｃgdを形成するゲート電極７とド
レイン電極１２の重なり面積は、Ｗ12・（ｂ−Δｙ）と
なり、ズレの生じない場合の面積ｂ・ Ｗ12に比べ小さ
くなる。前述したように、液晶セルの電圧は寄生容量Ｃ
gdに大きく依存するため、これらの容量が基板内で変化
することは、基板内にマトリックス状に配置された各絵
素の電位に違いが生じることとなり、均一な画面表示が
得られなくなってしまう。
【００１０】このため、露光装置の重ね合わせ精度の向
上がなされているが、各パターンの重ね合わせズレを全
くなくすることは不可能であり、特に、大画面の液晶表
示パネルでは露光領域が広いため、パターン同士の重ね
合わせズレが増加しやすい。また、画面をいくつかに分
割し１回の露光領域を狭くし、パターニング精度を向上
させているステッパー露光装置による場合でも、露光と
露光のつなぎ部で重ね合わせズレがステップ的に変化し
やすい。そのため、重ね合わせズレは微妙であっても露
光つなぎ部分では、表示特性が急峻に変化するため、急
峻な変動に極めて敏感な人間の視覚には表示の不均一と
なってあらわれる。
上がなされているが、各パターンの重ね合わせズレを全
くなくすることは不可能であり、特に、大画面の液晶表
示パネルでは露光領域が広いため、パターン同士の重ね
合わせズレが増加しやすい。また、画面をいくつかに分
割し１回の露光領域を狭くし、パターニング精度を向上
させているステッパー露光装置による場合でも、露光と
露光のつなぎ部で重ね合わせズレがステップ的に変化し
やすい。そのため、重ね合わせズレは微妙であっても露
光つなぎ部分では、表示特性が急峻に変化するため、急
峻な変動に極めて敏感な人間の視覚には表示の不均一と
なってあらわれる。
【００１１】そこで、本発明は通常の製造誤差であれ
ば、寄生容量が変化せず、表示特性の変動が生じないパ
ターンを提供することを目的とするものである。
ば、寄生容量が変化せず、表示特性の変動が生じないパ
ターンを提供することを目的とするものである。
【００１２】
【課題を解決するための手段】この目的を達成するため
本発明は、ガラス基板上に形成されたゲート電極と、前
記ゲート電極上に形成された絶縁膜と、前記絶縁膜を介
して前記ゲート電極と交差する位置に形成された信号電
極と、前記信号電極に接続された２つのソース電極と、
前記２つのソース電極にそれぞれ接続されかつ間隙部を
設けて並べて形成された第１及び第２の半導体領域と、
平面から見て前記第１及び第２の半導体領域の一部と前
記間隙部とに重なる位置であって前記ゲート電極と交差
する位置に形成されたドレイン電極と、前記ドレイン電
極に接続された絵素電極とを備えたものである。
本発明は、ガラス基板上に形成されたゲート電極と、前
記ゲート電極上に形成された絶縁膜と、前記絶縁膜を介
して前記ゲート電極と交差する位置に形成された信号電
極と、前記信号電極に接続された２つのソース電極と、
前記２つのソース電極にそれぞれ接続されかつ間隙部を
設けて並べて形成された第１及び第２の半導体領域と、
平面から見て前記第１及び第２の半導体領域の一部と前
記間隙部とに重なる位置であって前記ゲート電極と交差
する位置に形成されたドレイン電極と、前記ドレイン電
極に接続された絵素電極とを備えたものである。
【００１３】
【作用】上記構成により、ゲート電極とドレイン電極の
オーバーラップ部の面積と、半導体領域とドレイン電極
のオーバーラップ部の面積のパターン重ね合わせズレに
よる変動がなくなる。すなわち、寄生容量の変動がなく
なり、基板内の絵素電極電位の均一化がはかれる。以上
のように、本発明によれば、パターン形状の改善と言う
確実でかつ簡便な方法で表示特性変動を防ぎ、均一な表
示画面を得ることが可能であり、表示特性改善が容易に
達成できる。
オーバーラップ部の面積と、半導体領域とドレイン電極
のオーバーラップ部の面積のパターン重ね合わせズレに
よる変動がなくなる。すなわち、寄生容量の変動がなく
なり、基板内の絵素電極電位の均一化がはかれる。以上
のように、本発明によれば、パターン形状の改善と言う
確実でかつ簡便な方法で表示特性変動を防ぎ、均一な表
示画面を得ることが可能であり、表示特性改善が容易に
達成できる。
【００１４】
【実施例】以下本発明の実施例について説明する。図１
は本発明の第１の実施例の絵素パターンの平面図を示
す。従来例の図３と同一部分には、同一符号を付す。
尚、図１のトランジスタ構造，断面構造は従来例と同様
であり、半導体領域１５ａ，１５ｂ、ソース電極１１
ａ，１１ｂがドレイン電極１２を共通として、２つの薄
膜トランジスタを形成している。
は本発明の第１の実施例の絵素パターンの平面図を示
す。従来例の図３と同一部分には、同一符号を付す。
尚、図１のトランジスタ構造，断面構造は従来例と同様
であり、半導体領域１５ａ，１５ｂ、ソース電極１１
ａ，１１ｂがドレイン電極１２を共通として、２つの薄
膜トランジスタを形成している。
【００１５】図１に示したように絵素電極１３に接続さ
れたトランジスタの一方の電極（以下、ドレイン電極と
する）１２を、ゲート電極７の一端から他端に突き出す
パターンとし、かつドレイン電極１２とゲート電極７の
オーバーラップ部内のドレイン電極パターンの各々の辺
と半導体領域とをオーバーラップさせることで、ドレイ
ン電極１２とゲート電極７の間の寄生容量は各パターン
の重ね合わせズレが生じても一定とできる。尚、ドレイ
ン電極１２のゲート電極７からの突き出し距離と、ドレ
イン電極１２と半導体領域１５ａ，１５ｂのオーバーラ
ップマージンと、ゲート電極７と半導体領域１５ａ，１
５ｂのオーバーラップマージンは、製造工程における各
パターン間のパターン重ね合わせズレ精度よりも大きく
してある。
れたトランジスタの一方の電極（以下、ドレイン電極と
する）１２を、ゲート電極７の一端から他端に突き出す
パターンとし、かつドレイン電極１２とゲート電極７の
オーバーラップ部内のドレイン電極パターンの各々の辺
と半導体領域とをオーバーラップさせることで、ドレイ
ン電極１２とゲート電極７の間の寄生容量は各パターン
の重ね合わせズレが生じても一定とできる。尚、ドレイ
ン電極１２のゲート電極７からの突き出し距離と、ドレ
イン電極１２と半導体領域１５ａ，１５ｂのオーバーラ
ップマージンと、ゲート電極７と半導体領域１５ａ，１
５ｂのオーバーラップマージンは、製造工程における各
パターン間のパターン重ね合わせズレ精度よりも大きく
してある。
【００１６】製造方法を述べると、透明ガラス基板２０
上にクロム膜をスパッタ法で形成し、図１のようにゲー
ト電極７及び共通電極８のパターンを形成する。次に、
プラズマＣＶＤ法でＳiＮx（窒化けい素）及びａ−Ｓi
（非晶質シリコン）を形成し、ａ−Ｓiを図１の半導体
領域１５ａ，１５ｂ、のパターンに形成する。次に、プ
ラズマＣＶＤ法でｎ＋ａ−Ｓi、スパッタ法でＴi，Ａl
を形成し、図１の電極１１ａ，１１ｂと１２のパターン
を形成する。
上にクロム膜をスパッタ法で形成し、図１のようにゲー
ト電極７及び共通電極８のパターンを形成する。次に、
プラズマＣＶＤ法でＳiＮx（窒化けい素）及びａ−Ｓi
（非晶質シリコン）を形成し、ａ−Ｓiを図１の半導体
領域１５ａ，１５ｂ、のパターンに形成する。次に、プ
ラズマＣＶＤ法でｎ＋ａ−Ｓi、スパッタ法でＴi，Ａl
を形成し、図１の電極１１ａ，１１ｂと１２のパターン
を形成する。
【００１７】例えば、ソース電極１１ａと１１ｂ、及び
ドレイン電極１２をパターニングする工程で、図２のよ
うに本来は実線のようにパターニングされるべき所を、
点線の位置にズレたとする。すなわち、他のパターンよ
りＹ方向にΔｙズレ、Ｘ方向にΔｘズレたとすると、ド
レイン電極１２とゲート電極７間に形成される寄生容量
は、トランジスタの断面構造を示した図５から分かるよ
うに、ドレイン電極１２とゲート電極７間に半導体領域
１５ａ及び１５ｂのある部分の面積、
ドレイン電極１２をパターニングする工程で、図２のよ
うに本来は実線のようにパターニングされるべき所を、
点線の位置にズレたとする。すなわち、他のパターンよ
りＹ方向にΔｙズレ、Ｘ方向にΔｘズレたとすると、ド
レイン電極１２とゲート電極７間に形成される寄生容量
は、トランジスタの断面構造を示した図５から分かるよ
うに、ドレイン電極１２とゲート電極７間に半導体領域
１５ａ及び１５ｂのある部分の面積、
【００１８】
【数２】
【００１９】に比例する容量と、ドレイン電極１２とゲ
ート電極７間に半導体領域のない部分の面積、
ート電極７間に半導体領域のない部分の面積、
【００２０】
【数３】
【００２１】に比例する容量の和となる。これは、ズレ
が生じなかった場合の、ドレイン電極１２とゲート電極
７間に半導体領域１５ａ及び１５ｂのある部分の面積、
が生じなかった場合の、ドレイン電極１２とゲート電極
７間に半導体領域１５ａ及び１５ｂのある部分の面積、
【００２２】
【数４】
【００２３】に比例する容量と、ドレイン電気１２とゲ
ート電極７間に半導体領域のない部分の面積、
ート電極７間に半導体領域のない部分の面積、
【００２４】
【数５】
【００２５】に比例する容量との和と同じであり、ドレ
イン電極１２のパターンが他のパターンに対してズレて
も、ドレイン電極１２とゲート電極７間の寄生容量に変
化は生じない。
イン電極１２のパターンが他のパターンに対してズレて
も、ドレイン電極１２とゲート電極７間の寄生容量に変
化は生じない。
【００２６】以下、同様の効果を示す第２の実施例とし
て、一絵素の平面図を図２に示す。図示したゲート電極
７，信号線６，半導体領域１５ａ及び１５ｂ、ドレイン
電極１２，ソース電極１１の関係は、本発明第４の実施
例を示すものである。ゲート電極７には中空パターン１
７を作成、この中空パターン１７にドレイン電極１２の
先端が付き出した形状とすることで、ゲート電極とドレ
イン電極の不要な重なり面積を減少でき、寄生容量及び
ゲート線の負荷容量を低減することができる。
て、一絵素の平面図を図２に示す。図示したゲート電極
７，信号線６，半導体領域１５ａ及び１５ｂ、ドレイン
電極１２，ソース電極１１の関係は、本発明第４の実施
例を示すものである。ゲート電極７には中空パターン１
７を作成、この中空パターン１７にドレイン電極１２の
先端が付き出した形状とすることで、ゲート電極とドレ
イン電極の不要な重なり面積を減少でき、寄生容量及び
ゲート線の負荷容量を低減することができる。
【００２７】尚、従来例及び実施例で述べてきた共通電
極８は、注目絵素を構成するゲート電極以外のゲート電
極としても、何等差し支えない。
極８は、注目絵素を構成するゲート電極以外のゲート電
極としても、何等差し支えない。
【００２８】
【発明の効果】以上のように本発明は、ゲート電極と絵
素電極に接続した薄膜トランジスタの一方の電極との間
に形成される寄生容量が、製造工程でのパターンの合わ
せズレが生じても、変動しないようにできるため、絵素
電極の電位のパターンズレによる変動をなくすことがで
き、容量性駆動による表示特性変動を防ぎ、均一な表示
画面を得ることができる。
素電極に接続した薄膜トランジスタの一方の電極との間
に形成される寄生容量が、製造工程でのパターンの合わ
せズレが生じても、変動しないようにできるため、絵素
電極の電位のパターンズレによる変動をなくすことがで
き、容量性駆動による表示特性変動を防ぎ、均一な表示
画面を得ることができる。
【図１】本発明の第１の実施例の平面図
【図２】本発明の第２の実施例の平面図
【図３】液晶ディスプレイの一絵素の等価回路図
【図４】従来例の一絵素の平面図
【図５】同断面図
【図６】従来例の課題を説明するための図
Claims (4)
- 【請求項１】 基板上に形成されたゲート電極と、前記
ゲート電極上に形成された絶縁膜と、前記絶縁膜を介し
て平面から見て前記ゲート電極と交差する位置に形成さ
れた信号電極と、前記信号電極に接続されたソース電極
と、前記ソース電極に接続された第１の半導体領域と、
前記第１の半導体領域と間隙部を設けて並べて形成され
た第２の半導体領域と、前記第１及び第２の半導体領域
の一部と前記間隙部とに重なり、かつ前記ゲート電極と
交差して突出するように形成されたドレイン電極と、前
記ドレイン電極に接続された絵素電極とを備えたことを
特徴とする液晶表示パネル。 - 【請求項２】 基板上に形成されたゲート電極と、前記
ゲート電極上に形成された絶縁膜と、前記絶縁膜を介し
て平面から見て前記ゲート電極と交差する位置に形成さ
れた信号電極と、前記信号電極に接続された２つのソー
ス電極と、前記２つのソース電極にそれぞれ接続され、
かつ間隙部を設けて並べて形成された第１及び第２の半
導体領域と、前記第１及び第２の半導体領域の一部と前
記間隙部とに重なり、かつ前記ゲート電極と交差して突
出するように形成されたドレイン電極と、前記ドレイン
電極に接続された絵素電極とを備えたことを特徴とする
液晶表示パネル。 - 【請求項３】 基板上に形成された中空部を有するゲー
ト電極と、前記ゲート電極上に形成された絶縁膜と、前
記絶縁膜を介して平面から見て前記ゲート電極と交差す
る位置に形成された信号電極と、前記信号電極に接続さ
れたソース電極と、前記ソース電極に接続された第１の
半導体領域と、前記第１の半導体領域と間隙部を設けて
並べて形成された第２の半導体領域と、前記第１及び第
２の半導体領域の一部と前記間隙部とに重なり、かつ前
記ゲート電極と交差するように形成されたドレイン電極
と、前記ドレイン電極に接続された絵素電極とを備え、
前記ドレイン電極の前記絵素電極に接続されていない側
の端部が前記ゲート電極の前記中空部に突出した位置に
設けられていることを特徴とする液晶表示パネル。 - 【請求項４】 基板上に形成された中空部を有するゲー
ト電極と、前記ゲート電極上に形成された絶縁膜と、前
記絶縁膜を介して平面から見て前記ゲート電極と交差す
る位置に形成された信号電極と、前記信号電極に接続さ
れた２つのソース電極と、前記２つのソース電極にそれ
ぞれ接続され、かつ間隙部を設けて並べて形成された第
１及び第２の半導体領域と、前記第１及び第２の半導体
領域の一部と前記間隙部とに重なり、かつ前記ゲート電
極と交差するように形成されたドレイン電極と、前記ド
レイン電極に接続された絵素電極とを備え、前記ドレイ
ン電極の前記絵素電極に接続されていない側の端部が前
記ゲート電極の前記中空部に突出した位置に設けられて
いることを特徴とする液晶表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445392A JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16445392A JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667199A JPH0667199A (ja) | 1994-03-11 |
| JP2639282B2 true JP2639282B2 (ja) | 1997-08-06 |
Family
ID=15793468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16445392A Expired - Fee Related JP2639282B2 (ja) | 1992-06-23 | 1992-06-23 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639282B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001188255A (ja) | 1999-10-19 | 2001-07-10 | Sharp Corp | 液晶表示素子及びその製造方法 |
| EP1229379A3 (en) | 2001-01-31 | 2007-02-07 | Matsushita Electric Industrial Co., Ltd. | Active matrix liquid crystal display element |
| KR100997968B1 (ko) | 2003-10-13 | 2010-12-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| TWI293802B (en) * | 2006-03-28 | 2008-02-21 | Au Optronics Corp | Liquid crystal display device |
| KR101381251B1 (ko) | 2007-06-14 | 2014-04-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 갖는 표시패널 |
| US11626520B2 (en) * | 2019-02-06 | 2023-04-11 | Japan Display Inc. | Semiconductor substrate and display device |
| JP7317593B2 (ja) * | 2019-02-06 | 2023-07-31 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235027A (ja) * | 1989-03-09 | 1990-09-18 | Matsushita Electric Ind Co Ltd | アクティブマトリクスアレイ基板及びその製造方法 |
-
1992
- 1992-06-23 JP JP16445392A patent/JP2639282B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0667199A (ja) | 1994-03-11 |
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