JP2002139557A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路面積が小さな半導体装置を提供する。 【解決手段】 半導体集積回路装置において、それぞれ
が複数の内部信号に対応して設けられ、各々の入力ノー
ドが対応の内部信号を受ける複数のトライステートバッ
ファ２２．１，２２．２，…をトライステートバス２１
の延在方向に分散配置し、複数のトライステートバッフ
ァ２２．１，２２．２，…のうちのいずれかを選択的に
活性化させて所望の内部信号を外部に取出す。したがっ
て、内部信号を取出すための配線が集中配線にならない
ので、回路面積が小さくてすむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に、テストモードを有する半導体装置に関する。

【０００２】

【従来の技術】従来より半導体集積回路装置では、製造
後において、外部入力ピンに信号を与えて外部出力ピン
に現われる信号値を観測することにより、半導体集積回
路装置が設計どおり正常に動作するか否かのテストが行
なわれている。

【０００３】しかし、このテスト方法では、半導体集積
回路装置内部の信号を直接観測することができなかった
ので、半導体集積回路装置内部の動作を詳細に確認する
ことはできなかった。また、半導体集積回路装置内部に
故障があった場合でも、装置内のどの回路ブロックが故
障しているのかを解析することは困難であった。一方、
半導体集積回路装置内部の信号を観測するための外部出
力ピンを多数設ければ多数の内部信号を観測することは
できるが、半導体集積回路装置が高価格になってしま
う。そこで、１つの外部出力ピンで多数の内部信号を観
測することが可能な半導体集積回路装置が提案された。

【０００４】図８は、そのような半導体集積回路装置の
要部を示す回路ブロック図である。図８において、この
半導体集積回路装置は、複数の回路ブロック（ＣＢ）５
１〜５３，…と、複数のフリップフロップ５４〜５６，
…とを備える。回路ブロック５１〜５３，…の各々は、
前段の回路ブロックなどからの信号に応答して所定の動
作を行なう。フリップフロップ５４〜５６，…の各々
は、クロック信号ＣＬＫに同期して動作し、前段の回路
ブロックなどからの信号を後段の回路ブロックに伝達さ
せる。

【０００５】また、この半導体集積回路装置は、さら
に、外部入力ピン６１、ｎビット（ただし、ｎは２以上
の整数である）のシフトレジスタ６２、セレクタ６３、
バッファ６４および外部出力ピン６５を備える。外部入
力ピン６１には、クロック信号ＣＬＫに同期して、ｎビ
ットのシリアルデータを含むシフトレジスタ設定パター
ンＤＩが入力される。シフトレジスタ６２は、クロック
信号ＣＬＫに同期して、シフトレジスタ設定パターンＤ
Ｉを取込み、ｎビットのシリアルデータをｎビットのパ
ラレルデータに変換する。

【０００６】セレクタ６３は、ｎビットのパラレルデー
タに従って、２ⁿビットの内部信号のうちのいずれかの
内部信号を選択し、選択した内部信号の信号値（論理レ
ベル）をバッファ６４を介して外部出力ピン６５に与え
る。したがって、この半導体集積回路装置では、１つの
外部出力ピン６５で２ⁿビットの内部信号を選択的に観
測することができる。

【０００７】

【発明が解決しようとする課題】しかし、この半導体集
積回路装置では、観測信号数２ⁿが大きくなると、セレ
クタ６３が大型化するとともにセレクタ６３への入力信
号線が集中配線になり、回路面積が大幅に大きくなると
いう問題があった。

【０００８】また、外部入力ピン６１から所望の回路ブ
ロックに所望の信号を与えてその回路ブロックをテスト
することはできなかった。

【０００９】それゆえに、この発明の一の目的は、回路
面積が小さな半導体装置を提供することである。

【００１０】また、この発明の他の目的は、内部回路に
所望のデータ信号を与えてテストすることが可能な半導
体装置を提供することである。

【００１１】

【課題を解決するための手段】この発明に係る半導体装
置は、テストモードを有する半導体装置であって、テス
トモード時に外部からテスト信号を入力するための外部
入力端子と、外部入力端子を介して入力されたテスト信
号に従って半導体装置の複数の内部信号のうちのいずれ
かの内部信号を選択する選択回路と、それぞれ複数の内
部信号に対応して設けられ、各々が、対応の内部信号を
その入力ノードに受け、選択回路によって対応の内部信
号が選択されたことに応じて対応の内部信号を出力ノー
ドに与える複数のゲート回路と、複数のゲート回路の出
力ノードに接続された信号伝達線と、信号伝達線に与え
られた内部信号を外部に出力するための外部出力端子と
を備えたものである。

【００１２】好ましくは、各ゲート回路は、選択回路に
よって対応の内部信号が選択されている場合は、出力ノ
ードを対応の内部信号の論理レベルと同じ論理レベルに
し、対応の内部信号が選択されていない場合は、出力ノ
ードをハイインピーダンス状態にするトライステートバ
ッファを含む。

【００１３】また好ましくは、複数のゲート回路は、予
め複数のグループに分割されている。選択回路は、テス
ト信号に含まれるグループ指定信号に従って複数のグル
ープのうちのいずれかのグループを指定する指定回路
と、各グループに対応して設けられ、指定回路によって
対応のグループが指定されたことに応じてテスト信号に
含まれる複数ビットのデータ信号を取込み、取込んだ複
数ビットのデータ信号をそれぞれ対応のグループに属す
る複数のゲート回路の制御ノードに与えるシフトレジス
タとを含む。各ゲート回路は、その制御ノードに与えら
れたデータ信号が活性化レベルを有する場合は対応の内
部信号を出力ノードに与え、データ信号が非活性化レベ
ルを有する場合は対応の内部信号を出力ノードに与えな
い。

【００１４】また好ましくは、信号伝達線および外部出
力端子は、ゲート回路のグループ数と同じ数だけ設けら
れる。複数の信号伝達線はそれぞれ複数のグループに対
応して設けられ、各信号伝達線は対応のグループに属す
る各ゲート回路の出力ノードに接続される。複数の外部
出力端子はそれぞれ複数の信号伝達線に対応して設けら
れ、各外部出力端子は対応の信号伝達線に与えられた内
部信号を外部に出力するために設けられる。指定回路
は、グループ指定信号に従って複数のグループのうちの
いずれか１または２以上のグループを指定する。

【００１５】また、この発明に係る他の半導体装置は、
テストモードを有する半導体装置であって、テストモー
ド時に外部からテスト信号を入力するための外部入力端
子と、外部入力端子を介して入力されたテスト信号に従
って半導体装置の複数の第１内部信号のうちのいずれか
１または２以上の第１内部信号を選択する第１選択回路
と、テスト信号に従って、それぞれ複数の第１内部信号
に対応する複数の第１データ信号を生成する信号発生回
路と、それぞれ複数の第１内部信号に対応して設けら
れ、各々が、対応の第１内部信号をその第１入力ノード
に受けるとともに対応の第１データ信号をその第２入力
ノードに受け、第１選択回路によって対応の第１内部信
号が選択されている場合は対応の第１データ信号を出力
ノードに与え、対応の第１内部信号が選択されていない
場合は対応の第１内部信号を出力ノードに与える複数の
第１ゲート回路と、複数の第１ゲート回路の出力信号に
基づいて所定の動作を行なう内部回路とを備えたもので
ある。

【００１６】好ましくは、複数の第１ゲート回路は、予
め複数の第１グループに分割される。第１選択回路は、
テスト信号に含まれる第１グループ指定信号に従って複
数の第１グループのうちのいずれか１または２以上の第
１グループを指定する第１指定回路と、各第１グループ
に対応して設けられ、対応の第１グループが第１指定回
路によって指定されたことに応じてテスト信号に含まれ
る複数ビットの第２データ信号を取込み、取込んだ複数
ビットの第２データ信号をそれぞれ対応の第１グループ
に属する複数の第１ゲート回路の制御ノードに与える第
１シフトレジスタとを含む。信号発生回路は、各第１グ
ループに対応して設けられ、対応の第１グループが第１
指定回路によって指定されたことに応じてテスト信号に
含まれる複数ビットの第１データ信号を取込み、取込ん
だ複数ビットの第１データ信号をそれぞれ対応の第１グ
ループに属する複数の第１ゲート回路の第２入力ノード
に与える第２シフトレジスタを含む。各第１ゲート回路
は、その制御ノードに与えられた第２データ信号が第１
論理レベルを有する場合は対応の第１データ信号を出力
ノードに与え、第２データ信号が第２論理レベルを有す
る場合は対応の内部信号を出力ノードに与える。

【００１７】また好ましくは、さらに、テスト信号に従
って内部回路で生成された複数の第２内部信号のうちの
いずれかの第２内部信号を選択する第２選択回路と、そ
れぞれ複数の第２内部信号に対応して設けられ、各々
が、対応の第２内部信号をその入力ノードに受け、第２
選択回路によって対応の第２内部信号が選択されたこと
に応じて対応の第２内部信号を出力ノードに与える複数
の第２ゲート回路と、複数の第２ゲート回路の出力ノー
ドに接続された信号伝達線と、信号伝達線に与えられた
第２内部信号を外部に出力するための外部出力端子とが
設けられる。

【００１８】また好ましくは、各第２ゲート回路は、第
２選択回路によって対応の第２内部信号が選択されてい
る場合は、出力ノードを対応の第２内部信号の論理レベ
ルと同じ論理レベルにし、対応の第２内部信号が選択さ
れていない場合は、出力ノードをハイインピーダンス状
態にするトライステートバッファを含む。

【００１９】また好ましくは、複数の第２ゲート回路
は、予め複数の第２グループに分割されている。第２選
択回路は、テスト信号に含まれる第２グループ指定信号
に従って複数の第２グループのうちのいずれかの第２グ
ループを指定する第２指定回路と、各第２グループに対
応して設けられ、第２指定回路によって対応の第２グル
ープが指定されたことに応じてテスト信号に含まれる複
数ビットの第３データ信号を取込み、取込んだ複数ビッ
トの第３データ信号をそれぞれ対応の第２グループに属
する複数の第２ゲート回路の制御ノードに与える第３シ
フトレジスタとを含む。各第３ゲート回路は、その制御
ノードに与えられた第３データ信号が活性化レベルを有
する場合は対応の第２内部信号を出力ノードに与え、第
３データ信号が非活性化レベルを有する場合は対応の第
２内部信号を出力ノードに与えない。

【００２０】また好ましくは、信号伝達線および外部出
力端子は、第２ゲート回路のグループ数と同じ数だけ設
けられる。複数の信号伝達線はそれぞれ複数の第２グル
ープに対応して設けられ、各信号伝達線は対応の第２グ
ループに属する各第２ゲート回路の出力ノードに接続さ
れる。複数の外部出力端子はそれぞれ複数の信号伝達線
に対応して設けられ、各外部出力端子は対応の信号伝達
線に与えられた第２内部信号を外部に出力するために設
けられる。第２指定回路は、第２グループ指定信号に従
って複数の第２グループのうちのいずれか１または２以
上の第２グループを指定する。

【００２１】

【発明の実施の形態】図１は、この発明の一実施の形態
による半導体集積回路装置の要部を示す回路ブロック図
である。

【００２２】図１において、この半導体集積回路装置
は、複数の回路ブロック１〜５，…と、複数のフリップ
フロップ６〜１０，…とを備える。回路ブロック１〜
５，…の各々は、前段の回路ブロックなどからの信号に
応答して所定の動作を行なう。フリップフロップ６〜１
０，…の各々は、クロック信号ＣＬＫに同期して動作
し、前段の回路ブロックなどからの信号を後段の回路ブ
ロックに伝達させる。

【００２３】また、この半導体集積回路装置は、外部入
力ピン１１、ヘッダ検出回路１２およびシフトレジスタ
指定デコーダ回路１３を備える。外部入力ピン１１に
は、クロック信号ＣＬＫに同期してシフトレジスタ設定
パターンＤＩが入力される。ヘッダ検出回路１２は、ク
ロック信号ＣＬＫに同期して動作し、外部入力ピン１１
を介して入力されたシフトレジスタ設定パターンＤＩの
先頭部が予め定められたヘッダパターンと一致するか否
かを判定し、一致したと判定した場合はヘッダパターン
に続くシフトレジスタ指定パターンおよびシフトレジス
タ値設定パターンをシフトレジスタ指定デコーダ回路１
３に伝達させる。

【００２４】シフトレジスタ指定デコーダ回路１３は、
クロック信号ＣＬＫに同期して動作し、ヘッダ検出回路
１２を介して入力されたシフトレジスタ指定パターンに
従って、複数のシフトレジスタ活性化信号ＳＥ１〜ＳＥ
ｍ（ただし、ｍは自然数である）のうちのいずれかの信
号を活性化レベルの「Ｈ」レベルにする。また、シフト
レジスタ指定デコーダ回路１３は、シフトレジスタ値設
定パターンに従って、「Ｈ」レベルにされたシフトレジ
スタ活性化信号に対応する後述のシフトレジスタにシフ
トレジスタ値設定信号ＳＶを与える。

【００２５】また、この半導体集積回路装置は、信号値
設定用シフトレジスタ群１４および複数のセレクタ１
５．１，１５．２，…を備える。信号値設定用シフトレ
ジスタ群１４は、図２に示すように、信号値格納シフト
レジスタ３０．１，３０．３，…，３０．ｉ（ただし、
ｉは３以上でｍよりも小さな奇数である）および設定信
号指定シフトレジスタ３０．２，３０．４，…，３０．
ｉ＋１を含む。

【００２６】信号値格納シフトレジスタ３０．１は、フ
リップフロップ３１．１〜３１．ｊおよびＡＮＤゲート
３２．１〜３２．ｊ（ただし、ｊは自然数である）を含
む。初段のフリップフロップ３１．１には、ｊビットの
シリアルデータを含むシフトレジスタ値設定信号ＳＶが
入力される。フリップフロップ３１．１〜３１．ｊ−１
の出力信号φ１．１〜φ１．ｊ−１は、それぞれ後段の
フリップフロップ３１．２〜３１．ｊに入力される。Ａ
ＮＤゲート３２．１〜３２．ｊはともにクロック信号Ｃ
ＬＫおよびシフトレジスタ活性化信号ＳＥ１を受け、各
々の出力信号はそれぞれフリップフロップ３１．１〜３
１．ｊのクロック入力端子Ｃに入力される。フリップフ
ロップ３１．１〜３１．ｊの出力信号φ１．１〜φ１．
ｊは、それぞれセレクタ１５．１〜１５．ｊの一方入力
ノードに入力される。他の信号値格納シフトレジスタ３
０．３，…，３０．ｉも信号値格納シフトレジスタ３
０．１と同じ構成である。信号値格納シフトレジスタ３
０．ｉのフリップフロップ３１．１〜３１．ｊの出力信
号φｉ．１〜φｉ．ｊは、それぞれセレクタ１５．ｊｉ
／２〜１５．ｊ（ｉ＋１）／２の一方入力ノードに入力
される。

【００２７】たとえば、シフトレジスタ活性化信号ＳＥ
１〜ＳＥｍのうちの信号ＳＥ１のみが活性化レベルの
「Ｈ」レベルにされたとすると、クロック信号ＣＬＫは
シフトレジスタ３０．１のフリップフロップ３１．１〜
３１．ｊのクロック入力端子Ｃのみに入力され、他のシ
フトレジスタ３０．２〜３０．ｉ＋１のクロック入力端
子Ｃは「Ｌ」レベルに固定される。シフトレジスタ値設
定信号ＳＶに含まれるｊビットのデータは、クロック信
号ＣＬＫの立上がりエッジに同期して、シフトレジスタ
３０．１のフリップフロップ３１．１〜３１．ｊに順次
取込まれる。フリップフロップ３１．１〜３１．ｊに取
込まれたｊビットのデータは、それぞれ信号φ１．１〜
φ１．ｊとなる。

【００２８】設定信号指定シフトレジスタ３０．２は、
フリップフロップ３３．１〜３３．ｊ、ＡＮＤゲート３
４．１〜３４．ｊ，３５．１〜３５．ｊおよびインバー
タ３６．１〜３６．ｊを含む。初段のフリップフロップ
３３．１には、ｊビットのデータを含むシフトレジスタ
値設定信号ＳＶが入力される。フリップフロップ３３．
１〜３３．ｊ−１の出力信号は、それぞれ後段のフリッ
プフロップ３３．２〜３３．ｊに入力される。ＡＮＤゲ
ート３４．１〜３４．ｊはともにクロック信号ＣＬＫお
よびシフトレジスタ活性化信号ＳＥ２を受け、各々の出
力信号はそれぞれフリップフロップ３３．１〜３３．ｊ
のクロック入力端子Ｃに入力される。

【００２９】インバータ３６．１〜３６．ｊは、シフト
レジスタ活性化信号ＳＥ２を反転させてそれぞれＡＮＤ
ゲート３５．１〜３５．ｊの一方入力ノードに与える。
ＡＮＤゲート３５．１〜３５．ｊの他方入力ノードに
は、それぞれフリップフロップ３３．１〜３３．ｊの出
力信号が入力される。ＡＮＤゲート３５．１〜３５．ｊ
の出力信号φ２．１〜φ２．ｊは、それぞれセレクタ１
５．１〜１５．ｊの制御ノードに入力される。他の設定
信号指定シフトレジスタ３０．４，…，３０．ｉ＋１も
設定信号指定シフトレジスタ３０．２と同様の構成であ
る。設定信号指定シフトレジスタ３０．ｉ＋１のＡＮＤ
ゲート３５．１〜３５．ｊの出力信号φｉ＋１．１〜φ
ｉ＋１．ｊは、それぞれセレクタ１５．ｊｉ／２〜１
５．ｊ（ｉ＋１）／２の制御ノードに入力される。

【００３０】たとえば、シフトレジスタ活性化信号ＳＥ
１〜ＳＥｍのうちの信号ＳＥ２のみが活性化レベルの
「Ｈ」レベルにされたとすると、クロック信号ＣＬＫは
シフトレジスタ３０．２のフリップフロップ３３．１〜
３３．ｊのクロック入力端子Ｃにのみ入力され、他のシ
フトレジスタ３０．１，３０．３〜３０．ｍのフリップ
フロップ３３．１〜３３．ｊのクロック入力端子Ｃは
「Ｌ」レベルに固定される。シフトレジスタ値設定信号
ＳＶに含まれるｊビットのデータは、クロック信号ＣＬ
Ｋの立上がりエッジに同期して、シフトレジスタ３０．
２のフリップフロップ３３．１〜３３．ｊに順次取込ま
れる。フリップフロップ３３．１〜３３．ｊに取込まれ
たｊビットのデータは、信号ＳＥ２が「Ｈ」レベルから
「Ｌ」レベルに立下げられたことに応じて信号φ２．１
〜φ２．ｊとなる。

【００３１】図１に戻って、セレクタ１５．１，１５．
２，…の各々は、フリップフロップの出力端子Ｑと回路
ブロックの間に介挿される。図１では、セレクタ１５．
１の他方入力ノードはフリップフロップ６の出力信号を
受け、セレクタ１５．１の出力信号は回路ブロック１に
入力される。セレクタ１５．１は、信号φ２．１が
「Ｌ」レベルの場合はフリップフロップ６の出力信号を
回路ブロック１に与え、信号φ２．１が「Ｈ」レベルの
場合は信号φ１．１を回路ブロック１に与える。また、
セレクタ１５．２の他方入力ノードはフリップフロップ
１０の出力信号を受け、セレクタ１５．２の出力信号は
回路ブロック２に入力される。セレクタ１５．２は、信
号φ２．２が「Ｌ」レベルの場合はフリップフロップ１
０の出力信号を回路ブロック２に与え、信号φ２．２が
「Ｈ」レベルの場合は信号φ１．２を回路ブロック２に
与える。他のセレクタもセレクタ１５．１，１５．２と
同様である。

【００３２】この半導体集積回路装置は、さらに、信号
観測用シフトレジスタ群２０、トライステートバス２
１、トライステートバッファ２２．１，２２．２，…、
バッファ２３および外部出力ピン２４を備える。

【００３３】信号観測用シフトレジスタ群２０は、図３
に示すように、複数の信号観測用シフトレジスタ３０．
ｉ＋２〜３０．ｍを含む。シフトレジスタ３０．ｉ＋２
は、フリップフロップ３７．１〜３７．ｋ（ただし、ｋ
は自然数である）およびＡＮＤゲート３８．１〜３８．
ｋを含む。初段のフリップフロップ３７．１には、ｋビ
ットのデータを含むシフトレジスタ値設定信号ＳＶが入
力される。フリップフロップ３７．１〜３７．ｋ−１の
出力信号φｉ＋２．１〜φｉ＋２．ｋ−１は、それぞれ
後段のフリップフロップ３７．２〜３７．ｋに入力され
る。ＡＮＤゲート３８．１〜３８．ｋはともにクロック
信号ＣＬＫおよびシフトレジスタ活性化信号ＳＥｉ＋２
を受け、各々の出力信号はそれぞれフリップフロップ３
７．１〜３７．ｋのクロック入力端子Ｃに入力される。
フリップフロップ３７．１〜３７．ｋの出力信号φｉ＋
２．１〜φｉ＋２．ｋは、それぞれトライステートバッ
ファ２２．１〜２２．ｋの制御ノードに入力される。他
の信号観測用シフトレジスタ３０．ｉ＋３〜３０．ｍも
信号観測用シフトレジスタ３０．ｉ＋２と同様の構成で
ある。信号観測用シフトレジスタ３０．ｍのフリップフ
ロップ３７．１〜３７．ｋの出力信号φｍ．１〜φｍ．
ｋは、それぞれトライステートバッファ２２．ｋ（ｍ−
ｉ−２）＋１〜２２．ｋ（ｍ−ｉ−１）の制御ノードに
入力される。

【００３４】たとえば、シフトレジスタ活性化信号ＳＥ
１〜ＳＥｍのうちの信号ＳＥｉ＋２のみが活性化レベル
の「Ｈ」レベルにされたとすると、クロック信号ＣＬＫ
はシフトレジスタ３０．ｉ＋２のフリップフロップ３
７．１〜３７．ｋのクロック入力端子Ｃにのみ入力さ
れ、他のシフトレジスタ３０．１〜３０．ｉ＋１，３
０．ｉ＋３〜３０．ｍのクロック入力端子Ｃは「Ｌ」レ
ベルに固定される。シフトレジスタ値設定信号ＳＶに含
まれるｋビットのデータは、クロック信号ＣＬＫの立上
がりエッジに同期して、シフトレジスタ３０．ｉ＋２の
フリップフロップ３７．１〜３７．ｋに順次取込まれ
る。フリップフロップ３７．１〜３７．ｋに取込まれた
ｋビットのデータは、信号φｉ＋２．１〜φｉ＋２．ｋ
となる。

【００３５】図１に戻って、トライステートバッファ２
２．１〜２２．２，…は、トライステートバス２１の延
在方向に配列される。トライステートバッファ２２．
１，２２．２，…の入力ノードはそれぞれ半導体集積回
路装置の内部信号を受け、各々の出力ノードはともにト
ライステートバス２１に接続され、各々の制御ノードは
それぞれ信号φｉ＋２．１〜φｍ．ｋを受ける。図１で
は、トライステートバッファ２２．１の入力ノードは回
路ブロック２の出力信号を受け、トライステートバッフ
ァ２２．２の入力ノードはフリップフロップ９の出力信
号を受ける。

【００３６】信号φｉ＋２．１，φｉ＋２．２がともに
「Ｌ」レベルの場合は、トライステートバッファ２２．
１，２２．２は非活性化され、トライステートバッファ
２２．１，２２．２の出力ノードはハイインピーダンス
状態となる。信号φｉ＋２．１が「Ｈ」レベルの場合
は、トライステートバッファ２２．１が活性化され、ト
ライステートバッファ２２．１は回路ブロック２の出力
信号のレベルをトライステートバス２１に伝達させる。
信号φｉ＋２．２が「Ｈ」レベルの場合は、トライステ
ートバッファ２２．２が活性化され、トライステートバ
ッファ２２．２はフリップフロップ９の出力信号のレベ
ルをトライステートバス２１に伝達させる。他のトライ
ステートバッファ２２．３〜２２．ｍもトライステート
バッファ２２．１，２２．２と同様である。バッファ２
３は、トライステートバス２１のレベルを外部出力ピン
２４に伝達させる。外部出力ピン２４には、半導体集積
回路装置の所望の内部信号のレベルが出力される。

【００３７】次に、図１〜図３で示した半導体集積回路
装置のテスト方法について説明する。この半導体集積回
路装置のテストを行なう場合は、まず信号値設定用シフ
トレジスタ群１４および信号観測用シフトレジスタ群２
０に含まれるすべてのフリップフロップ３１，１〜３
１．ｊ，３３．１〜３３．ｊ，３７．１〜３７．ｋのリ
セット端子（図示せず）にリセット信号を与えてリセッ
トし、フリップフロップ３１．１〜３１．ｊ，３３．１
〜３３．ｊ，３７．１〜３７．ｋの出力信号を「Ｌ」レ
ベルにする。

【００３８】次に、シフトレジスタ設定パターンＤＩを
外部入力ピン１１に与えて、内部信号の信号値を設定す
るためのシフトレジスタ値設定信号ＳＶを所望の信号値
格納シフトレジスタに格納する。すなわち、シフトレジ
スタ設定パターンＤＩは、図４に示すように、複数ビッ
ト（図では５ビット）のデータを有するヘッダパターン
と、ｊビット（図では５ビット）のデータを有するシフ
トレジスタ指定パターンと、ｋビットのデータを有する
シフトレジスタ値パターンとを含む。

【００３９】ヘッダパターンが予め定められたデータパ
ターン（図では０１１１０）である場合は、シフトレジ
スタ設定パターンＤＩはヘッダ検出回路１２を通過して
シフトレジスタ指定デコーダ回路１３に伝達される。シ
フトレジスタ値設定信号ＳＶは、シフトレジスタ設定パ
ターンと同じ信号となる。シフトレジスタ指定デコーダ
回路１３は、シフトレジスタ指定パターンをデコードし
て複数のシフトレジスタ活性化信号ＳＥ１〜ＳＥｍのう
ちのいずれかの信号（図ではＳＥ１）を選択し、選択し
た信号ＳＥ１をシフトレジスタ値パターンの入力期間だ
け活性化レベルの「Ｈ」レベルにする。信号ＳＥ１が
「Ｈ」レベルにされると、信号ＳＥ１に対応する信号値
格納シフトレジスタ３０．１が活性化され、シフトレジ
スタ値設定信号ＳＶに含まれる６ビットのデータがシフ
トレジスタ３０．１のフリップフロップ３１．１〜３
１．６に取込まれる。フリップフロップ３１．１〜３
１．６の出力信号φ５．１〜φ５．６は、それぞれ対応
のセレクタ１５．１，１５．２，…の一方入力ノードに
与えられる。信号φ５．１〜φ５．６のうちのたとえば
信号φ５．１のみが「Ｈ」レベルにされる。シフトレジ
スタ値パターンの入力が終了すると信号ＳＥ１が非活性
化レベルの「Ｌ」レベルになり、シフトレジスタ３０．
１のフリップフロップ３１．１〜３１．６の保持データ
の更新が停止される。

【００４０】次に、新たなシフトレジスタ設定パターン
ＤＩを外部入力ピン１１に与えて、強制的に信号値を設
定する内部信号を指定するためのシフトレジスタ値設定
信号ＳＶを所望の設定信号指定シフトレジスタに格納す
る。シフトレジスタ値設定信号ＳＶの設定信号指定シフ
トレジスタへの格納は、シフトレジスタ値設定信号ＳＶ
の信号値格納シフトレジスタへの格納と同様に行なわれ
る。すなわち、シフトレジスタ指定デコーダ回路１３
は、ヘッダパターンに続いて入力されたシフトレジスタ
指定パターンをデコードして複数のシフトレジスタ活性
化信号ＳＥ１〜ＳＥｍのうちのいずれかの信号（たとえ
ばＳＥ２）を選択し、選択した信号ＳＥ２のシフトレジ
スタ値パターンの入力期間だけ活性化レベルの「Ｈ」レ
ベルにする。信号ＳＥ２が「Ｈ」レベルにされると、信
号ＳＥ２に対応する設定信号指定シフトレジスタ３０．
２が活性化され、シフトレジスタ値設定信号ＳＶに含ま
れる６ビットのデータがシフトレジスタ３０．２のフリ
ップフロップ３３．１〜３３．６に取込まれる。

【００４１】シフトレジスタ値パターンの入力中は信号
ＳＥ２が「Ｈ」レベルになっているので、ＡＮＤゲート
３５．１〜３５．６の出力信号φ２．１〜φ２．６はと
もに「Ｌ」レベルに固定されている。シフトレジスタ値
パターンの入力が終了して信号ＳＥ２が「Ｌ」レベルに
なると、フリップフロップ３３．１〜３３．６の出力信
号がＡＮＤゲート３５．１〜３５．６を通過して信号φ
２．１〜φ２．６となる。信号φ２．１〜φ２．６は、
それぞれ対応のセレクタ１５．１，１５．２，…の制御
ノードに与えられる。信号φ２．１〜φ２．６のうちの
たとえば信号φ２．２のみが「Ｈ」レベルにされて、信
号φ１．２がセレクタ１５．２を介して回路ブロック２
に与えられる。シフトレジスタ値パターンの入力が終了
すると信号ＳＥ２が非活性化レベルの「Ｌ」レベルにな
り、シフトレジスタ３０．２のフリップフロップ３１．
１〜３１．６の保持データの更新が停止される。このよ
うにして、所望の回路ブロックの入力信号を所望の論理
レベルに設定することができる。

【００４２】次に、新たなシフトレジスタ設定パターン
ＤＩを外部入力ピン１１に与えて、観測する内部信号を
指定するためのシフトレジスタ値設定信号ＳＶを信号観
測用シフトレジスタに格納する。シフトレジスタ値設定
信号ＳＶの信号観測用シフトレジスタへの格納は、シフ
トレジスタ値設定信号ＳＶの信号値格納シフトレジスタ
への格納と同様に行なわれる。すなわち、シフトレジス
タ指定デコーダ回路１３は、ヘッダパターンに続いて入
力されたシフトレジスタ指定パターンをデコードして複
数のシフトレジスタ活性化信号ＳＥ１〜ＳＥｍのうちの
いずれかの信号（たとえばＳＥｉ＋２）を選択し、選択
した信号ＳＥｉ＋２をシフトレジスタ値パターンの入力
期間だけ活性化レベルの「Ｈ」レベルにする。信号ＳＥ
ｉ＋２が「Ｈ」レベルにされると、信号ＳＥｉ＋２に対
応する信号観測用シフトレジスタ３０．ｉ＋２が活性化
され、シフトレジスタ値設定信号ＳＶに含まれる６ビッ
トのデータがシフトレジスタ３０．ｉ＋２のフリップフ
ロップ３７．１〜３７．６に取込まれる。

【００４３】フリップフロップ３７．１〜３７．６の出
力信号φｉ＋２．１〜φｉ＋２．６は、それぞれ対応の
トライステートバッファ２２．１〜２２．６の制御ノー
ドに与えられる。信号φｉ＋２．１〜φｉ＋２．６のう
ちのたとえば信号φｉ＋２．２のみが「Ｈ」レベルにさ
れる。信号φｉ＋２．２が「Ｈ」レベルにされると、ト
ライステートバッファ２２．２が活性化され、フリップ
フロップ９の出力信号のレベルがトライステートバッフ
ァ２２．２、トライステートバス２１およびバッファ２
３を介して外部出力ピン２４に出力される。シフトレジ
スタ値パターンの入力が終了すると信号ＳＥｉ＋２が非
活性化レベルの「Ｌ」レベルになり、シフトレジスタ３
０．ｉ＋２のフリップフロップ３７．１〜３７．６の保
持データの更新が禁止される。新たなシフトレジスタ設
定パターンＤＩを外部入力ピン１１に与えることによ
り、観測する内部信号を変更することができる。

【００４４】この実施の形態では、トライステートバス
２１の延在方向に複数のトライステートバッファ２２．
１，２２．２，…を分散配置したので、内部信号を外部
に取出すための配線が集中配線になることもなく、また
大規模なセレクタも不要となる。したがって、テスト対
象の内部信号の数が増大した場合でも、回路面積の増大
を抑制することができる。

【００４５】また、複数のシフトレジスタ３０．ｉ＋２
〜３０．ｍでトライステートバッファ２２．１，２２．
２，…の制御信号φｉ＋２．１〜φｍ．ｋを生成するの
で、シフトレジスタ３０．ｉ＋２〜３０．ｍの長さを短
くすることができ、シフトレジスタ３０．ｉ＋２〜３
０．ｍへの信号ＳＶの書込を短時間で行なうことができ
る。

【００４６】また、複数の内部信号をそれぞれ信号φ
１．１〜φ１．ｊ，…で置換するためのセレクタ１５．
１，１５．２，…を設けたので、回路ブロック１，２，
…に所望の信号を与えて回路ブロック１，２，…のテス
トを行なうことができる。

【００４７】また、複数のシフトレジスタ３０．１，３
０．３，…，３０．ｉで信号φ１，１〜φ１．ｊ，…を
生成して複数のシフトレジスタ３０．２，３０．４，
…，３０．ｉ＋１でセレクタ１５．１，１５．２，…の
制御信号φ２．１〜φ２．ｊ，…を生成するので、シフ
トレジスタ３０．１〜３０．ｉ＋１の長さを短くするこ
とができ、シフトレジスタ３０．１〜３０．ｉ＋１への
信号ＳＶの書込を短時間で行なうことができる。

【００４８】以下、この実施の形態の変更例について説
明する。図１〜図４で示した半導体集積回路装置では、
シフトレジスタ活性化信号ＳＥ１〜ＳＥｍのうちのいず
れか１つの信号のみを活性化レベルの「Ｈ」レベルにす
る場合について説明したが、信号ＳＥ１〜ＳＥｍのうち
の複数の信号を活性化レベルの「Ｈ」レベルにしてもよ
い。たとえば図５に示すように、シフトレジスタ指定パ
ターンに含まれる５ビットのデータを１１１１１とした
ときは、信号ＳＥ１〜ＳＥｉ＋１をともに活性化レベル
の「Ｈ」レベルにしてすべての信号値格納シフトレジス
タ３０．１，３０．３，…，３０．ｉおよび設定信号指
定シフトレジスタ３０．２，３０．４，…，３０．ｉ＋
１に同じシフトレジスタ値パターン（図では００００１
０）を書込めるようにしてもよい。

【００４９】また、シフトレジスタ指定パターンに含ま
れる５ビットのデータを１１１１０としたときは、信号
ＳＥ１，ＳＥ３，…，ＳＥｉをともに活性化レベルの
「Ｈ」レベルにしてすべての信号値格納シフトレジスタ
３０．１，３０．３，…，３０．ｉに同じシフトレジス
タ値パターンを書込めるようにしてもよい。

【００５０】また、シフトレジスタ指定パターンに含ま
れる５ビットのデータを１１１０１としたときは、信号
ＳＥ２，ＳＥ４，…，ＳＥｉ＋１をともに活性化レベル
の「Ｈ」レベルにしてすべての設定信号指定シフトレジ
スタ３０．２，３０．４，…，３０．ｉ＋１に同じシフ
トレジスタ値パターンを書込めるようにしてもよい。こ
の変更例では、複数のシフトレジスタにシフトレジスタ
値パターンを同時に書込めるので、シフトレジスタ値パ
ターンの書込が迅速に行なうことができる。

【００５１】また、図１〜図４に示した半導体集積回路
装置では、クロック信号ＣＬＫの立上がりエッジのみに
同期してシフトレジスタ値設定信号ＳＶをシフトレジス
タ３０．１〜３０．ｍに取込んだが、クロック信号ＣＬ
Ｋの立上がりエッジおよび立下がりエッジの両方に同期
してシフトレジスタ値設定信号ＳＶをシフトレジスタに
取込んでもよい。すなわち図６に変更例では、信号値格
納シフトレジスタ４０．１は、ポジティブエッジトリガ
型のフリップフロップ４１．１，４１．３，…，４１．
ｊ−１と、ネガティブエッジトリガ型のフリップフロッ
プ４２．２，４２．４，…，４２．ｊと、ＡＮＤゲート
４３．１〜４３．ｊとを含む。

【００５２】ＡＮＤゲート４３．１，４３．３，…４
３．ｊ−１はクロック信号ＣＬＫおよび信号ＳＥ１を受
け、各々の出力信号はそれぞれフリップフロップ４１．
１，４１．３，…，４１．ｊ−１のクロック入力端子Ｃ
に入力される。ＡＮＤゲート４３．２，４３．４，…，
４３．ｊはクロック信号ＣＬＫおよび信号ＳＥ１を受
け、各々の出力信号がそれぞれフリップフロップ４２．
２，４２．４，…，４２．ｊのクロック入力端子Ｃに入
力される。信号ＳＶは、フリップフロップ４１．１，４
２．２に入力される。フリップフロップ４１．１，４
１．３，…，４１．ｊ−１は直列接続され、各々の出力
信号はそれぞれ信号φ１．１，φ１．３，…，φ１．ｊ
−１となる。フリップフロップ４２．２，４２．４，
…，４２．ｊは直列接続され、各々の出力信号はそれぞ
れ信号φ１．２，φ１．４，…，φ１．ｊとなる。

【００５３】信号ＳＥ１が活性化レベルの「Ｈ」レベル
になると、クロック信号ＣＬＫがＡＮＤゲート４３．
１，４３．３，…，４３．ｊ−１を介してフリップフロ
ップ４１．１，４１．３，…，４１．ｊ−１のクロック
入力端子Ｃに入力されるとともにＡＮＤゲート４３．
２，４３．４，…，４３．ｊを介してフリップフロップ
４１．２，４１．４，…，４１．ｊのクロック入力端子
Ｃに入力される。フリップフロップ４１．１，４１．
３，…，４１．ｊ−１の各々は、クロック信号ＣＬＫの
立上がりエッジに応答して入力信号を取込む。フリップ
フロップ４２．２，４２．３，…，４２．ｊの各々は、
クロック信号ＣＬＫの立下がりエッジに応答して入力信
号を取込む。他の信号値格納シフトレジスタ、設定信号
指定シフトレジスタおよび信号観測用シフトレジスタ
も、シフトレジスタ４０．１と同様に構成される。した
がって、この変更例では、図１〜図４で示した半導体集
積回路装置の２倍の速度でシフトレジスタ値設定信号Ｓ
Ｖをシフトレジスタに取込むことができる。ただし、シ
フトレジスタ設定パターンの周波数を２倍にする必要が
ある。

【００５４】また、図１〜図４の半導体集積回路装置で
は、トライステートバス２１、バッファ２３および外部
出力ピン２４を１組だけ設けたが、それらを複数組設け
てもよい。すなわち図７の変更例では、信号観測用シフ
トレジスタ３０．ｉ＋２〜３０．ｍに対応してそれぞれ
トライステートバス２１．１〜２１．ｍ−ｉ−１、バッ
ファ２３．１〜２３．ｍ−ｉ−１および外部出力ピン２
４．１〜２４．ｍ−ｉ−１が設けられる。シフトレジス
タ３０．ｉ＋２に対応するトライステートバッファ２
２．１〜２２．ｋの出力ノードは、ともにトライステー
トバス２１．１に接続される。シフトレジスタ３０．ｍ
に対応するトライステートバッファ２２．ｋ（ｍ−ｉ−
２）＋１〜２２．ｋ（ｍ−ｉ−１）の出力ノードは、と
もにトライステートバス２１．ｍ−ｉ−１に接続され
る。この変更例では、複数の外部出力ピン２４．１〜２
４．ｍ−ｉ−１を設けたので、図５で説明した方法を用
いて信号ＳＥｉ＋２〜ＳＥｍを同時に「Ｈ」レベルにす
ることにより、複数ビットの内部信号を同時に観測する
ことができ、半導体集積回路装置のテストを短時間で行
なうことができる。

【００５５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５６】

【発明の効果】以上のように、この発明に係る半導体装
置では、テストモード時に外部からテスト信号を入力す
るための外部入力端子と、外部入力端子を介して入力さ
れたテスト信号に従って半導体装置の複数の内部信号の
うちのいずれかの内部信号を選択する選択回路と、それ
ぞれ複数の内部信号に対応して設けられ、各々が、対応
の内部信号をその入力ノードに受け、選択回路によって
対応の内部信号が選択されたことに応じて対応の内部信
号を出力ノードを与える複数のゲート回路と、複数のゲ
ート回路の出力ノードに接続された信号伝達線と、信号
伝達線に与えられた内部信号を外部に出力するための外
部出力端子とが設けられる。したがって、テスト対象の
内部信号の数が増大した場合でも、複数のゲート回路を
信号伝達線の延在方向に分散配置すれば内部信号用の配
線が集中配線になることもなく、また大型のセレクタも
不要なので、回路面積の増大を抑制することができる。

【００５７】好ましくは、各ゲート回路は、選択回路に
よって対応の内部信号が選択されている場合は出力ノー
ドを対応の内部信号の論理レベルと同じ論理レベルに
し、対応の内部信号が選択されていない場合は出力ノー
ドをハイインピーダンス状態にするトライステートバッ
ファを含む。この場合は、ゲート回路を容易に構成でき
る。

【００５８】また好ましくは、複数のゲート回路は予め
複数のグループに分割され、選択回路は、テスト信号に
含まれるグループ指定信号に従って複数のグループのう
ちのいずれかのグループを指定する指定回路と、各グル
ープに対応して設けられ、指定回路によって対応のグル
ープが指定されたことに応じてテスト信号に含まれる複
数ビットのデータ信号を取込み、取込んだ複数ビットの
データ信号をそれぞれ対応のグループに属する複数のゲ
ート回路の制御ノードに与えるシフトレジスタを含み、
各ゲート回路は、その制御ノードに与えられたデータ信
号が活性化レベルの場合に対応の内部信号を出力ノード
に与える。この場合は、シフトレジスタの長さを短くす
ることができ、シフトレジスタへのデータ信号の書込を
迅速に行なうことができる。

【００５９】また好ましくは、信号伝達線および外部出
力端子はゲート回路のグループ数と同じ数だけ設けら
れ、複数の信号伝達線はそれぞれ複数のグループに対応
して設けられて各信号伝達線は対応のグループに属する
各ゲート回路の出力ノードに接続され、複数の外部出力
端子はそれぞれ複数の信号伝達線に対応して設けられて
各外部出力端子は対応の信号伝達線に与えられた内部信
号を外部に出力するために設けられ、指定回路はグルー
プ指定信号に従って複数のグループのうちのいずれか１
または２以上のグループを指定する。この場合は、複数
の内部信号を同時に取出すことができ、テスト時間の短
縮化を図ることができる。

【００６０】また、この発明に係る他の半導体装置で
は、テストモード時に外部からテスト信号を入力するた
めの外部入力端子と、外部入力端子を介して入力された
テスト信号に従って半導体装置の複数の第１内部信号の
うちのいずれか１または２以上の第１内部信号を選択す
る第１選択回路と、テスト信号に従ってそれぞれ複数の
第１内部信号に対応する複数の第１データ信号を生成す
る信号発生回路と、それぞれ複数の第１内部信号に対応
して設けられ、各々が、対応の第１内部信号をその第１
入力ノードに受けるとともに対応の第１データ信号をそ
の第２入力ノードに受け、第１選択回路によって対応の
第１内部信号が選択されている場合は対応の第１データ
信号を出力ノードに与え、対応の第１内部信号が選択さ
れていない場合は対応の第１内部信号を出力ノードに与
える複数の第１ゲート回路と、複数の第１ゲート回路の
出力信号に基づいて所定の動作を行なう内部回路とが設
けられる。したがって、第１内部信号を第１データ信号
で置換することにより、内部回路に所望の論理レベルの
第１データ信号を与えて内部回路をテストすることがで
きる。

【００６１】好ましくは、複数の第１ゲート回路は予め
複数の第１グループに分割され、第１選択回路は、テス
ト信号に含まれる第１グループ指定信号に従って複数の
第１グループのうちのいずれか１または２以上の第１グ
ループを指定する第１指定回路と、各第１グループに対
応して設けられ、対応の第１グループが第１指定回路に
よって指定されたことに応じてテスト信号に含まれる複
数ビットの第２データ信号を取込み、取込んだ複数ビッ
トの第２データをそれぞれ対応の第１グループに属する
複数の第１ゲート回路の制御ノードに与える第１シフト
レジスタを含み、信号発生回路は、各第１グループに対
応して設けられ、対応の第１グループが第１指定回路に
よって指定されたことに応じてテスト信号に含まれる複
数ビットの第１データ信号を取込み、取込んだ複数ビッ
トの第１データ信号をそれぞれ対応の第１グループに属
する複数の第１ゲート回路の第２入力ノードに与える第
２シフトレジスタを含み、各第１ゲート回路は、その制
御ノードに与えられた第２データ信号が第１論理レベル
を有する場合は第１データ信号を出力ノードに与え、第
２データ信号が第２論理レベルを有する場合は対応の内
部信号を出力ノードに与える。この場合は、シフトレジ
スタの長さを短くすることができ、シフトレジスタへの
データ信号の書込を迅速に行なうことができる。

【００６２】また好ましくは、さらに、テスト信号に従
って内部回路で生成された複数の第２内部信号のうちの
いずれかの第２内部信号を選択する第２選択回路と、そ
れぞれ複数の第２内部信号に対応して設けられ、各々
が、対応の第２内部信号をその入力ノードに受け、第２
選択回路によって対応の第２内部信号が選択されたこと
に応じて対応の第２内部信号を出力ノードに与える複数
の第２ゲート回路と、複数の第２ゲート回路の出力ノー
ドに接続された信号伝達線と、信号伝達線に与えられた
第２内部信号を外部に出力するための外部出力端子とが
設けられる。この場合は、テスト対象の第２内部信号の
数が増大した場合でも、複数の第２ゲート回路を信号伝
達線の延在方向に分散配置すれば内部信号用の配線が集
中配線になることもなく、また大型のセレクタも必要な
いので、回路面積の増大を抑制することができる。

【００６３】また好ましくは、各第２ゲート回路は、第
２選択回路によって対応の第２内部信号が選択されてい
る場合は出力ノードを対応の第２内部信号の論理レベル
と同じ論理レベルにし、対応の第２内部信号が選択され
ていない場合は出力ノードをハイインピーダンス状態に
するトライステートバッファを含む。この場合は、第２
ゲート回路を容易に構成できる。

【００６４】また好ましくは、複数の第２ゲート回路は
予め複数の第２グループに分割され、第２選択回路は、
テスト信号に含まれる第２グループ指定信号に従って複
数の第２グループのうちのいずれかの第２グループを指
定する第２指定回路と、各第２グループに対応して設け
られ、第２指定回路によって対応の第２グループが指定
されたことに応じてテスト信号に含まれる複数ビットの
第３データ信号を取込み、取込んだ複数ビットの第３デ
ータ信号をそれぞれ対応の第２グループに属する複数の
第２ゲート回路の制御ノードに与える第３シフトレジス
タを含み、各第３ゲート回路は、その制御ノードに与え
られたデータ信号が活性化レベルの場合に対応の第２内
部信号を出力ノードに与える。この場合は、シフトレジ
スタの長さを短くすることができ、シフトレジスタへの
データ信号の書込を迅速に行なうことができる。

【００６５】また好ましくは、信号伝達線および外部出
力端子は第２ゲート回路のグループ数と同じ数だけ設け
られ、複数の信号伝達線はそれぞれ複数の第２グループ
に対応して設けられ、各信号伝達線は複数の第２グルー
プに属する各第２グループの出力ノードに接続され、複
数の外部出力端子はそれぞれ複数の信号伝達線に対応し
て設けられて各外部出力端子は対応の信号伝達線に与え
られた第２内部信号を外部に出力するために設けられ、
第２指定回路は、第２グループ指定信号に従って複数の
第２グループのうちのいずれか１または２以上の第２グ
ループを指定する。この場合は、複数の第２内部信号を
同時に取出すことができ、テスト時間の短縮化を図るこ
とができる。

【図面の簡単な説明】

【図１】 この発明の一実施の形態による半導体集積回
路装置の要部を示す回路ブロック図である。

【図２】 図１に示した信号値設定用シフトレジスタ群
の構成を示す回路図である。

【図３】 図１に示した信号観測用シフトレジスタ群の
構成を示す回路図である。

【図４】 図１〜図３に示した半導体集積回路装置のテ
スト方法を示すタイムチャートである。

【図５】 この発明の実施の形態の変更例を示すタイム
チャートである。

【図６】 この発明の実施の形態の他の変更例を示す回
路図である。

【図７】 この発明の実施の形態のさらに他の変更例を
示す回路ブロック図である。

【図８】 従来の半導体集積回路装置の要部を示す回路
ブロック図である。

【符号の説明】

１〜５，５１〜５３ 回路ブロック、６〜１０，３１，
３３，３７，４１，４２，５４〜５６ フリップフロッ
プ、１１，６１ 外部入力ピン、１２ ヘッダ検出回
路、１３ シフトレジスタ指定デコーダ回路、１４ 信
号値設定用シフトレジスタ群、１５，６３ セレクタ、
２０ 信号観測用シフトレジスタ群、２２トライステー
トバッファ、２３，６４ バッファ、２４，６５ 外部
出力ピン、３０，４０，６２ シフトレジスタ、３２，
３４，３８，４３ ＡＮＤゲート、３６ インバータ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 テストモードを有する半導体装置であっ
   て、 前記テストモード時に外部からテスト信号を入力するた
   めの外部入力端子、 前記外部入力端子を介して入力されたテスト信号に従っ
   て前記半導体装置の複数の内部信号のうちのいずれかの
   内部信号を選択する選択回路、 それぞれ前記複数の内部信号に対応して設けられ、各々
   が、対応の内部信号をその入力ノードに受け、前記選択
   回路によって対応の内部信号が選択されたことに応じて
   対応の内部信号を出力ノードに与える複数のゲート回
   路、 前記複数のゲート回路の出力ノードに接続された信号伝
   達線、および前記信号伝達線に与えられた内部信号を外
   部に出力するための外部出力端子を備える、半導体装
   置。
2. 【請求項２】 各ゲート回路は、前記選択回路によって
   対応の内部信号が選択されている場合は、前記出力ノー
   ドを対応の内部信号の論理レベルと同じ論理レベルに
   し、対応の内部信号が選択されていない場合は、前記出
   力ノードをハイインピーダンス状態にするトライステー
   トバッファを含む、請求項１に記載の半導体装置。
3. 【請求項３】 前記複数のゲート回路は、予め複数のグ
   ループに分割され、 前記選択回路は、 前記テスト信号に含まれるグループ指定信号に従って前
   記複数のグループのうちのいずれかのグループを指定す
   る指定回路、および各グループに対応して設けられ、前
   記指定回路によって対応のグループが指定されたことに
   応じて前記テスト信号に含まれる複数ビットのデータ信
   号を取込み、取込んだ複数ビットのデータ信号をそれぞ
   れ対応のグループに属する複数のゲート回路の制御ノー
   ドに与えるシフトレジスタを含み、 各ゲート回路は、その制御ノードに与えられたデータ信
   号が活性化レベルを有する場合は対応の内部信号を前記
   出力ノードに与え、前記データ信号が非活性化レベルを
   有する場合は対応の内部信号を前記出力ノードに与えな
   い、請求項１または請求項２に記載の半導体装置。
4. 【請求項４】 前記信号伝達線および前記外部出力端子
   は、前記ゲート回路のグループ数と同じ数だけ設けら
   れ、 複数の前記信号伝達線はそれぞれ前記複数のグループに
   対応して設けられ、各信号伝達線は対応のグループに属
   する各ゲート回路の出力ノードに接続され、 複数の前記外部出力端子はそれぞれ前記複数の信号伝達
   線に対応して設けられ、各外部出力端子は対応の信号伝
   達線に与えられた内部信号を外部に出力するために設け
   られ、 前記指定回路は、前記グループ指定信号に従って前記複
   数のグループのうちのいずれか１または２以上のグルー
   プを指定する、請求項３に記載の半導体装置。
5. 【請求項５】 テストモードを有する半導体装置であっ
   て、 前記テストモード時に外部からテスト信号を入力するた
   めの外部入力端子、 前記外部入力端子を介して入力されたテスト信号に従っ
   て前記半導体装置の複数の第１内部信号のうちのいずれ
   か１または２以上の第１内部信号を選択する第１選択回
   路、 前記テスト信号に従って、それぞれ前記複数の第１内部
   信号に対応する複数の第１データ信号を生成する信号発
   生回路、 それぞれ前記複数の第１内部信号に対応して設けられ、
   各々が、対応の第１内部信号をその第１入力ノードに受
   けるとともに対応の第１データ信号をその第２入力ノー
   ドに受け、前記第１選択回路によって対応の第１内部信
   号が選択されている場合は対応の第１データ信号を出力
   ノードに与え、対応の第１内部信号が選択されていない
   場合は対応の第１内部信号を前記出力ノードに与える複
   数の第１ゲート回路、および前記複数の第１ゲート回路
   の出力信号に基づいて所定の動作を行なう内部回路を備
   える、半導体装置。
6. 【請求項６】 前記複数の第１ゲート回路は、予め複数
   の第１グループに分割され、 前記第１選択回路は、 前記テスト信号に含まれる第１グループ指定信号に従っ
   て前記複数の第１グループのうちのいずれか１または２
   以上の第１グループを指定する第１指定回路、および各
   第１グループに対応して設けられ、対応の第１グループ
   が前記第１指定回路によって指定されたことに応じて前
   記テスト信号に含まれる複数ビットの第２データ信号を
   取込み、取込んだ複数ビットの第２データ信号をそれぞ
   れ対応の第１グループに属する複数の第１ゲート回路の
   制御ノードに与える第１シフトレジスタを含み、 前記信号発生回路は、各第１グループに対応して設けら
   れ、対応の第１グループが前記第１指定回路によって指
   定されたことに応じて前記テスト信号に含まれる複数ビ
   ットの第１データ信号を取込み、取込んだ複数ビットの
   第１データ信号をそれぞれ対応の第１グループに属する
   複数の第１ゲート回路の第２入力ノードに与える第２シ
   フトレジスタを含み、 各第１ゲート回路は、その制御ノードに与えられた第２
   データ信号が第１論理レベルを有する場合は対応の第１
   データ信号を前記出力ノードに与え、前記第２データ信
   号が第２論理レベルを有する場合は対応の内部信号を前
   記出力ノードに与える、請求項５に記載の半導体装置。
7. 【請求項７】 さらに、前記テスト信号に従って前記内
   部回路で生成された複数の第２内部信号のうちのいずれ
   かの第２内部信号を選択する第２選択回路、 それぞれ前記複数の第２内部信号に対応して設けられ、
   各々が、対応の第２内部信号をその入力ノードに受け、
   前記第２選択回路によって対応の第２内部信号が選択さ
   れたことに応じて対応の第２内部信号を出力ノードに与
   える複数の第２ゲート回路、 前記複数の第２ゲート回路の出力ノードに接続された信
   号伝達線、および前記信号伝達線に与えられた第２内部
   信号を外部に出力するための外部出力端子を備える、請
   求項５または請求項６に記載の半導体装置。
8. 【請求項８】 各第２ゲート回路は、前記第２選択回路
   によって対応の第２内部信号が選択されている場合は、
   前記出力ノードを対応の第２内部信号の論理レベルと同
   じ論理レベルにし、対応の第２内部信号が選択されてい
   ない場合は、前記出力ノードをハイインピーダンス状態
   にするトライステートバッファを含む、請求項７に記載
   の半導体装置。
9. 【請求項９】 前記複数の第２ゲート回路は、予め複数
   の第２グループに分割され、 前記第２選択回路は、 前記テスト信号に含まれる第２グループ指定信号に従っ
   て前記複数の第２グループのうちのいずれかの第２グル
   ープを指定する第２指定回路、および各第２グループに
   対応して設けられ、前記第２指定回路によって対応の第
   ２グループが指定されたことに応じて前記テスト信号に
   含まれる複数ビットの第３データ信号を取込み、取込ん
   だ複数ビットの第３データ信号をそれぞれ対応の第２グ
   ループに属する複数の第２ゲート回路の制御ノードに与
   える第３シフトレジスタを含み、 各第３ゲート回路は、その制御ノードに与えられた第３
   データ信号が活性化レベルを有する場合は対応の第２内
   部信号を前記出力ノードに与え、前記第３データ信号が
   非活性化レベルを有する場合は対応の第２内部信号を前
   記出力ノードに与えない、請求項７または請求項８に記
   載の半導体装置。
10. 【請求項１０】 前記信号伝達線および前記外部出力端
    子は、前記第２ゲート回路のグループ数と同じ数だけ設
    けられ、 複数の前記信号伝達線はそれぞれ前記複数の第２グルー
    プに対応して設けられ、各信号伝達線は対応の第２グル
    ープに属する各第２ゲート回路の出力ノードに接続さ
    れ、 複数の前記外部出力端子はそれぞれ前記複数の信号伝達
    線に対応して設けられ、各外部出力端子は対応の信号伝
    達線に与えられた第２内部信号を外部に出力するために
    設けられ、 前記第２指定回路は、前記第２グループ指定信号に従っ
    て前記複数の第２グループのうちのいずれか１または２
    以上の第２グループを指定する、請求項９に記載の半導
    体装置。