JP3328229B2 - クロック・ツリー回路 - Google Patents
クロック・ツリー回路Info
- Publication number
- JP3328229B2 JP3328229B2 JP18272299A JP18272299A JP3328229B2 JP 3328229 B2 JP3328229 B2 JP 3328229B2 JP 18272299 A JP18272299 A JP 18272299A JP 18272299 A JP18272299 A JP 18272299A JP 3328229 B2 JP3328229 B2 JP 3328229B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- clock
- group
- trigger type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、クロック・ツリー
回路に関し、特に、通常動作モードとテスト動作モード
とを有し、クロック信号の立ち上がりエッジでトリガ動
作するポジティブ・エッジ・トリガ型論理回路群及びク
ロック信号の立ち下がりエッジでトリガ動作するネガテ
ィブ・エッジ・トリガ型論理回路群が混在する論理回路
に、通常動作モード時には前記ポジティブ・エッジ・ト
リガ型論理回路群及びネガティブ・エッジ・トリガ型論
理回路群の各々にシステム・クロック信号をクロック信
号として供給し、テスト動作モード時には前記ポジティ
ブ・エッジ・トリガ型論理回路群にはテスト・クロック
信号をクロック信号として、前記ネガティブ・エッジ・
トリガ型論理回路群にはテスト・クロック信号を反転し
た信号をクロック信号として供給するようにしたクロッ
ク・ツリー回路に関する。
回路に関し、特に、通常動作モードとテスト動作モード
とを有し、クロック信号の立ち上がりエッジでトリガ動
作するポジティブ・エッジ・トリガ型論理回路群及びク
ロック信号の立ち下がりエッジでトリガ動作するネガテ
ィブ・エッジ・トリガ型論理回路群が混在する論理回路
に、通常動作モード時には前記ポジティブ・エッジ・ト
リガ型論理回路群及びネガティブ・エッジ・トリガ型論
理回路群の各々にシステム・クロック信号をクロック信
号として供給し、テスト動作モード時には前記ポジティ
ブ・エッジ・トリガ型論理回路群にはテスト・クロック
信号をクロック信号として、前記ネガティブ・エッジ・
トリガ型論理回路群にはテスト・クロック信号を反転し
た信号をクロック信号として供給するようにしたクロッ
ク・ツリー回路に関する。
【0002】
【従来の技術】以下に図面を参照して従来技術を説明す
る。
る。
【0003】従来例として、通常動作モードとテスト動
作モードとを有し、クロック信号の立ち上がりエッジで
トリガ動作するポジティブ・エッジ・トリガ型論理回路
群及びクロック信号の立ち下がりエッジでトリガ動作す
るネガティブ・エッジ・トリガ型論理回路群が混在する
論理回路に、通常動作時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群にはテスト・ク
ロック信号をクロック信号として、前記ネガティブ・エ
ッジ・トリガ型論理回路群にはテスト・クロック信号を
反転した信号をクロック信号として供給するクロック・
ツリー回路の例を、図5に示す。
作モードとを有し、クロック信号の立ち上がりエッジで
トリガ動作するポジティブ・エッジ・トリガ型論理回路
群及びクロック信号の立ち下がりエッジでトリガ動作す
るネガティブ・エッジ・トリガ型論理回路群が混在する
論理回路に、通常動作時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群にはテスト・ク
ロック信号をクロック信号として、前記ネガティブ・エ
ッジ・トリガ型論理回路群にはテスト・クロック信号を
反転した信号をクロック信号として供給するクロック・
ツリー回路の例を、図5に示す。
【0004】図5において、ポジティブ・エッジ・トリ
ガ型論理回路群80には、第1のセレクタ51から、動
作モード選択信号(AMC)55により、通常動作モー
ド時にはシステム・クロック信号(CLK)53が、テ
スト動作モード時にはテスト・クロック信号(SCL
K)54がクロック信号56としてクロック・ツリー・
シンセシス用ブロック58を介して供給され、ネガティ
ブ・エッジ・トリガ型論理回路群81には、第2のセレ
クタ52から、動作モード選択信号55により通常動作
モード時にはシステム・クロック信号53が、テスト動
作モード時にはテスト・クロック信号54を反転した信
号がクロック信号57としてクロック・ツリー・シンセ
シス用ブロック59を介して供給されている。この場
合、第1のセレクタ51からポジティブ・エッジ・トリ
ガ型論理回路群80までのクロック・ツリー回路と、第
2のセレクタ52からネガティブ・エッジ・トリガ型論
理回路群81までのクロック・ツリー回路とは、別系統
のクロック・ツリー回路として別々にクロック・ツリー
・シンセシス処理していた。
ガ型論理回路群80には、第1のセレクタ51から、動
作モード選択信号(AMC)55により、通常動作モー
ド時にはシステム・クロック信号(CLK)53が、テ
スト動作モード時にはテスト・クロック信号(SCL
K)54がクロック信号56としてクロック・ツリー・
シンセシス用ブロック58を介して供給され、ネガティ
ブ・エッジ・トリガ型論理回路群81には、第2のセレ
クタ52から、動作モード選択信号55により通常動作
モード時にはシステム・クロック信号53が、テスト動
作モード時にはテスト・クロック信号54を反転した信
号がクロック信号57としてクロック・ツリー・シンセ
シス用ブロック59を介して供給されている。この場
合、第1のセレクタ51からポジティブ・エッジ・トリ
ガ型論理回路群80までのクロック・ツリー回路と、第
2のセレクタ52からネガティブ・エッジ・トリガ型論
理回路群81までのクロック・ツリー回路とは、別系統
のクロック・ツリー回路として別々にクロック・ツリー
・シンセシス処理していた。
【0005】図6は、通常動作モードとテスト動作モー
ドとを有し、クロック信号の立ち上がりエッジでトリガ
動作するポジティブ・エッジ・トリガ型論理回路群及び
クロック信号の立ち下がりエッジでトリガ動作するネガ
ティブ・エッジ・トリガ型論理回路群が混在する論理回
路に、通常動作モード時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群と、前記ネガテ
ィブ・エッジ・トリガ型論理回路群とで異なる信号をク
ロック信号として供給するクロック・ツリー回路の例を
示したものである。
ドとを有し、クロック信号の立ち上がりエッジでトリガ
動作するポジティブ・エッジ・トリガ型論理回路群及び
クロック信号の立ち下がりエッジでトリガ動作するネガ
ティブ・エッジ・トリガ型論理回路群が混在する論理回
路に、通常動作モード時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群と、前記ネガテ
ィブ・エッジ・トリガ型論理回路群とで異なる信号をク
ロック信号として供給するクロック・ツリー回路の例を
示したものである。
【0006】図6で、ポジティブ・エッジ・トリガ型論
理回路群90には、システム・クロック信号(CLK)
60とテスト・クロック信号(TCLK)61の論理和
信号が論理和回路62からクロック信号として、クロッ
ク・ツリー・シンセシス用ブロック66を介して供給さ
れ、ネガティブ・エッジ・トリガ型論理回路群91に
は、システム・クロック信号60とテスト・クロック信
号61を反転した信号の論理積信号が論理積回路63か
らクロック信号として、クロック・ツリー・シンセシス
用ブロック67を介して供給されている。この場合に
も、論理和回路62からポジティブ・エッジ・トリガ型
論理回路群90までのクロック・ツリー回路と、論理積
回路63からネガティブ・エッジ・トリガ型論理回路群
91までのクロック・ツリー回路とは、別系統のクロッ
ク・ツリー回路として別々にクロック・ツリー・シンセ
シス処理していた。
理回路群90には、システム・クロック信号(CLK)
60とテスト・クロック信号(TCLK)61の論理和
信号が論理和回路62からクロック信号として、クロッ
ク・ツリー・シンセシス用ブロック66を介して供給さ
れ、ネガティブ・エッジ・トリガ型論理回路群91に
は、システム・クロック信号60とテスト・クロック信
号61を反転した信号の論理積信号が論理積回路63か
らクロック信号として、クロック・ツリー・シンセシス
用ブロック67を介して供給されている。この場合に
も、論理和回路62からポジティブ・エッジ・トリガ型
論理回路群90までのクロック・ツリー回路と、論理積
回路63からネガティブ・エッジ・トリガ型論理回路群
91までのクロック・ツリー回路とは、別系統のクロッ
ク・ツリー回路として別々にクロック・ツリー・シンセ
シス処理していた。
【0007】
【発明が解決しようとする課題】前述したように、通常
動作モードとテスト動作モードとを有し、クロック信号
の立ち上がりエッジでトリガ動作するポジティブ・エッ
ジ・トリガ型論理回路群及びクロック信号の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
論理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路が、従来はポジティブ・エッジ・
トリガ型論理回路群にクロック信号を供給するクロック
・ツリー回路と、ネガティブ・エッジ・トリガ型論理回
路群にクロック信号を供給するクロック・ツリー回路と
に分けられており、別々にクロック・ツリー・シンセシ
ス処理していたので、ポジティブ・エッジ・トリガ型論
理回路群とネガティブ・エッジ・トリガ型論理回路群と
の間にクロック・スキューの問題が発生していた。
動作モードとテスト動作モードとを有し、クロック信号
の立ち上がりエッジでトリガ動作するポジティブ・エッ
ジ・トリガ型論理回路群及びクロック信号の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
論理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路が、従来はポジティブ・エッジ・
トリガ型論理回路群にクロック信号を供給するクロック
・ツリー回路と、ネガティブ・エッジ・トリガ型論理回
路群にクロック信号を供給するクロック・ツリー回路と
に分けられており、別々にクロック・ツリー・シンセシ
ス処理していたので、ポジティブ・エッジ・トリガ型論
理回路群とネガティブ・エッジ・トリガ型論理回路群と
の間にクロック・スキューの問題が発生していた。
【0008】本発明は、このポジティブ・エッジ・トリ
ガ型論理回路群とネガティブ・エッジ・トリガ型論理回
路群との間に発生していたクロック・スキューの問題を
解決するクロック・ツリー回路及びクロック・ツリー回
路の設計方法を提案するものである。
ガ型論理回路群とネガティブ・エッジ・トリガ型論理回
路群との間に発生していたクロック・スキューの問題を
解決するクロック・ツリー回路及びクロック・ツリー回
路の設計方法を提案するものである。
【0009】
【課題を解決するための手段】本発明の構成は、通常動
作モードとテスト動作モードとを有し、クロック信号の
立ち上がりエッジでトリガ動作するポジティブ・エッジ
・トリガ型論理回路群及びクロック信号の立ち下がりエ
ッジでトリガ動作するネガティブ・エッジ・トリガ型論
理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路において、動作モード選択信号に
より選択され、通常動作モ−ド時には前記システム・ク
ロック信号を選択出力し、テスト動作モード時には、テ
スト・クロック信号を選択出力するクロック信号制御回
路と、前記クロック信号制御回路の出力クロック信号を
入力とするクロック・バッファ回路群及び前記クロック
信号制御回路の出力クロック信号を一方の入力、前記動
作モード選択信号をもう一方の入力とする排他的論理和
回路群を備えたクロック・ツリー・シンセシス用回路ブ
ロックとを備え、前記クロック・ツリー・シンセシス用
回路ブロックが、前記ポジティブ・エッジ・トリガ型論
理回路群には、前記クロック・バッファ回路群の出力を
クロック信号として供給し、前記ネガティブ・エッジ・
トリガ型論理回路群には、前記排他的論理和回路群の出
力をクロック信号として供給することを特徴とする。
作モードとテスト動作モードとを有し、クロック信号の
立ち上がりエッジでトリガ動作するポジティブ・エッジ
・トリガ型論理回路群及びクロック信号の立ち下がりエ
ッジでトリガ動作するネガティブ・エッジ・トリガ型論
理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路において、動作モード選択信号に
より選択され、通常動作モ−ド時には前記システム・ク
ロック信号を選択出力し、テスト動作モード時には、テ
スト・クロック信号を選択出力するクロック信号制御回
路と、前記クロック信号制御回路の出力クロック信号を
入力とするクロック・バッファ回路群及び前記クロック
信号制御回路の出力クロック信号を一方の入力、前記動
作モード選択信号をもう一方の入力とする排他的論理和
回路群を備えたクロック・ツリー・シンセシス用回路ブ
ロックとを備え、前記クロック・ツリー・シンセシス用
回路ブロックが、前記ポジティブ・エッジ・トリガ型論
理回路群には、前記クロック・バッファ回路群の出力を
クロック信号として供給し、前記ネガティブ・エッジ・
トリガ型論理回路群には、前記排他的論理和回路群の出
力をクロック信号として供給することを特徴とする。
【0010】また、前記クロック・ツリー・シンセシス
用回路ブロックのクロック・バッファ回路を前記のポジ
ティブ・エッジ・トリガ型論理回路毎に、排他的論理和
回路を前記ネガティブ・エッジ・トリガ型論理回路毎に
設けるようにしたことを特徴とする。
用回路ブロックのクロック・バッファ回路を前記のポジ
ティブ・エッジ・トリガ型論理回路毎に、排他的論理和
回路を前記ネガティブ・エッジ・トリガ型論理回路毎に
設けるようにしたことを特徴とする。
【0011】あるいは、また、前記クロック・ツリー・
シンセシス用回路ブロックのクロック・バッファ回路を
前記のポジティブ・エッジ・トリガ型論理回路群毎に、
排他的論理和回路を前記ネガティブ・エッジ・トリガ型
論理回路群毎に設けるようにしたことを特徴とする。
シンセシス用回路ブロックのクロック・バッファ回路を
前記のポジティブ・エッジ・トリガ型論理回路群毎に、
排他的論理和回路を前記ネガティブ・エッジ・トリガ型
論理回路群毎に設けるようにしたことを特徴とする。
【0012】また、本発明の別のクロック・ツリー回路
の構成として、テスト動作モード時のクロック信号とし
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給することができる。
の構成として、テスト動作モード時のクロック信号とし
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給することができる。
【0013】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【0014】図1は、本発明の第1の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。図1において、1は、通
常動作モードとスキャンパス・テスト動作モードとを有
し、クロック信号74の立ち上がりエッジでトリガ動作
するポジティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群10及びクロック信号75の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
スキャンパス・フリップフロップ群11が混在する論理
回路である。
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。図1において、1は、通
常動作モードとスキャンパス・テスト動作モードとを有
し、クロック信号74の立ち上がりエッジでトリガ動作
するポジティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群10及びクロック信号75の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
スキャンパス・フリップフロップ群11が混在する論理
回路である。
【0015】システム・クロック信号(CLK)3、ス
キャンパス・シフト・クロック信号(SCLK)5、動
作モード選択信号(AMC)6、セレクタ7、クロック
・ツリー・シンセシス用回路ブロック71から構成され
るクロック・ツリー回路は、通常動作モード時には、前
記ポジティブ・エッジ・トリガ型スキャンパス・フリッ
プフロップ群及びネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群の各々にシステム・クロッ
ク信号(CLK)3をクロック信号74・75として供
給し、スキャンパス・テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群にはスキャンパスシフト・クロック信号(SC
LK)5をクロック信号74として、前記ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群に
はスキャンパス・シフト・クロック信号(SCLK)5
を反転した信号をクロック信号75として供給するクロ
ック・ツリー回路である。
キャンパス・シフト・クロック信号(SCLK)5、動
作モード選択信号(AMC)6、セレクタ7、クロック
・ツリー・シンセシス用回路ブロック71から構成され
るクロック・ツリー回路は、通常動作モード時には、前
記ポジティブ・エッジ・トリガ型スキャンパス・フリッ
プフロップ群及びネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群の各々にシステム・クロッ
ク信号(CLK)3をクロック信号74・75として供
給し、スキャンパス・テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群にはスキャンパスシフト・クロック信号(SC
LK)5をクロック信号74として、前記ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群に
はスキャンパス・シフト・クロック信号(SCLK)5
を反転した信号をクロック信号75として供給するクロ
ック・ツリー回路である。
【0016】スキャンパス・フリップフロップ群10・
11は、通常動作モード時には、システム・クロック信
号(CLK)3をトリガ・クロック入力として、データ
入力信号12・16とデータ出力信号13、17の間で
フリップフロップ動作を行う。一方、スキャンパス・テ
スト動作モード時には、これらのスキャンパス・フリッ
プフロップをシリアルに接続して、スキャンパス・シフ
ト・クロック信号(SCLK)5に従って、スキャンパ
ス・データを順次シフト・イン、シフト・アウトするよ
うに動作する。これらのスキャンパス・フリップフロッ
プは、動作モード選択信号(AMC)6により、通常動
作モードとスキャンパス・テスト動作モードに切り換え
るようにしている。
11は、通常動作モード時には、システム・クロック信
号(CLK)3をトリガ・クロック入力として、データ
入力信号12・16とデータ出力信号13、17の間で
フリップフロップ動作を行う。一方、スキャンパス・テ
スト動作モード時には、これらのスキャンパス・フリッ
プフロップをシリアルに接続して、スキャンパス・シフ
ト・クロック信号(SCLK)5に従って、スキャンパ
ス・データを順次シフト・イン、シフト・アウトするよ
うに動作する。これらのスキャンパス・フリップフロッ
プは、動作モード選択信号(AMC)6により、通常動
作モードとスキャンパス・テスト動作モードに切り換え
るようにしている。
【0017】セレクタ7は、動作モード選択信号6によ
り、通常動作モード時にはシステム・クロック信号(C
LK)3をクロック信号70として選択出力し、スキャ
ンパス・テスト動作モード時には、スキャンパス・シフ
ト・クロック信号(SCLK)5をクロック信号70と
して選択出力して、クロック・ツリー・シンセシス用ブ
ロック71を介して、各スキャンパス・フリップフロッ
プのトリガ・クロック入力に供給する。ここで、クロッ
ク・ツリー・シンセシス用回路ブロック71はクロック
・バッファ回路群72及び排他的論理和回路群73によ
り構成されており、前記のポジティブ・エッジ・トリガ
型スキャンパス・フリップフロップ群10にはクロック
・バッファ回路群72を介してクロック信号70を供給
し、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群11には排他的論理和回路群73を介し
てクロック信号70を供給するようにしている。
り、通常動作モード時にはシステム・クロック信号(C
LK)3をクロック信号70として選択出力し、スキャ
ンパス・テスト動作モード時には、スキャンパス・シフ
ト・クロック信号(SCLK)5をクロック信号70と
して選択出力して、クロック・ツリー・シンセシス用ブ
ロック71を介して、各スキャンパス・フリップフロッ
プのトリガ・クロック入力に供給する。ここで、クロッ
ク・ツリー・シンセシス用回路ブロック71はクロック
・バッファ回路群72及び排他的論理和回路群73によ
り構成されており、前記のポジティブ・エッジ・トリガ
型スキャンパス・フリップフロップ群10にはクロック
・バッファ回路群72を介してクロック信号70を供給
し、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群11には排他的論理和回路群73を介し
てクロック信号70を供給するようにしている。
【0018】次に、この回路の動作について説明する。
通常動作モード時には、動作モード選択信号(AMC)
6を非能動レベル(論理値「0」のレベル)にして、通
常動作モードに設定する。このとき、セレクタ7はシス
テム・クロック信号(CLK)3をクロック信号70と
して選択出力する。このクロック信号70は、クロック
・ツリー・シンセシス用回路ブロック71のクロック・
バッファ回路群72を介してポジティブ・エッジ・トリ
ガ型スキャンパス・フリップフロップ群10に供給さ
れ、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群11には、一方の入力に動作モード選択
信号(AMC)6を、他方の入力にクロック信号70を
入力した排他的論理和回路群73を介して供給されるの
で、この場合には、ポジティブ・エッジ・トリガ型スキ
ャンパス・フリップフロップ群10にも、ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群1
1にも、立ち上がり、立ち下がりのタイミングが同じク
ロック信号74・75が供給され、ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群10はク
ロック信号74の立ち上がりエッジでトリガ動作し、ネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群11はクロック信号75の立ち下がりエッジで
トリガ動作して、各々のトリガ動作のタイミングが異な
る。
通常動作モード時には、動作モード選択信号(AMC)
6を非能動レベル(論理値「0」のレベル)にして、通
常動作モードに設定する。このとき、セレクタ7はシス
テム・クロック信号(CLK)3をクロック信号70と
して選択出力する。このクロック信号70は、クロック
・ツリー・シンセシス用回路ブロック71のクロック・
バッファ回路群72を介してポジティブ・エッジ・トリ
ガ型スキャンパス・フリップフロップ群10に供給さ
れ、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群11には、一方の入力に動作モード選択
信号(AMC)6を、他方の入力にクロック信号70を
入力した排他的論理和回路群73を介して供給されるの
で、この場合には、ポジティブ・エッジ・トリガ型スキ
ャンパス・フリップフロップ群10にも、ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群1
1にも、立ち上がり、立ち下がりのタイミングが同じク
ロック信号74・75が供給され、ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群10はク
ロック信号74の立ち上がりエッジでトリガ動作し、ネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群11はクロック信号75の立ち下がりエッジで
トリガ動作して、各々のトリガ動作のタイミングが異な
る。
【0019】一方、スキャンパス・テスト動作モード時
には、動作モード選択信号6を能動レベル(論理値
「1」レベル)にして、スキャンパス・テスト動作モー
ドに設定する。このときセレクタ7は、スキャンパス・
シフト・クロック信号(SCLK)5をクロック信号7
0として選択出力する。このクロック信号70は、同様
にクロック・ツリー・シンセシス用回路ブロック71の
クロック・バッファ回路群72、排他的論理和回路群7
3を介して各々ポジティブ・エッジ・トリガ型スキャン
パス・フリップフロップ群10、ネガティブ・エッジ・
トリガ型スキャンパス・フリップフロップ群11に供給
される。このとき、クロック信号70は排他的論理和回
路群73により、動作モード選択信号(AMC)6の能
動レベル「1」と排他的論理和演算され、反転してネガ
ティブ・エッジ・トリガ型フリップフロップ群11に供
給され、ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群10に供給されるクロック信号74
の立ち上がりエッジと同じタイミングで、クロック信号
75の立ち下がりエッジが供給されるので、各々のトリ
ガ動作タイミングが同じになる。従って、スキャンパス
・フリップフロップ群10・11がスキャンパス・シフ
ト・クロック信号(SCLK)5に同期して、同一のタ
イミングでシフト動作可能になる。
には、動作モード選択信号6を能動レベル(論理値
「1」レベル)にして、スキャンパス・テスト動作モー
ドに設定する。このときセレクタ7は、スキャンパス・
シフト・クロック信号(SCLK)5をクロック信号7
0として選択出力する。このクロック信号70は、同様
にクロック・ツリー・シンセシス用回路ブロック71の
クロック・バッファ回路群72、排他的論理和回路群7
3を介して各々ポジティブ・エッジ・トリガ型スキャン
パス・フリップフロップ群10、ネガティブ・エッジ・
トリガ型スキャンパス・フリップフロップ群11に供給
される。このとき、クロック信号70は排他的論理和回
路群73により、動作モード選択信号(AMC)6の能
動レベル「1」と排他的論理和演算され、反転してネガ
ティブ・エッジ・トリガ型フリップフロップ群11に供
給され、ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群10に供給されるクロック信号74
の立ち上がりエッジと同じタイミングで、クロック信号
75の立ち下がりエッジが供給されるので、各々のトリ
ガ動作タイミングが同じになる。従って、スキャンパス
・フリップフロップ群10・11がスキャンパス・シフ
ト・クロック信号(SCLK)5に同期して、同一のタ
イミングでシフト動作可能になる。
【0020】図4は、このようなクロック・ツリー回路
の設計フローを示す図である。図4で、ステップ1(4
1)は、前記の論理回路1の回路設計をするステップで
ある。ステップ2(42)は、ステップ1で設計した論
理回路1に対して、スキャンパスを自動構成するステッ
プで、各エッジ・トリガ型フリップフロップを、それぞ
れ対応するエッジ・トリガ型スキャンパス・フリップフ
ロップに置き換え、スキャンパス・フリップフロップ群
10・11及び前述したクロック・ツリー回路が自動生
成される。ステップ3(43)では、ステップ2で生成
されたクロック・ツリー回路に対してクロック・ツリー
・シンセシス処理が実行される。
の設計フローを示す図である。図4で、ステップ1(4
1)は、前記の論理回路1の回路設計をするステップで
ある。ステップ2(42)は、ステップ1で設計した論
理回路1に対して、スキャンパスを自動構成するステッ
プで、各エッジ・トリガ型フリップフロップを、それぞ
れ対応するエッジ・トリガ型スキャンパス・フリップフ
ロップに置き換え、スキャンパス・フリップフロップ群
10・11及び前述したクロック・ツリー回路が自動生
成される。ステップ3(43)では、ステップ2で生成
されたクロック・ツリー回路に対してクロック・ツリー
・シンセシス処理が実行される。
【0021】従って、前述したように構成したクロック
・ツリー回路は、図4のフロー・チャートに示すよう
に、単一のクロック・ツリーとして、クロック・ツリー
・シンセシス処理されるので、前記ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群10とネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群11との間にクロック・スキューの問題は発生
しない。
・ツリー回路は、図4のフロー・チャートに示すよう
に、単一のクロック・ツリーとして、クロック・ツリー
・シンセシス処理されるので、前記ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群10とネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群11との間にクロック・スキューの問題は発生
しない。
【0022】図2は、本発明の第2の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。この図2は、階層構造を
持つクロック・ツリー回路の任意の1つの階層に、前記
クロック・ツリー・シンセシス用回路ブロックを展開し
た図である。この図からわかるように、前述したクロッ
ク・ツリー・シンセシス用回路ブロック71のクロック
・バッファ回路あるいは排他的論理和回路は、ポジティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
毎に、あるいは、ネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ毎に設けるようにすることも
できるし、また、ポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群毎に、あるいは、ネガティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
群毎に設けるようにすることもできる。
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。この図2は、階層構造を
持つクロック・ツリー回路の任意の1つの階層に、前記
クロック・ツリー・シンセシス用回路ブロックを展開し
た図である。この図からわかるように、前述したクロッ
ク・ツリー・シンセシス用回路ブロック71のクロック
・バッファ回路あるいは排他的論理和回路は、ポジティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
毎に、あるいは、ネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ毎に設けるようにすることも
できるし、また、ポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群毎に、あるいは、ネガティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
群毎に設けるようにすることもできる。
【0023】図3は、本発明の第3の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図であり、図6に示した従来例のク
ロック・ツリー回路を、本発明のクロック・ツリー・シ
ンセシス用回路ブロックを使用して構成した例を示す図
である。
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図であり、図6に示した従来例のク
ロック・ツリー回路を、本発明のクロック・ツリー・シ
ンセシス用回路ブロックを使用して構成した例を示す図
である。
【0024】このクロック・ツリー回路は、ポジティブ
・エッジ・トリガ型論理回路群30には、システム・ク
ロック信号(CLK)34とテスト・クロック信号(T
CLK)35との論理和信号をクロック信号36として
供給し、ネガティブ・エッジ・トリガ型論理回路群31
には、システム・クロック信号(CLK)34とテスト
・クロック信号35を反転した信号との論理積信号をク
ロック信号37として供給するもので、通常動作モード
時には、前記ポジティブ・エッジ・トリガ型論理回路群
30と、前記ネガティブ・エッジ・トリガ型論理回路群
31に同じクロック信号を供給し、テスト動作モード時
には、前記ポジティブ・エッジ・トリガ型論理回路群3
0と、前記ネガティブ・エッジ・トリガ型論理回路群3
1とで異なるクロック信号を供給するクロック・ツリー
回路である。
・エッジ・トリガ型論理回路群30には、システム・ク
ロック信号(CLK)34とテスト・クロック信号(T
CLK)35との論理和信号をクロック信号36として
供給し、ネガティブ・エッジ・トリガ型論理回路群31
には、システム・クロック信号(CLK)34とテスト
・クロック信号35を反転した信号との論理積信号をク
ロック信号37として供給するもので、通常動作モード
時には、前記ポジティブ・エッジ・トリガ型論理回路群
30と、前記ネガティブ・エッジ・トリガ型論理回路群
31に同じクロック信号を供給し、テスト動作モード時
には、前記ポジティブ・エッジ・トリガ型論理回路群3
0と、前記ネガティブ・エッジ・トリガ型論理回路群3
1とで異なるクロック信号を供給するクロック・ツリー
回路である。
【0025】図3のクロック・ツリー回路は、システム
・クロック信号(CLK)34とテスト・クロック信号
(TCLK)35との論理和をとる論理和回路32と、
本発明のクロック・ツリー・シンセシス用回路ブロック
33とを備え、クロック・ツリー・シンセシス用回路ブ
ロック33のクロック・バッファ回路群38には、前記
論理和回路32の信号出力40を入力し、排他的論理和
回路39には、前記信号出力40と前記テスト・クロッ
ク信号(TCLK)35を入力するようにしている。
・クロック信号(CLK)34とテスト・クロック信号
(TCLK)35との論理和をとる論理和回路32と、
本発明のクロック・ツリー・シンセシス用回路ブロック
33とを備え、クロック・ツリー・シンセシス用回路ブ
ロック33のクロック・バッファ回路群38には、前記
論理和回路32の信号出力40を入力し、排他的論理和
回路39には、前記信号出力40と前記テスト・クロッ
ク信号(TCLK)35を入力するようにしている。
【0026】図3のクロック・ツリー回路は、通常動作
モード時には、テスト・クロック信号(TCLK)35
を、非能動レベル(論理値「0」レベル)に設定するこ
とで、ポジティブ・エッジ・トリガ型論理回路群30
と、ネガティブ・エッジ・トリガ型論理回路群31に同
じシステム・クロック信号(CLK)を供給し、テスト
動作モード時には、システム・クロック信号(CLK)
34を能動レベルあるいは非能動レベルの一方に固定
し、テスト・クロック信号(TCLK)35を供給する
と、システム・クロック信号(CLK)が非能動レベル
(論理値「0」レベル)に固定されている場合には、前
記ポジティブ・エッジ・トリガ型論理回路群30にはテ
スト・クロック信号(TCLK)を供給するが、クロッ
ク信号37は論理値「0」レベルに固定し、前記ネガテ
ィブ・エッジ・トリガ型論理回路群31にはクロック信
号を供給しない。
モード時には、テスト・クロック信号(TCLK)35
を、非能動レベル(論理値「0」レベル)に設定するこ
とで、ポジティブ・エッジ・トリガ型論理回路群30
と、ネガティブ・エッジ・トリガ型論理回路群31に同
じシステム・クロック信号(CLK)を供給し、テスト
動作モード時には、システム・クロック信号(CLK)
34を能動レベルあるいは非能動レベルの一方に固定
し、テスト・クロック信号(TCLK)35を供給する
と、システム・クロック信号(CLK)が非能動レベル
(論理値「0」レベル)に固定されている場合には、前
記ポジティブ・エッジ・トリガ型論理回路群30にはテ
スト・クロック信号(TCLK)を供給するが、クロッ
ク信号37は論理値「0」レベルに固定し、前記ネガテ
ィブ・エッジ・トリガ型論理回路群31にはクロック信
号を供給しない。
【0027】一方、システム・クロック信号(CLK)
34が能動レベル(論理値「1」レベル)に固定されて
いる場合には、ネガティブ・エッジ・トリガ型論理回路
群31には、テスト・クロック信号(TCLK)35を
反転した信号をクロック信号37として供給するが、ク
ロック信号36は論理値「1」レベルに固定し、前記ポ
ジティブ・エッジ・トリガ型論理回路群30にはクロッ
ク信号は供給しない。
34が能動レベル(論理値「1」レベル)に固定されて
いる場合には、ネガティブ・エッジ・トリガ型論理回路
群31には、テスト・クロック信号(TCLK)35を
反転した信号をクロック信号37として供給するが、ク
ロック信号36は論理値「1」レベルに固定し、前記ポ
ジティブ・エッジ・トリガ型論理回路群30にはクロッ
ク信号は供給しない。
【0028】このように、図3のクロック・ツリー回路
は、システム・クロック信号(CLK)ラインが固定値
故障の場合には、テスト動作モード時に、ポジティブ・
エッジ・トリガ型論理回路群30とネガティブ・エッジ
・トリガ型論理回路群31のどちらがトリガ動作してい
るかを確認することで、システム・クロック信号の固定
故障のレベルを検出することを可能にする。そして、こ
の場合にも、ポジティブ・エッジ・トリガ型論理回路
群、ネガティブ・エッジ・トリガ型論理回路群のそれぞ
れにクロック信号を供給するクロック・ツリー回路が、
単一のクロック・ツリーとしてクロック・ツリー・シン
セシス処理されるので、クロック・スキューの問題が発
生しない。
は、システム・クロック信号(CLK)ラインが固定値
故障の場合には、テスト動作モード時に、ポジティブ・
エッジ・トリガ型論理回路群30とネガティブ・エッジ
・トリガ型論理回路群31のどちらがトリガ動作してい
るかを確認することで、システム・クロック信号の固定
故障のレベルを検出することを可能にする。そして、こ
の場合にも、ポジティブ・エッジ・トリガ型論理回路
群、ネガティブ・エッジ・トリガ型論理回路群のそれぞ
れにクロック信号を供給するクロック・ツリー回路が、
単一のクロック・ツリーとしてクロック・ツリー・シン
セシス処理されるので、クロック・スキューの問題が発
生しない。
【0029】
【発明の効果】以上のように、本発明のクロック・ツリ
ー回路、及び、クロック・ツリー回路の設計方法によれ
ば、本発明のクロック・ツリー・シンセシス用回路ブロ
ックを使用することで、異なったエッジ・トリガ型の論
理回路群にクロック信号を供給するクロック・ツリー回
路を単一のクロック・ツリー回路として扱うことができ
るので、クロック・スキューの問題がないクロック・ツ
リー回路を構成できるという効果がある。
ー回路、及び、クロック・ツリー回路の設計方法によれ
ば、本発明のクロック・ツリー・シンセシス用回路ブロ
ックを使用することで、異なったエッジ・トリガ型の論
理回路群にクロック信号を供給するクロック・ツリー回
路を単一のクロック・ツリー回路として扱うことができ
るので、クロック・スキューの問題がないクロック・ツ
リー回路を構成できるという効果がある。
【図1】本発明の第1の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図2】本発明の第2の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図3】本発明の第3の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図4】本発明のクロック・ツリー回路の設計方法の手
順を説明するフローチャートである。
順を説明するフローチャートである。
【図5】従来のクロック・ツリー回路及びクロック・ツ
リー回路の設計方法を説明するブロック図である。
リー回路の設計方法を説明するブロック図である。
【図6】従来の別のクロック・ツリー回路及びクロック
・ツリー回路の設計方法を説明するブロック図である。
・ツリー回路の設計方法を説明するブロック図である。
1 論理回路 3 システム・クロック信号(CLK) 5 スキャンパス・シフト・クロック信号(SCL
K) 6 動作モード選択信号(AMC) 7 セレクタ 10 ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 11 ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 12 データ信号入力 13 データ信号出力 14 スキャンパス・データ信号入力 15 スキャンパス・データ信号出力 16 データ信号入力 17 データ信号出力 18 スキャンパス・データ信号入力 19 スキャンパス・データ信号出力 20 ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 21 ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 22 クロック・ツリー回路 23 本発明のクロック・ツリー・シンセシス用回路
ブロック 24、25 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 30 ポジティブ・エッジ・トリガ型論理回路群 31 ネガティブ・エッジ・トリガ型論理回路群 32 論理和回路 33 本発明のクロック・ツリー・シンセシス用回路
ブロック 34 システム・クロック信号(CLK) 35 テスト・クロック信号(TCLK) 36、37 クロック信号 38 クロック・バッファ回路群 39 排他的論理和回路群 40 論理和回路32の信号出力 41 本発明のクロック・ツリー回路の設計方法のス
テップ1 42 本発明のクロック・ツリー回路の設計方法のス
テップ2 43 本発明のクロック・ツリー回路の設計方法のス
テップ3 50 クロック信号制御回路 51 第1のセレクタ 52 第2のセレクタ 53 システム・クロック信号(CLK) 54 テスト・クロック信号(SCLK) 55 動作モード選択信号(AMC) 56、57 クロック信号 58、59 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 60 システム・クロック信号(CLK) 61 テスト・クロック信号(TCLK) 62 論理和回路 63 論理積回路 64、65 クロック信号 66、67 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 70 クロック信号 71 本発明のクロック・ツリー・シンセシス用回路
ブロック 72 クロック・バッファ回路群 73 排他的論理和回路群 80 ポジティブ・エッジ・トリガ型論理回路群 81 ネガティブ・エッジ・トリガ型論理回路群 90 ポジティブ・エッジ・トリガ型論理回路群 91 ネガティブ・エッジ・トリガ型論理回路群
K) 6 動作モード選択信号(AMC) 7 セレクタ 10 ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 11 ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 12 データ信号入力 13 データ信号出力 14 スキャンパス・データ信号入力 15 スキャンパス・データ信号出力 16 データ信号入力 17 データ信号出力 18 スキャンパス・データ信号入力 19 スキャンパス・データ信号出力 20 ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 21 ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 22 クロック・ツリー回路 23 本発明のクロック・ツリー・シンセシス用回路
ブロック 24、25 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 30 ポジティブ・エッジ・トリガ型論理回路群 31 ネガティブ・エッジ・トリガ型論理回路群 32 論理和回路 33 本発明のクロック・ツリー・シンセシス用回路
ブロック 34 システム・クロック信号(CLK) 35 テスト・クロック信号(TCLK) 36、37 クロック信号 38 クロック・バッファ回路群 39 排他的論理和回路群 40 論理和回路32の信号出力 41 本発明のクロック・ツリー回路の設計方法のス
テップ1 42 本発明のクロック・ツリー回路の設計方法のス
テップ2 43 本発明のクロック・ツリー回路の設計方法のス
テップ3 50 クロック信号制御回路 51 第1のセレクタ 52 第2のセレクタ 53 システム・クロック信号(CLK) 54 テスト・クロック信号(SCLK) 55 動作モード選択信号(AMC) 56、57 クロック信号 58、59 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 60 システム・クロック信号(CLK) 61 テスト・クロック信号(TCLK) 62 論理和回路 63 論理積回路 64、65 クロック信号 66、67 クロック・ツリー・シンセシス用バッフ
ァ・ブロック 70 クロック信号 71 本発明のクロック・ツリー・シンセシス用回路
ブロック 72 クロック・バッファ回路群 73 排他的論理和回路群 80 ポジティブ・エッジ・トリガ型論理回路群 81 ネガティブ・エッジ・トリガ型論理回路群 90 ポジティブ・エッジ・トリガ型論理回路群 91 ネガティブ・エッジ・トリガ型論理回路群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H03K 5/15 P (56)参考文献 特開 昭61−216047(JP,A) 特開 昭63−222275(JP,A) 特開 平10−332788(JP,A) 特開 平6−102316(JP,A) 特公 平8−27335(JP,B2) (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 G01R 31/28
Claims (6)
- 【請求項1】 通常動作モードとテスト動作モードとを
有し、クロック信号の立ち上がりエッジでトリガ動作す
るポジティブ・エッジ・トリガ型論理回路群及びクロッ
ク信号の立ち下がりエッジでトリガ動作するネガティブ
・エッジ・トリガ型論理回路群が混在する論理回路に、
通常動作モード時には、前記ポジティブ・エッジ・トリ
ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
回路群の各々にシステム・クロック信号をクロック信号
として供給し、テスト動作モード時には、前記ポジティ
ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
エッジ・トリガ型論理回路群とで異なる信号をクロック
信号として供給するクロック・ツリー回路において、動
作モード選択信号により選択され、通常動作モ−ド時に
は前記システム・クロック信号を選択出力し、テスト動
作モード時には、テスト・クロック信号を選択出力する
クロック信号制御回路と、前記クロック信号制御回路の
出力クロック信号を入力とするクロック・バッファ回路
群及び前記クロック信号制御回路の出力クロック信号を
一方の入力、前記動作モード選択信号をもう一方の入力
とする排他的論理和回路群を備えたクロック・ツリー・
シンセシス用回路ブロックとを備え、前記クロック・ツ
リー・シンセシス用回路ブロックが、前記ポジティブ・
エッジ・トリガ型論理回路群には前記クロック・バッフ
ァ回路群の出力をクロック信号として供給し、前記ネガ
ティブ・エッジ・トリガ型論理回路群には、前記排他的
論理和回路群の出力をクロック信号として供給すること
を特徴とするクロック・ツリー回路。 - 【請求項2】 テスト動作モード時のクロック信号とし
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給する請求項1記載のクロック・ツリー回路。 - 【請求項3】 前記クロック・ツリー・シンセシス用回
路ブロックのクロック・バッファ回路を前記のポジティ
ブ・エッジ・トリガ型論理回路毎に、排他的論理和回路
を前記ネガティブ・エッジ・トリガ型論理回路毎に設け
るようにした請求項1または2記載のクロック・ツリー
回路。 - 【請求項4】 前記クロック・ツリー・シンセシス用回
路ブロックのクロック・バッファ回路を前記のポジティ
ブ・エッジ・トリガ型論理回路群毎に、排他的論理和回
路を前記ネガティブ・エッジ・トリガ型論理回路群毎に
設けるようにした請求項1または2記載のクロック・ツ
リー回路。 - 【請求項5】 前記テスト動作モードが、スキャンパス
・フリップフロップのデータ・シフト動作モードであ
り、前記テスト・クロック信号がスキャンパス・シフト
・クロック信号であり、前記ポジティブ・エッジ・トリ
ガ型論理回路群がポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群であり、前記ネガティブ・
エッジ・トリガ型論理回路群がネガティブ・エッジ・ト
リガ型スキャンパス・フリップフロップ群である請求項
1、2、3または4記載のクロック・ツリー回路。 - 【請求項6】 通常動作モードとテスト動作モードとを
有し、クロック信号の立ち上がりエッジでトリガ動作す
るポジティブ・エッジ・トリガ型論理回路群及びクロッ
ク信号の立ち下がりエッジでトリガ動作するネガティブ
・エッジ・トリガ型論理回路群が混在する論理回路に、
通常動作モード時には、前記ポジティブ・エッジ・トリ
ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
回路群の各々にシステム・クロック信号をクロック信号
として供給し、テスト動作モード時には、前記ポジティ
ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
エッジ・トリガ型論理回路群とで異なる信号をクロック
信号として供給するようにしたクロック・ツリー回路に
おいて、前記テスト動作モードが、前記システム・クロ
ック信号の故障検出動作モードであり、前記システム・
クロック信号と前記テスト・クロック信号との論理和を
とる論理和回路と、前記論理和回路の出力クロック信号
を入力とするクロック・バッファ回路群及び、前記論理
和回路の出力クロック信号を一方の入力、テスト・クロ
ック信号をもう一方の入力とする排他的論理和回路群を
備えたクロック・ツリー・シンセシス用回路ブロックと
を備え、前記クロック・ツリー・シンセシス用回路ブロ
ックが、前記ポジティブ・エッジ・トリガ型論理回路群
には、そのクロック・バッファ回路群の出力を供給し、
前記ネガティブ・エッジ・トリガ型論理回路群には、そ
の排他的論理和回路群の出力を供給することを特徴とす
るクロック・ツリー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18272299A JP3328229B2 (ja) | 1999-06-29 | 1999-06-29 | クロック・ツリー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18272299A JP3328229B2 (ja) | 1999-06-29 | 1999-06-29 | クロック・ツリー回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001013223A JP2001013223A (ja) | 2001-01-19 |
JP3328229B2 true JP3328229B2 (ja) | 2002-09-24 |
Family
ID=16123311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18272299A Expired - Fee Related JP3328229B2 (ja) | 1999-06-29 | 1999-06-29 | クロック・ツリー回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3328229B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI287187B (en) * | 2005-08-17 | 2007-09-21 | Ind Tech Res Inst | Opposite-phase scheme for peak current reduction |
US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
-
1999
- 1999-06-29 JP JP18272299A patent/JP3328229B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001013223A (ja) | 2001-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8479068B2 (en) | Decoded register outputs enabling test clock to selected asynchronous domains | |
JP2007518988A (ja) | 複数のクロックドメインを備える回路のテスティング | |
EP1776596B1 (en) | Testing of a circuit that has an asynchronous timing circuit | |
JP2004184316A (ja) | スキャンテスト回路 | |
US6516430B1 (en) | Test circuit for semiconductor device with multiple memory circuits | |
US7240263B2 (en) | Apparatus for performing stuck fault testings within an integrated circuit | |
JPH0694793A (ja) | 信号遷移伝搬検出方法 | |
US8135557B2 (en) | Apparatus for testing semiconductor integrated circuit and method for testing semiconductor integrated circuit | |
JP3328229B2 (ja) | クロック・ツリー回路 | |
US8134383B2 (en) | LSI test apparatus, LSI test method, and computer product | |
US6678849B1 (en) | Semiconductor integrated circuit and test pattern generation method therefor | |
US6327683B1 (en) | Device scan testing | |
US7246286B2 (en) | Testing methods and chips for preventing asnchronous sampling errors | |
JP3339479B2 (ja) | クロック制御回路および方法 | |
JP2002083499A (ja) | データ書込装置、データ書込方法、試験装置、及び試験方法 | |
US6272656B1 (en) | Semiconductor integrated circuit including test facilitation circuit and test method thereof | |
US6789242B1 (en) | Method and system for integrated circuit design and diagnosis | |
JP2679622B2 (ja) | クロック位相制御回路 | |
JP2006058242A (ja) | 集積回路 | |
JP2000227458A (ja) | 半導体集積回路のテスト回路装置 | |
JP5625241B2 (ja) | 半導体装置及びその試験方法 | |
JP2002139557A (ja) | 半導体装置 | |
JP2006073917A (ja) | 集積回路 | |
JP2005062081A (ja) | 半導体回路装置及びそのテスト方法 | |
JPH11271401A (ja) | スキャンテスト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020625 |
|
LAPS | Cancellation because of no payment of annual fees |