JP3328229B2 - クロック・ツリー回路 - Google Patents

クロック・ツリー回路

Info

Publication number
JP3328229B2
JP3328229B2 JP18272299A JP18272299A JP3328229B2 JP 3328229 B2 JP3328229 B2 JP 3328229B2 JP 18272299 A JP18272299 A JP 18272299A JP 18272299 A JP18272299 A JP 18272299A JP 3328229 B2 JP3328229 B2 JP 3328229B2
Authority
JP
Japan
Prior art keywords
clock signal
circuit
clock
group
trigger type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18272299A
Other languages
English (en)
Other versions
JP2001013223A (ja
Inventor
則子 三谷
Original Assignee
エヌイーシーマイクロシステム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エヌイーシーマイクロシステム株式会社 filed Critical エヌイーシーマイクロシステム株式会社
Priority to JP18272299A priority Critical patent/JP3328229B2/ja
Publication of JP2001013223A publication Critical patent/JP2001013223A/ja
Application granted granted Critical
Publication of JP3328229B2 publication Critical patent/JP3328229B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック・ツリー
回路に関し、特に、通常動作モードとテスト動作モード
とを有し、クロック信号の立ち上がりエッジでトリガ動
作するポジティブ・エッジ・トリガ型論理回路群及びク
ロック信号の立ち下がりエッジでトリガ動作するネガテ
ィブ・エッジ・トリガ型論理回路群が混在する論理回路
に、通常動作モード時には前記ポジティブ・エッジ・ト
リガ型論理回路群及びネガティブ・エッジ・トリガ型論
理回路群の各々にシステム・クロック信号をクロック信
号として供給し、テスト動作モード時には前記ポジティ
ブ・エッジ・トリガ型論理回路群にはテスト・クロック
信号をクロック信号として、前記ネガティブ・エッジ・
トリガ型論理回路群にはテスト・クロック信号を反転し
た信号をクロック信号として供給するようにしたクロッ
ク・ツリー回路に関する。
【０００２】
【従来の技術】以下に図面を参照して従来技術を説明す
る。
【０００３】従来例として、通常動作モードとテスト動
作モードとを有し、クロック信号の立ち上がりエッジで
トリガ動作するポジティブ・エッジ・トリガ型論理回路
群及びクロック信号の立ち下がりエッジでトリガ動作す
るネガティブ・エッジ・トリガ型論理回路群が混在する
論理回路に、通常動作時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群にはテスト・ク
ロック信号をクロック信号として、前記ネガティブ・エ
ッジ・トリガ型論理回路群にはテスト・クロック信号を
反転した信号をクロック信号として供給するクロック・
ツリー回路の例を、図５に示す。
【０００４】図５において、ポジティブ・エッジ・トリ
ガ型論理回路群８０には、第１のセレクタ５１から、動
作モード選択信号（ＡＭＣ）５５により、通常動作モー
ド時にはシステム・クロック信号（ＣＬＫ）５３が、テ
スト動作モード時にはテスト・クロック信号（ＳＣＬ
Ｋ）５４がクロック信号５６としてクロック・ツリー・
シンセシス用ブロック５８を介して供給され、ネガティ
ブ・エッジ・トリガ型論理回路群８１には、第２のセレ
クタ５２から、動作モード選択信号５５により通常動作
モード時にはシステム・クロック信号５３が、テスト動
作モード時にはテスト・クロック信号５４を反転した信
号がクロック信号５７としてクロック・ツリー・シンセ
シス用ブロック５９を介して供給されている。この場
合、第１のセレクタ５１からポジティブ・エッジ・トリ
ガ型論理回路群８０までのクロック・ツリー回路と、第
２のセレクタ５２からネガティブ・エッジ・トリガ型論
理回路群８１までのクロック・ツリー回路とは、別系統
のクロック・ツリー回路として別々にクロック・ツリー
・シンセシス処理していた。
【０００５】図６は、通常動作モードとテスト動作モー
ドとを有し、クロック信号の立ち上がりエッジでトリガ
動作するポジティブ・エッジ・トリガ型論理回路群及び
クロック信号の立ち下がりエッジでトリガ動作するネガ
ティブ・エッジ・トリガ型論理回路群が混在する論理回
路に、通常動作モード時には、前記ポジティブ・エッジ
・トリガ型論理回路群及びネガティブ・エッジ・トリガ
型論理回路群の各々にシステム・クロック信号をクロッ
ク信号として供給し、テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型論理回路群と、前記ネガテ
ィブ・エッジ・トリガ型論理回路群とで異なる信号をク
ロック信号として供給するクロック・ツリー回路の例を
示したものである。
【０００６】図６で、ポジティブ・エッジ・トリガ型論
理回路群９０には、システム・クロック信号（ＣＬＫ）
６０とテスト・クロック信号（ＴＣＬＫ）６１の論理和
信号が論理和回路６２からクロック信号として、クロッ
ク・ツリー・シンセシス用ブロック６６を介して供給さ
れ、ネガティブ・エッジ・トリガ型論理回路群９１に
は、システム・クロック信号６０とテスト・クロック信
号６１を反転した信号の論理積信号が論理積回路６３か
らクロック信号として、クロック・ツリー・シンセシス
用ブロック６７を介して供給されている。この場合に
も、論理和回路６２からポジティブ・エッジ・トリガ型
論理回路群９０までのクロック・ツリー回路と、論理積
回路６３からネガティブ・エッジ・トリガ型論理回路群
９１までのクロック・ツリー回路とは、別系統のクロッ
ク・ツリー回路として別々にクロック・ツリー・シンセ
シス処理していた。
【０００７】
【発明が解決しようとする課題】前述したように、通常
動作モードとテスト動作モードとを有し、クロック信号
の立ち上がりエッジでトリガ動作するポジティブ・エッ
ジ・トリガ型論理回路群及びクロック信号の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
論理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路が、従来はポジティブ・エッジ・
トリガ型論理回路群にクロック信号を供給するクロック
・ツリー回路と、ネガティブ・エッジ・トリガ型論理回
路群にクロック信号を供給するクロック・ツリー回路と
に分けられており、別々にクロック・ツリー・シンセシ
ス処理していたので、ポジティブ・エッジ・トリガ型論
理回路群とネガティブ・エッジ・トリガ型論理回路群と
の間にクロック・スキューの問題が発生していた。
【０００８】本発明は、このポジティブ・エッジ・トリ
ガ型論理回路群とネガティブ・エッジ・トリガ型論理回
路群との間に発生していたクロック・スキューの問題を
解決するクロック・ツリー回路及びクロック・ツリー回
路の設計方法を提案するものである。
【０００９】
【課題を解決するための手段】本発明の構成は、通常動
作モードとテスト動作モードとを有し、クロック信号の
立ち上がりエッジでトリガ動作するポジティブ・エッジ
・トリガ型論理回路群及びクロック信号の立ち下がりエ
ッジでトリガ動作するネガティブ・エッジ・トリガ型論
理回路群が混在する論理回路に、通常動作モード時に
は、前記ポジティブ・エッジ・トリガ型論理回路群及び
ネガティブ・エッジ・トリガ型論理回路群の各々にシス
テム・クロック信号をクロック信号として供給し、テス
ト動作モード時には、前記ポジティブ・エッジ・トリガ
型論理回路群と、前記ネガティブ・エッジ・トリガ型論
理回路群とで異なる信号をクロック信号として供給する
クロック・ツリー回路において、動作モード選択信号に
より選択され、通常動作モ−ド時には前記システム・ク
ロック信号を選択出力し、テスト動作モード時には、テ
スト・クロック信号を選択出力するクロック信号制御回
路と、前記クロック信号制御回路の出力クロック信号を
入力とするクロック・バッファ回路群及び前記クロック
信号制御回路の出力クロック信号を一方の入力、前記動
作モード選択信号をもう一方の入力とする排他的論理和
回路群を備えたクロック・ツリー・シンセシス用回路ブ
ロックとを備え、前記クロック・ツリー・シンセシス用
回路ブロックが、前記ポジティブ・エッジ・トリガ型論
理回路群には、前記クロック・バッファ回路群の出力を
クロック信号として供給し、前記ネガティブ・エッジ・
トリガ型論理回路群には、前記排他的論理和回路群の出
力をクロック信号として供給することを特徴とする。
【００１０】また、前記クロック・ツリー・シンセシス
用回路ブロックのクロック・バッファ回路を前記のポジ
ティブ・エッジ・トリガ型論理回路毎に、排他的論理和
回路を前記ネガティブ・エッジ・トリガ型論理回路毎に
設けるようにしたことを特徴とする。
【００１１】あるいは、また、前記クロック・ツリー・
シンセシス用回路ブロックのクロック・バッファ回路を
前記のポジティブ・エッジ・トリガ型論理回路群毎に、
排他的論理和回路を前記ネガティブ・エッジ・トリガ型
論理回路群毎に設けるようにしたことを特徴とする。
【００１２】また、本発明の別のクロック・ツリー回路
の構成として、テスト動作モード時のクロック信号とし
て、前記ポジティブ・エッジ・トリガ型論理回路群には
テスト・クロック信号をクロック信号として供給し、前
記ネガティブ・エッジ・トリガ型論理回路群には前記テ
スト・クロック信号を反転した信号をクロック信号とし
て供給することができる。
【００１３】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
【００１４】図１は、本発明の第１の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。図１において、１は、通
常動作モードとスキャンパス・テスト動作モードとを有
し、クロック信号７４の立ち上がりエッジでトリガ動作
するポジティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１０及びクロック信号７５の立ち下がり
エッジでトリガ動作するネガティブ・エッジ・トリガ型
スキャンパス・フリップフロップ群１１が混在する論理
回路である。
【００１５】システム・クロック信号（ＣＬＫ）３、ス
キャンパス・シフト・クロック信号（ＳＣＬＫ）５、動
作モード選択信号（ＡＭＣ）６、セレクタ７、クロック
・ツリー・シンセシス用回路ブロック７１から構成され
るクロック・ツリー回路は、通常動作モード時には、前
記ポジティブ・エッジ・トリガ型スキャンパス・フリッ
プフロップ群及びネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群の各々にシステム・クロッ
ク信号（ＣＬＫ）３をクロック信号７４・７５として供
給し、スキャンパス・テスト動作モード時には、前記ポ
ジティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群にはスキャンパスシフト・クロック信号（ＳＣ
ＬＫ）５をクロック信号７４として、前記ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群に
はスキャンパス・シフト・クロック信号（ＳＣＬＫ）５
を反転した信号をクロック信号７５として供給するクロ
ック・ツリー回路である。
【００１６】スキャンパス・フリップフロップ群１０・
１１は、通常動作モード時には、システム・クロック信
号（ＣＬＫ）３をトリガ・クロック入力として、データ
入力信号１２・１６とデータ出力信号１３、１７の間で
フリップフロップ動作を行う。一方、スキャンパス・テ
スト動作モード時には、これらのスキャンパス・フリッ
プフロップをシリアルに接続して、スキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５に従って、スキャンパ
ス・データを順次シフト・イン、シフト・アウトするよ
うに動作する。これらのスキャンパス・フリップフロッ
プは、動作モード選択信号（ＡＭＣ）６により、通常動
作モードとスキャンパス・テスト動作モードに切り換え
るようにしている。
【００１７】セレクタ７は、動作モード選択信号６によ
り、通常動作モード時にはシステム・クロック信号（Ｃ
ＬＫ）３をクロック信号７０として選択出力し、スキャ
ンパス・テスト動作モード時には、スキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５をクロック信号７０と
して選択出力して、クロック・ツリー・シンセシス用ブ
ロック７１を介して、各スキャンパス・フリップフロッ
プのトリガ・クロック入力に供給する。ここで、クロッ
ク・ツリー・シンセシス用回路ブロック７１はクロック
・バッファ回路群７２及び排他的論理和回路群７３によ
り構成されており、前記のポジティブ・エッジ・トリガ
型スキャンパス・フリップフロップ群１０にはクロック
・バッファ回路群７２を介してクロック信号７０を供給
し、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１１には排他的論理和回路群７３を介し
てクロック信号７０を供給するようにしている。
【００１８】次に、この回路の動作について説明する。
通常動作モード時には、動作モード選択信号（ＡＭＣ）
６を非能動レベル（論理値「０」のレベル）にして、通
常動作モードに設定する。このとき、セレクタ７はシス
テム・クロック信号（ＣＬＫ）３をクロック信号７０と
して選択出力する。このクロック信号７０は、クロック
・ツリー・シンセシス用回路ブロック７１のクロック・
バッファ回路群７２を介してポジティブ・エッジ・トリ
ガ型スキャンパス・フリップフロップ群１０に供給さ
れ、ネガティブ・エッジ・トリガ型スキャンパス・フリ
ップフロップ群１１には、一方の入力に動作モード選択
信号（ＡＭＣ）６を、他方の入力にクロック信号７０を
入力した排他的論理和回路群７３を介して供給されるの
で、この場合には、ポジティブ・エッジ・トリガ型スキ
ャンパス・フリップフロップ群１０にも、ネガティブ・
エッジ・トリガ型スキャンパス・フリップフロップ群１
１にも、立ち上がり、立ち下がりのタイミングが同じク
ロック信号７４・７５が供給され、ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群１０はク
ロック信号７４の立ち上がりエッジでトリガ動作し、ネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群１１はクロック信号７５の立ち下がりエッジで
トリガ動作して、各々のトリガ動作のタイミングが異な
る。
【００１９】一方、スキャンパス・テスト動作モード時
には、動作モード選択信号６を能動レベル（論理値
「１」レベル）にして、スキャンパス・テスト動作モー
ドに設定する。このときセレクタ７は、スキャンパス・
シフト・クロック信号（ＳＣＬＫ）５をクロック信号７
０として選択出力する。このクロック信号７０は、同様
にクロック・ツリー・シンセシス用回路ブロック７１の
クロック・バッファ回路群７２、排他的論理和回路群７
３を介して各々ポジティブ・エッジ・トリガ型スキャン
パス・フリップフロップ群１０、ネガティブ・エッジ・
トリガ型スキャンパス・フリップフロップ群１１に供給
される。このとき、クロック信号７０は排他的論理和回
路群７３により、動作モード選択信号（ＡＭＣ）６の能
動レベル「１」と排他的論理和演算され、反転してネガ
ティブ・エッジ・トリガ型フリップフロップ群１１に供
給され、ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群１０に供給されるクロック信号７４
の立ち上がりエッジと同じタイミングで、クロック信号
７５の立ち下がりエッジが供給されるので、各々のトリ
ガ動作タイミングが同じになる。従って、スキャンパス
・フリップフロップ群１０・１１がスキャンパス・シフ
ト・クロック信号（ＳＣＬＫ）５に同期して、同一のタ
イミングでシフト動作可能になる。
【００２０】図４は、このようなクロック・ツリー回路
の設計フローを示す図である。図４で、ステップ１（４
１）は、前記の論理回路１の回路設計をするステップで
ある。ステップ２（４２）は、ステップ１で設計した論
理回路１に対して、スキャンパスを自動構成するステッ
プで、各エッジ・トリガ型フリップフロップを、それぞ
れ対応するエッジ・トリガ型スキャンパス・フリップフ
ロップに置き換え、スキャンパス・フリップフロップ群
１０・１１及び前述したクロック・ツリー回路が自動生
成される。ステップ３（４３）では、ステップ２で生成
されたクロック・ツリー回路に対してクロック・ツリー
・シンセシス処理が実行される。
【００２１】従って、前述したように構成したクロック
・ツリー回路は、図４のフロー・チャートに示すよう
に、単一のクロック・ツリーとして、クロック・ツリー
・シンセシス処理されるので、前記ポジティブ・エッジ
・トリガ型スキャンパス・フリップフロップ群１０とネ
ガティブ・エッジ・トリガ型スキャンパス・フリップフ
ロップ群１１との間にクロック・スキューの問題は発生
しない。
【００２２】図２は、本発明の第２の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図である。この図２は、階層構造を
持つクロック・ツリー回路の任意の１つの階層に、前記
クロック・ツリー・シンセシス用回路ブロックを展開し
た図である。この図からわかるように、前述したクロッ
ク・ツリー・シンセシス用回路ブロック７１のクロック
・バッファ回路あるいは排他的論理和回路は、ポジティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
毎に、あるいは、ネガティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ毎に設けるようにすることも
できるし、また、ポジティブ・エッジ・トリガ型スキャ
ンパス・フリップフロップ群毎に、あるいは、ネガティ
ブ・エッジ・トリガ型スキャンパス・フリップフロップ
群毎に設けるようにすることもできる。
【００２３】図３は、本発明の第３の実施の形態のクロ
ック・ツリー回路及びクロック・ツリー回路の設計方法
を説明するブロック図であり、図６に示した従来例のク
ロック・ツリー回路を、本発明のクロック・ツリー・シ
ンセシス用回路ブロックを使用して構成した例を示す図
である。
【００２４】このクロック・ツリー回路は、ポジティブ
・エッジ・トリガ型論理回路群３０には、システム・ク
ロック信号（ＣＬＫ）３４とテスト・クロック信号（Ｔ
ＣＬＫ）３５との論理和信号をクロック信号３６として
供給し、ネガティブ・エッジ・トリガ型論理回路群３１
には、システム・クロック信号（ＣＬＫ）３４とテスト
・クロック信号３５を反転した信号との論理積信号をク
ロック信号３７として供給するもので、通常動作モード
時には、前記ポジティブ・エッジ・トリガ型論理回路群
３０と、前記ネガティブ・エッジ・トリガ型論理回路群
３１に同じクロック信号を供給し、テスト動作モード時
には、前記ポジティブ・エッジ・トリガ型論理回路群３
０と、前記ネガティブ・エッジ・トリガ型論理回路群３
１とで異なるクロック信号を供給するクロック・ツリー
回路である。
【００２５】図３のクロック・ツリー回路は、システム
・クロック信号（ＣＬＫ）３４とテスト・クロック信号
（ＴＣＬＫ）３５との論理和をとる論理和回路３２と、
本発明のクロック・ツリー・シンセシス用回路ブロック
３３とを備え、クロック・ツリー・シンセシス用回路ブ
ロック３３のクロック・バッファ回路群３８には、前記
論理和回路３２の信号出力４０を入力し、排他的論理和
回路３９には、前記信号出力４０と前記テスト・クロッ
ク信号（ＴＣＬＫ）３５を入力するようにしている。
【００２６】図３のクロック・ツリー回路は、通常動作
モード時には、テスト・クロック信号（ＴＣＬＫ）３５
を、非能動レベル（論理値「０」レベル）に設定するこ
とで、ポジティブ・エッジ・トリガ型論理回路群３０
と、ネガティブ・エッジ・トリガ型論理回路群３１に同
じシステム・クロック信号（ＣＬＫ）を供給し、テスト
動作モード時には、システム・クロック信号（ＣＬＫ）
３４を能動レベルあるいは非能動レベルの一方に固定
し、テスト・クロック信号（ＴＣＬＫ）３５を供給する
と、システム・クロック信号（ＣＬＫ）が非能動レベル
（論理値「０」レベル）に固定されている場合には、前
記ポジティブ・エッジ・トリガ型論理回路群３０にはテ
スト・クロック信号（ＴＣＬＫ）を供給するが、クロッ
ク信号３７は論理値「０」レベルに固定し、前記ネガテ
ィブ・エッジ・トリガ型論理回路群３１にはクロック信
号を供給しない。
【００２７】一方、システム・クロック信号（ＣＬＫ）
３４が能動レベル（論理値「１」レベル）に固定されて
いる場合には、ネガティブ・エッジ・トリガ型論理回路
群３１には、テスト・クロック信号（ＴＣＬＫ）３５を
反転した信号をクロック信号３７として供給するが、ク
ロック信号３６は論理値「１」レベルに固定し、前記ポ
ジティブ・エッジ・トリガ型論理回路群３０にはクロッ
ク信号は供給しない。
【００２８】このように、図３のクロック・ツリー回路
は、システム・クロック信号（ＣＬＫ）ラインが固定値
故障の場合には、テスト動作モード時に、ポジティブ・
エッジ・トリガ型論理回路群３０とネガティブ・エッジ
・トリガ型論理回路群３１のどちらがトリガ動作してい
るかを確認することで、システム・クロック信号の固定
故障のレベルを検出することを可能にする。そして、こ
の場合にも、ポジティブ・エッジ・トリガ型論理回路
群、ネガティブ・エッジ・トリガ型論理回路群のそれぞ
れにクロック信号を供給するクロック・ツリー回路が、
単一のクロック・ツリーとしてクロック・ツリー・シン
セシス処理されるので、クロック・スキューの問題が発
生しない。
【００２９】
【発明の効果】以上のように、本発明のクロック・ツリ
ー回路、及び、クロック・ツリー回路の設計方法によれ
ば、本発明のクロック・ツリー・シンセシス用回路ブロ
ックを使用することで、異なったエッジ・トリガ型の論
理回路群にクロック信号を供給するクロック・ツリー回
路を単一のクロック・ツリー回路として扱うことができ
るので、クロック・スキューの問題がないクロック・ツ
リー回路を構成できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図２】本発明の第２の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図３】本発明の第３の実施の形態のクロック・ツリー
回路及びクロック・ツリー回路の設計方法を説明するブ
ロック図である。
【図４】本発明のクロック・ツリー回路の設計方法の手
順を説明するフローチャートである。
【図５】従来のクロック・ツリー回路及びクロック・ツ
リー回路の設計方法を説明するブロック図である。
【図６】従来の別のクロック・ツリー回路及びクロック
・ツリー回路の設計方法を説明するブロック図である。
【符号の説明】
１ 論理回路 ３ システム・クロック信号（ＣＬＫ） ５ スキャンパス・シフト・クロック信号（ＳＣＬ
Ｋ） ６ 動作モード選択信号（ＡＭＣ） ７ セレクタ １０ ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 １１ ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 １２ データ信号入力 １３ データ信号出力 １４ スキャンパス・データ信号入力 １５ スキャンパス・データ信号出力 １６ データ信号入力 １７ データ信号出力 １８ スキャンパス・データ信号入力 １９ スキャンパス・データ信号出力 ２０ ポジティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 ２１ ネガティブ・エッジ・トリガ型スキャンパス・
フリップフロップ群 ２２ クロック・ツリー回路 ２３ 本発明のクロック・ツリー・シンセシス用回路
ブロック ２４、２５ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ３０ ポジティブ・エッジ・トリガ型論理回路群 ３１ ネガティブ・エッジ・トリガ型論理回路群 ３２ 論理和回路 ３３ 本発明のクロック・ツリー・シンセシス用回路
ブロック ３４ システム・クロック信号（ＣＬＫ） ３５ テスト・クロック信号（ＴＣＬＫ） ３６、３７ クロック信号 ３８ クロック・バッファ回路群 ３９ 排他的論理和回路群 ４０ 論理和回路３２の信号出力 ４１ 本発明のクロック・ツリー回路の設計方法のス
テップ１ ４２ 本発明のクロック・ツリー回路の設計方法のス
テップ２ ４３ 本発明のクロック・ツリー回路の設計方法のス
テップ３ ５０ クロック信号制御回路 ５１ 第１のセレクタ ５２ 第２のセレクタ ５３ システム・クロック信号（ＣＬＫ） ５４ テスト・クロック信号（ＳＣＬＫ） ５５ 動作モード選択信号（ＡＭＣ） ５６、５７ クロック信号 ５８、５９ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ６０ システム・クロック信号（ＣＬＫ） ６１ テスト・クロック信号（ＴＣＬＫ） ６２ 論理和回路 ６３ 論理積回路 ６４、６５ クロック信号 ６６、６７ クロック・ツリー・シンセシス用バッフ
ァ・ブロック ７０ クロック信号 ７１ 本発明のクロック・ツリー・シンセシス用回路
ブロック ７２ クロック・バッファ回路群 ７３ 排他的論理和回路群 ８０ ポジティブ・エッジ・トリガ型論理回路群 ８１ ネガティブ・エッジ・トリガ型論理回路群 ９０ ポジティブ・エッジ・トリガ型論理回路群 ９１ ネガティブ・エッジ・トリガ型論理回路群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 5/15 Ｐ (56)参考文献 特開 昭61−216047（ＪＰ，Ａ) 特開 昭63−222275（ＪＰ，Ａ) 特開 平10−332788（ＪＰ，Ａ) 特開 平６−102316（ＪＰ，Ａ) 特公 平８−27335（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 G01R 31/28

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 通常動作モードとテスト動作モードとを
    有し、クロック信号の立ち上がりエッジでトリガ動作す
    るポジティブ・エッジ・トリガ型論理回路群及びクロッ
    ク信号の立ち下がりエッジでトリガ動作するネガティブ
    ・エッジ・トリガ型論理回路群が混在する論理回路に、
    通常動作モード時には、前記ポジティブ・エッジ・トリ
    ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
    回路群の各々にシステム・クロック信号をクロック信号
    として供給し、テスト動作モード時には、前記ポジティ
    ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
    エッジ・トリガ型論理回路群とで異なる信号をクロック
    信号として供給するクロック・ツリー回路において、動
    作モード選択信号により選択され、通常動作モ−ド時に
    は前記システム・クロック信号を選択出力し、テスト動
    作モード時には、テスト・クロック信号を選択出力する
    クロック信号制御回路と、前記クロック信号制御回路の
    出力クロック信号を入力とするクロック・バッファ回路
    群及び前記クロック信号制御回路の出力クロック信号を
    一方の入力、前記動作モード選択信号をもう一方の入力
    とする排他的論理和回路群を備えたクロック・ツリー・
    シンセシス用回路ブロックとを備え、前記クロック・ツ
    リー・シンセシス用回路ブロックが、前記ポジティブ・
    エッジ・トリガ型論理回路群には前記クロック・バッフ
    ァ回路群の出力をクロック信号として供給し、前記ネガ
    ティブ・エッジ・トリガ型論理回路群には、前記排他的
    論理和回路群の出力をクロック信号として供給すること
    を特徴とするクロック・ツリー回路。
  2. 【請求項２】 テスト動作モード時のクロック信号とし
    て、前記ポジティブ・エッジ・トリガ型論理回路群には
    テスト・クロック信号をクロック信号として供給し、前
    記ネガティブ・エッジ・トリガ型論理回路群には前記テ
    スト・クロック信号を反転した信号をクロック信号とし
    て供給する請求項１記載のクロック・ツリー回路。
  3. 【請求項３】 前記クロック・ツリー・シンセシス用回
    路ブロックのクロック・バッファ回路を前記のポジティ
    ブ・エッジ・トリガ型論理回路毎に、排他的論理和回路
    を前記ネガティブ・エッジ・トリガ型論理回路毎に設け
    るようにした請求項１または２記載のクロック・ツリー
    回路。
  4. 【請求項４】 前記クロック・ツリー・シンセシス用回
    路ブロックのクロック・バッファ回路を前記のポジティ
    ブ・エッジ・トリガ型論理回路群毎に、排他的論理和回
    路を前記ネガティブ・エッジ・トリガ型論理回路群毎に
    設けるようにした請求項１または２記載のクロック・ツ
    リー回路。
  5. 【請求項５】 前記テスト動作モードが、スキャンパス
    ・フリップフロップのデータ・シフト動作モードであ
    り、前記テスト・クロック信号がスキャンパス・シフト
    ・クロック信号であり、前記ポジティブ・エッジ・トリ
    ガ型論理回路群がポジティブ・エッジ・トリガ型スキャ
    ンパス・フリップフロップ群であり、前記ネガティブ・
    エッジ・トリガ型論理回路群がネガティブ・エッジ・ト
    リガ型スキャンパス・フリップフロップ群である請求項
    １、２、３または４記載のクロック・ツリー回路。
  6. 【請求項６】 通常動作モードとテスト動作モードとを
    有し、クロック信号の立ち上がりエッジでトリガ動作す
    るポジティブ・エッジ・トリガ型論理回路群及びクロッ
    ク信号の立ち下がりエッジでトリガ動作するネガティブ
    ・エッジ・トリガ型論理回路群が混在する論理回路に、
    通常動作モード時には、前記ポジティブ・エッジ・トリ
    ガ型論理回路群及びネガティブ・エッジ・トリガ型論理
    回路群の各々にシステム・クロック信号をクロック信号
    として供給し、テスト動作モード時には、前記ポジティ
    ブ・エッジ・トリガ型論理回路群と、前記ネガティブ・
    エッジ・トリガ型論理回路群とで異なる信号をクロック
    信号として供給するようにしたクロック・ツリー回路に
    おいて、前記テスト動作モードが、前記システム・クロ
    ック信号の故障検出動作モードであり、前記システム・
    クロック信号と前記テスト・クロック信号との論理和を
    とる論理和回路と、前記論理和回路の出力クロック信号
    を入力とするクロック・バッファ回路群及び、前記論理
    和回路の出力クロック信号を一方の入力、テスト・クロ
    ック信号をもう一方の入力とする排他的論理和回路群を
    備えたクロック・ツリー・シンセシス用回路ブロックと
    を備え、前記クロック・ツリー・シンセシス用回路ブロ
    ックが、前記ポジティブ・エッジ・トリガ型論理回路群
    には、そのクロック・バッファ回路群の出力を供給し、
    前記ネガティブ・エッジ・トリガ型論理回路群には、そ
    の排他的論理和回路群の出力を供給することを特徴とす
    るクロック・ツリー回路。
JP18272299A 1999-06-29 1999-06-29 クロック・ツリー回路 Expired - Fee Related JP3328229B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18272299A JP3328229B2 (ja) 1999-06-29 1999-06-29 クロック・ツリー回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18272299A JP3328229B2 (ja) 1999-06-29 1999-06-29 クロック・ツリー回路

Publications (2)

Publication Number Publication Date
JP2001013223A JP2001013223A (ja) 2001-01-19
JP3328229B2 true JP3328229B2 (ja) 2002-09-24

Family

ID=16123311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18272299A Expired - Fee Related JP3328229B2 (ja) 1999-06-29 1999-06-29 クロック・ツリー回路

Country Status (1)

Country Link
JP (1) JP3328229B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI287187B (en) * 2005-08-17 2007-09-21 Ind Tech Res Inst Opposite-phase scheme for peak current reduction
US7484149B2 (en) 2006-03-14 2009-01-27 International Business Machines Corporation Negative edge flip-flops for muxscan and edge clock compatible LSSD

Also Published As

Publication number Publication date
JP2001013223A (ja) 2001-01-19

Similar Documents

Publication Publication Date Title
US8479068B2 (en) Decoded register outputs enabling test clock to selected asynchronous domains
JP2007518988A (ja) 複数のクロックドメインを備える回路のテスティング
EP1776596B1 (en) Testing of a circuit that has an asynchronous timing circuit
JP2004184316A (ja) スキャンテスト回路
US6516430B1 (en) Test circuit for semiconductor device with multiple memory circuits
US7240263B2 (en) Apparatus for performing stuck fault testings within an integrated circuit
JPH0694793A (ja) 信号遷移伝搬検出方法
US8135557B2 (en) Apparatus for testing semiconductor integrated circuit and method for testing semiconductor integrated circuit
JP3328229B2 (ja) クロック・ツリー回路
US8134383B2 (en) LSI test apparatus, LSI test method, and computer product
US6678849B1 (en) Semiconductor integrated circuit and test pattern generation method therefor
US6327683B1 (en) Device scan testing
US7246286B2 (en) Testing methods and chips for preventing asnchronous sampling errors
JP3339479B2 (ja) クロック制御回路および方法
JP2002083499A (ja) データ書込装置、データ書込方法、試験装置、及び試験方法
US6272656B1 (en) Semiconductor integrated circuit including test facilitation circuit and test method thereof
US6789242B1 (en) Method and system for integrated circuit design and diagnosis
JP2679622B2 (ja) クロック位相制御回路
JP2006058242A (ja) 集積回路
JP2000227458A (ja) 半導体集積回路のテスト回路装置
JP5625241B2 (ja) 半導体装置及びその試験方法
JP2002139557A (ja) 半導体装置
JP2006073917A (ja) 集積回路
JP2005062081A (ja) 半導体回路装置及びそのテスト方法
JPH11271401A (ja) スキャンテスト回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020625

LAPS Cancellation because of no payment of annual fees