JPH0897364A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0897364A JPH0897364A JP6228100A JP22810094A JPH0897364A JP H0897364 A JPH0897364 A JP H0897364A JP 6228100 A JP6228100 A JP 6228100A JP 22810094 A JP22810094 A JP 22810094A JP H0897364 A JPH0897364 A JP H0897364A
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- integrated circuit
- pad
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 テスト専用パッドを設けることで、プローブ
テスト時のプローブピンによる接触の容易化を図る。 【構成】 内蔵されるD型フリップフロップ16及び1
8に関して、複数の前記パッド論理状態設定部10は、
その入力SI及びその出力SUにおいて1つのシフトレ
ジスタに構成される。その末端の前記入力SIはテスト
専用パッドに接続される。前記D型フリップフロップ1
8は、トライステート出力バッファゲート12の出力の
有効あるいは無効(ハイインピーダンス状態)を制御す
る。又、前記D型フリップフロップ16は、該トライス
テート出力バッファゲート12を経て、ボンディングパ
ッド2へ論理状態を設定する。複数の該ボンディングパ
ッド2に対して限られた数の前記テスト専用パッドを設
ける。
テスト時のプローブピンによる接触の容易化を図る。 【構成】 内蔵されるD型フリップフロップ16及び1
8に関して、複数の前記パッド論理状態設定部10は、
その入力SI及びその出力SUにおいて1つのシフトレ
ジスタに構成される。その末端の前記入力SIはテスト
専用パッドに接続される。前記D型フリップフロップ1
8は、トライステート出力バッファゲート12の出力の
有効あるいは無効(ハイインピーダンス状態)を制御す
る。又、前記D型フリップフロップ16は、該トライス
テート出力バッファゲート12を経て、ボンディングパ
ッド2へ論理状態を設定する。複数の該ボンディングパ
ッド2に対して限られた数の前記テスト専用パッドを設
ける。
Description
【0001】
【産業上の利用分野】本発明は、基板に所望の論理回路
が作り込まれ、又、その基板に作り込んだパッドにて、
当該半導体集積回路外部に対する前記論理回路の信号の
入力や出力がなされる半導体集積回路に係り、特に、半
導体集積回路のそのパッケージに設けられるピンの数が
増大し、これに伴なって、その半導体集積回路チップ上
のパッドの数が増大し、例えば該パッド自体が小型化し
てしまったり、又該パッドの配置間隔が狭くなってしま
うなどの作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる半導体集積回路
に関する。
が作り込まれ、又、その基板に作り込んだパッドにて、
当該半導体集積回路外部に対する前記論理回路の信号の
入力や出力がなされる半導体集積回路に係り、特に、半
導体集積回路のそのパッケージに設けられるピンの数が
増大し、これに伴なって、その半導体集積回路チップ上
のパッドの数が増大し、例えば該パッド自体が小型化し
てしまったり、又該パッドの配置間隔が狭くなってしま
うなどの作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる半導体集積回路
に関する。
【0002】
【従来の技術】電子機器の半導体集積回路化は、その全
体の小型化や、信頼性の向上、消費電力の低減等の多く
の利点を有している。又、近年では、半導体集積回路の
集積度はより向上されている。これに伴なって、その半
導体集積回路のパッケージに取り付けられるピン数も、
より増大される傾向がある。
体の小型化や、信頼性の向上、消費電力の低減等の多く
の利点を有している。又、近年では、半導体集積回路の
集積度はより向上されている。これに伴なって、その半
導体集積回路のパッケージに取り付けられるピン数も、
より増大される傾向がある。
【0003】一方、半導体集積回路の製造コストを低減
するために、製造工程の比較的早い段階で製品の半導体
集積回路のテストを行い、不良品を除去するということ
が行われている。不良品を製造工程の早い段階で取り除
くことにより、これ以降の工程での不必要な作業を低減
することができる。
するために、製造工程の比較的早い段階で製品の半導体
集積回路のテストを行い、不良品を除去するということ
が行われている。不良品を製造工程の早い段階で取り除
くことにより、これ以降の工程での不必要な作業を低減
することができる。
【0004】例えば、半導体ウエハ上の多数の半導体集
積回路チップをダイシングソー等を用いて所定のスクラ
イブラインに沿って分割するというダイシング工程以前
に、各半導体集積回路チップの動作をテストするとい
う、プローブテストと称するテストがなされている。
積回路チップをダイシングソー等を用いて所定のスクラ
イブラインに沿って分割するというダイシング工程以前
に、各半導体集積回路チップの動作をテストするとい
う、プローブテストと称するテストがなされている。
【0005】このプローブテストは、半導体集積回路チ
ップの外部との接続に用いられるボンディングパッド
(以降、単にパッドとも称する)に、プローブカード設
けられた多数のプローブピンにて接触し、これらプロー
ブピンを介して、該半導体集積回路チップ内の回路の動
作をテストするというものである。
ップの外部との接続に用いられるボンディングパッド
(以降、単にパッドとも称する)に、プローブカード設
けられた多数のプローブピンにて接触し、これらプロー
ブピンを介して、該半導体集積回路チップ内の回路の動
作をテストするというものである。
【0006】このようなプローブテストにあたっては、
前記プローブカードは、そのテスト対象となる半導体ウ
エハ上の多数の前記半導体集積回路チップ毎に位置決め
され、それぞれの前記プローブピンが対応する前記ボン
ディングパッドに接触するように位置決めされる。
前記プローブカードは、そのテスト対象となる半導体ウ
エハ上の多数の前記半導体集積回路チップ毎に位置決め
され、それぞれの前記プローブピンが対応する前記ボン
ディングパッドに接触するように位置決めされる。
【0007】この後、接触された前記プローブピン及び
前記パッドを介して、テスト対象となる半導体集積回路
チップ上の回路と、半導体集積回路テスト装置本体とを
電気的に接続し、例えば該半導体集積回路チップの電気
的特性や、作り込まれている論理回路の機能や動作をテ
ストする。又、このようなテストにあって良品と判定さ
れた半導体集積回路チップのみがパッケージングされ、
最終的には製品とされる。
前記パッドを介して、テスト対象となる半導体集積回路
チップ上の回路と、半導体集積回路テスト装置本体とを
電気的に接続し、例えば該半導体集積回路チップの電気
的特性や、作り込まれている論理回路の機能や動作をテ
ストする。又、このようなテストにあって良品と判定さ
れた半導体集積回路チップのみがパッケージングされ、
最終的には製品とされる。
【0008】
【発明が達成しようとする課題】しかしながら、前述し
たように、半導体集積回路のそのパッケージに設けられ
るピン数は、近年、又今後、より増大される傾向があ
る。これは、例えば半導体集積回路の製造技術が進歩
し、より微細な加工が可能となってその集積度が向上さ
れ、1つの半導体集積回路へ作り込まれる回路の規模が
増大されているためなどである。1つの半導体集積回路
に作り込む機能が増大されれば、一般的には、そのパッ
ケージに設けられるピンの数が増大する。
たように、半導体集積回路のそのパッケージに設けられ
るピン数は、近年、又今後、より増大される傾向があ
る。これは、例えば半導体集積回路の製造技術が進歩
し、より微細な加工が可能となってその集積度が向上さ
れ、1つの半導体集積回路へ作り込まれる回路の規模が
増大されているためなどである。1つの半導体集積回路
に作り込む機能が増大されれば、一般的には、そのパッ
ケージに設けられるピンの数が増大する。
【0009】ここで、このように半導体集積回路のパッ
ケージに設けられるピン数が増大すると、必然的に、そ
のチップ上のパッドの数が増大する。又、限られた大き
さのチップにあってこのようにパッド数が増大してしま
うと、例えば該パッド自体が小型化してしまったり、又
該パッドの配置間隔が狭くなってしまう。
ケージに設けられるピン数が増大すると、必然的に、そ
のチップ上のパッドの数が増大する。又、限られた大き
さのチップにあってこのようにパッド数が増大してしま
うと、例えば該パッド自体が小型化してしまったり、又
該パッドの配置間隔が狭くなってしまう。
【0010】又、このようにその半導体集積回路チップ
上のパッド数の増大、パッド自体の小型化、又パッドの
配置間隔が狭くなることに対応して、必然的に、前記プ
ローブカードに設けられるプローブピンの数が増大し、
該プローブピンがより細くなり、又その配置間隔もより
狭くなる傾向がある。このようなプローブカードのプロ
ーブピンの数の増大等には限界がある。又、同時にその
作成費用の上昇等の問題もある。更に、このように前記
プローブカードに設けられる前記ピローブピンの数の増
大等によって、前記プローブテストの際の位置決め精度
はより高精度とされる必要があり、前記プローブカード
と前記半導体集積回路テスト装置本体との接続にもより
高度な技術が求められるようになる。従って、その半導
体集積回路テスト装置全体のコストは上昇してしまう。
上のパッド数の増大、パッド自体の小型化、又パッドの
配置間隔が狭くなることに対応して、必然的に、前記プ
ローブカードに設けられるプローブピンの数が増大し、
該プローブピンがより細くなり、又その配置間隔もより
狭くなる傾向がある。このようなプローブカードのプロ
ーブピンの数の増大等には限界がある。又、同時にその
作成費用の上昇等の問題もある。更に、このように前記
プローブカードに設けられる前記ピローブピンの数の増
大等によって、前記プローブテストの際の位置決め精度
はより高精度とされる必要があり、前記プローブカード
と前記半導体集積回路テスト装置本体との接続にもより
高度な技術が求められるようになる。従って、その半導
体集積回路テスト装置全体のコストは上昇してしまう。
【0011】又、前記プローブカードは、テスト対象と
なる半導体集積回路チップの種類毎に用意され、多種類
に対応するための労力やコストを要していた。ここで、
前述のようにその前記プローブカードに設けられる前記
プローブピンの数が増大してしまうと、ますますこのよ
うなプローブカードの作成費等のコスト、又その保守等
に要する労力が増大してしまう。
なる半導体集積回路チップの種類毎に用意され、多種類
に対応するための労力やコストを要していた。ここで、
前述のようにその前記プローブカードに設けられる前記
プローブピンの数が増大してしまうと、ますますこのよ
うなプローブカードの作成費等のコスト、又その保守等
に要する労力が増大してしまう。
【0012】又、上記問題点を解決するために、特開平
4−288848に開示されているように、前記スクラ
イブライン上にプローブ専用パッドを設けることも考え
られる。又、特開平4−333252に開示されている
ように、パッドレイアウト及び内部回路を工夫し、使用
するパッド数を減らすことも考えられる。しかしなが
ら、いずれも、根本的な解決には至っていない。
4−288848に開示されているように、前記スクラ
イブライン上にプローブ専用パッドを設けることも考え
られる。又、特開平4−333252に開示されている
ように、パッドレイアウト及び内部回路を工夫し、使用
するパッド数を減らすことも考えられる。しかしなが
ら、いずれも、根本的な解決には至っていない。
【0013】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路のそのパッケージに
設けられるピンの数が増大し、これに伴なってその半導
体集積回路チップ上のパッドの数が増大し、例えば該パ
ッド自体が小型化してしまったり、又該パッドの配置間
隔が狭くなってしまう等の作業条件の悪化が生じてしま
っても、前記プローブテストをより能率よく行うことが
できる半導体集積回路を提供することを目的とする。
くなされたもので、半導体集積回路のそのパッケージに
設けられるピンの数が増大し、これに伴なってその半導
体集積回路チップ上のパッドの数が増大し、例えば該パ
ッド自体が小型化してしまったり、又該パッドの配置間
隔が狭くなってしまう等の作業条件の悪化が生じてしま
っても、前記プローブテストをより能率よく行うことが
できる半導体集積回路を提供することを目的とする。
【0014】
【課題を達成するための手段】本発明は、基板に所望の
論理回路が作り込まれ、又、その基板に作り込んだパッ
ドにて、当該半導体集積回路外部に対する前記論理回路
の信号の入力や出力がなされる半導体集積回路におい
て、入力及び出力と共に選択入力を有し、前記選択入力
へ入力される論理状態に応じて、ハイインピーダンス状
態、あるいは前記入力へ入力される論理状態に応じたH
状態又はL状態を、前記パッドの1つに接続された、前
記出力から出力するトライステート出力バッファゲート
と、該トライステート出力バッファゲートの前記入力へ
入力する論理状態を記憶する設定論理状態記憶部と、前
記トライステート出力バッファゲートの前記選択入力へ
入力する論理状態を記憶する設定選択状態記憶部との、
これらトライステート出力バッファゲート、設定論理状
態記憶部及び設定選択状態記憶部を備えたパッド論理状
態設定部を複数有し、又、これら複数のパッド論理状態
設定部が備えた複数の前記設定論理状態記憶部及び複数
の前記設定選択状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って、当該半導体集積回
路外部から入力される論理状態が順次シフトされるシフ
トレジスタが構成され、更に、該シフトレジスタへ当該
半導体集積回路外部から論理状態を入力するためのテス
ト専用パッドと、該シフトレジスタに記憶される論理状
態を順次シフトさせる信号を、当該半導体集積回路外部
から入力するためのテスト専用パッドとを備えたことに
より、特に、前記プローブテストでのテスト対象となる
半導体集積回路チップへ信号を入力する際に用いる前記
プローブピンに関して、前記課題を達成したものであ
る。
論理回路が作り込まれ、又、その基板に作り込んだパッ
ドにて、当該半導体集積回路外部に対する前記論理回路
の信号の入力や出力がなされる半導体集積回路におい
て、入力及び出力と共に選択入力を有し、前記選択入力
へ入力される論理状態に応じて、ハイインピーダンス状
態、あるいは前記入力へ入力される論理状態に応じたH
状態又はL状態を、前記パッドの1つに接続された、前
記出力から出力するトライステート出力バッファゲート
と、該トライステート出力バッファゲートの前記入力へ
入力する論理状態を記憶する設定論理状態記憶部と、前
記トライステート出力バッファゲートの前記選択入力へ
入力する論理状態を記憶する設定選択状態記憶部との、
これらトライステート出力バッファゲート、設定論理状
態記憶部及び設定選択状態記憶部を備えたパッド論理状
態設定部を複数有し、又、これら複数のパッド論理状態
設定部が備えた複数の前記設定論理状態記憶部及び複数
の前記設定選択状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って、当該半導体集積回
路外部から入力される論理状態が順次シフトされるシフ
トレジスタが構成され、更に、該シフトレジスタへ当該
半導体集積回路外部から論理状態を入力するためのテス
ト専用パッドと、該シフトレジスタに記憶される論理状
態を順次シフトさせる信号を、当該半導体集積回路外部
から入力するためのテスト専用パッドとを備えたことに
より、特に、前記プローブテストでのテスト対象となる
半導体集積回路チップへ信号を入力する際に用いる前記
プローブピンに関して、前記課題を達成したものであ
る。
【0015】又、前記半導体集積回路において、前記パ
ッドから読み出された論理状態を記憶する読み出し論理
状態記憶部と、少なくとも2つの入力のうち、一方の入
力が前記パッドへ接続され、他方の入力が前記論理状態
記憶部側に接続され、これら2つの入力の切り替えが当
該半導体集積回路外部から制御されるマルチプレクサと
の、これら読み出し論理状態記憶部及びマルチプレクサ
を備えたパッド論理状態読み出し部を複数有し、又、こ
れら複数のパッド論理状態読み出し部が備えた複数の前
記読み出し論理状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って論理状態が順次シフ
トされ、当該半導体集積回路外部へ読み出されるシフト
レジスタが構成され、更に、該シフトレジスタへ当該半
導体集積回路外部から論理状態を入力するためのテスト
専用パッドと、該シフトレジスタに記憶される論理状態
を順次シフトさせる信号を、当該半導体集積回路外部か
ら入力するためのテスト専用パッドとを備えたことによ
り、前記プローブテストでのテスト対象となる半導体集
積回路チップへ信号を入力する前記プローブピンと共
に、更に、該半導体集積回路チップから信号を出力する
パッドに対して用いられる前記プローブピンに関して
も、特に前記課題を達成したものである。
ッドから読み出された論理状態を記憶する読み出し論理
状態記憶部と、少なくとも2つの入力のうち、一方の入
力が前記パッドへ接続され、他方の入力が前記論理状態
記憶部側に接続され、これら2つの入力の切り替えが当
該半導体集積回路外部から制御されるマルチプレクサと
の、これら読み出し論理状態記憶部及びマルチプレクサ
を備えたパッド論理状態読み出し部を複数有し、又、こ
れら複数のパッド論理状態読み出し部が備えた複数の前
記読み出し論理状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って論理状態が順次シフ
トされ、当該半導体集積回路外部へ読み出されるシフト
レジスタが構成され、更に、該シフトレジスタへ当該半
導体集積回路外部から論理状態を入力するためのテスト
専用パッドと、該シフトレジスタに記憶される論理状態
を順次シフトさせる信号を、当該半導体集積回路外部か
ら入力するためのテスト専用パッドとを備えたことによ
り、前記プローブテストでのテスト対象となる半導体集
積回路チップへ信号を入力する前記プローブピンと共
に、更に、該半導体集積回路チップから信号を出力する
パッドに対して用いられる前記プローブピンに関して
も、特に前記課題を達成したものである。
【0016】又、前記半導体集積回路において、前記設
定論理状態記憶部と前記設定選択状態記憶部との少なく
ともいずれか一方が、前記シフトレジスタとして構成さ
れ、順次シフトされる論理状態を記憶するシフトレジス
タ側記憶部と、該シフトレジスタ側記憶部から読み出さ
れ、前記トライステート出力バッファゲートへと出力さ
れる論理状態を記憶する設定側記憶部とによって構成さ
れていることにより、前記課題を達成すると共に、前記
プローブテスト中にあって、テスト対象となる半導体集
積回路の動作中等の種々の条件でも、その前記プローブ
ピンからの論理状態の設定をより容易に行えるようにし
たものである。
定論理状態記憶部と前記設定選択状態記憶部との少なく
ともいずれか一方が、前記シフトレジスタとして構成さ
れ、順次シフトされる論理状態を記憶するシフトレジス
タ側記憶部と、該シフトレジスタ側記憶部から読み出さ
れ、前記トライステート出力バッファゲートへと出力さ
れる論理状態を記憶する設定側記憶部とによって構成さ
れていることにより、前記課題を達成すると共に、前記
プローブテスト中にあって、テスト対象となる半導体集
積回路の動作中等の種々の条件でも、その前記プローブ
ピンからの論理状態の設定をより容易に行えるようにし
たものである。
【0017】又、前記半導体集積回路において、当該半
導体集積回路が、半導体ウエハ上に形成されたものであ
って、又、当該半導体集積回路が、当該半導体集積回路
の外側のスクライブラインにて、前記半導体ウエハから
切断されるものであり、前記パッド論理状態設定部及び
前記テスト専用パッドが、当該半導体集積回路の外周乃
至はスクライブライン上に作り込まれていることによ
り、前記課題を達成すると共に、前記ダイシング工程後
のその半導体集積回路チップの小型化あるいは集積度の
向上等をより図ったものである。
導体集積回路が、半導体ウエハ上に形成されたものであ
って、又、当該半導体集積回路が、当該半導体集積回路
の外側のスクライブラインにて、前記半導体ウエハから
切断されるものであり、前記パッド論理状態設定部及び
前記テスト専用パッドが、当該半導体集積回路の外周乃
至はスクライブライン上に作り込まれていることによ
り、前記課題を達成すると共に、前記ダイシング工程後
のその半導体集積回路チップの小型化あるいは集積度の
向上等をより図ったものである。
【0018】又、前記半導体集積回路において、当該半
導体集積回路が、複数、半導体ウエハ上に形成されたも
のであって、又、当該半導体集積回路の外側のスクライ
ブラインにて、前記半導体ウエハから切断されるもので
あり、前記パッド論理状態設定部が、当該半導体集積回
路の外周乃至はスクライブライン上に作り込まれ、前記
半導体ウエハ上の複数の当該半導体集積回路に共用され
る前記テスト専用パッドの少なくとも一部が、前記半導
体ウエハの外周に作り込まれていることにより、前記課
題を達成すると共に、1つの半導体ウエハ上にある複数
の前記半導体集積回路をテストする際、前記プローブカ
ードの基本的に1回の位置決めにて、このような複数の
前記半導体集積回路に対する前記プローブテストを可能
とし、そのテスト作業能率向上、又テスト時間の短縮等
を図ったものである。
導体集積回路が、複数、半導体ウエハ上に形成されたも
のであって、又、当該半導体集積回路の外側のスクライ
ブラインにて、前記半導体ウエハから切断されるもので
あり、前記パッド論理状態設定部が、当該半導体集積回
路の外周乃至はスクライブライン上に作り込まれ、前記
半導体ウエハ上の複数の当該半導体集積回路に共用され
る前記テスト専用パッドの少なくとも一部が、前記半導
体ウエハの外周に作り込まれていることにより、前記課
題を達成すると共に、1つの半導体ウエハ上にある複数
の前記半導体集積回路をテストする際、前記プローブカ
ードの基本的に1回の位置決めにて、このような複数の
前記半導体集積回路に対する前記プローブテストを可能
とし、そのテスト作業能率向上、又テスト時間の短縮等
を図ったものである。
【0019】
【作用】前記半導体集積回路チップの外部への接続に用
いるボンディングワイヤに比べ、前記プローブテストに
用いられる前記プローブピンについては、その狭ピッチ
化はより困難である。これは、例えばワイヤボンディン
グに用いるアルミニウムや金等のワイヤは、ある程度の
引張強度が確保されたものであればよい。これと比較し
て、前記プローブピンについては、その先端を所望のパ
ッドに接触させると共に、その接触状態を保持させなけ
ればならない。従って、該プローブピンについては、所
定の剛性を備えなければならず、その太さを細くするこ
となどには必然的に限界がある。又、このようなプロー
ブピンを多数前記プローブカードに取り付けることにつ
いても、その狭ピッチ化には限界がある。
いるボンディングワイヤに比べ、前記プローブテストに
用いられる前記プローブピンについては、その狭ピッチ
化はより困難である。これは、例えばワイヤボンディン
グに用いるアルミニウムや金等のワイヤは、ある程度の
引張強度が確保されたものであればよい。これと比較し
て、前記プローブピンについては、その先端を所望のパ
ッドに接触させると共に、その接触状態を保持させなけ
ればならない。従って、該プローブピンについては、所
定の剛性を備えなければならず、その太さを細くするこ
となどには必然的に限界がある。又、このようなプロー
ブピンを多数前記プローブカードに取り付けることにつ
いても、その狭ピッチ化には限界がある。
【0020】このような点に鑑み、本発明では、前記プ
ローブピンにて接触されるテスト対象となる前記半導体
集積回路側のパッドについて、その大きさやピッチをよ
り拡大するという観点でなされている。
ローブピンにて接触されるテスト対象となる前記半導体
集積回路側のパッドについて、その大きさやピッチをよ
り拡大するという観点でなされている。
【0021】このように前記プローブピンにて接触され
るパッドの大きさやピッチを拡大するため、本発明にお
いては、より数の少ないテスト専用パッドを、テスト対
象となる半導体集積回路を作り込んだ前記半導体ウエハ
上の、その半導体集積回路チップ外周や、その更に外側
のスクライブライン上、あるいは、このようなスクライ
ブラインより更に外側の該半導体ウエハの外周に設ける
ようにしている。又、本発明においては、このような数
の限られた前記テスト専用パッドから、テスト対象の前
記半導体集積回路の多数の前記パッドに対して信号を出
力するために、特にシフトレジスタを構成するように
し、このような限られた数の前記テスト専用パッドから
順次シリアルに、テスト対象のこのような半導体集積回
路の前記パッドへ設定する論理状態を入力するようにし
ている。
るパッドの大きさやピッチを拡大するため、本発明にお
いては、より数の少ないテスト専用パッドを、テスト対
象となる半導体集積回路を作り込んだ前記半導体ウエハ
上の、その半導体集積回路チップ外周や、その更に外側
のスクライブライン上、あるいは、このようなスクライ
ブラインより更に外側の該半導体ウエハの外周に設ける
ようにしている。又、本発明においては、このような数
の限られた前記テスト専用パッドから、テスト対象の前
記半導体集積回路の多数の前記パッドに対して信号を出
力するために、特にシフトレジスタを構成するように
し、このような限られた数の前記テスト専用パッドから
順次シリアルに、テスト対象のこのような半導体集積回
路の前記パッドへ設定する論理状態を入力するようにし
ている。
【0022】図1は、本発明の要旨を示すブロック図で
ある。
ある。
【0023】この図1において、パッド論理状態設定部
10は、トライステート出力バッファゲート12と、設
定論理状態記憶部16と、設定選択状態記憶部18とに
より構成されている。
10は、トライステート出力バッファゲート12と、設
定論理状態記憶部16と、設定選択状態記憶部18とに
より構成されている。
【0024】まず、前記トライステート出力バッファゲ
ート12は、入力及び出力と共に、選択入力を有する、
トライステート出力のものである。即ち、該トライステ
ート出力バッファゲート12は、前記選択入力へ入力さ
れる論理状態に応じて、ハイインピーダンス状態、ある
いはその前記入力へ入力される論理状態に応じたH状態
又はL状態を出力する。特に、該トライステート出力バ
ッファゲート12は、パッド2の1つに接続された、そ
の前記出力から、このようなトライステートの論理状態
を出力するものである。
ート12は、入力及び出力と共に、選択入力を有する、
トライステート出力のものである。即ち、該トライステ
ート出力バッファゲート12は、前記選択入力へ入力さ
れる論理状態に応じて、ハイインピーダンス状態、ある
いはその前記入力へ入力される論理状態に応じたH状態
又はL状態を出力する。特に、該トライステート出力バ
ッファゲート12は、パッド2の1つに接続された、そ
の前記出力から、このようなトライステートの論理状態
を出力するものである。
【0025】次に、前記設定論理状態記憶部16は、こ
のような前記トライステート出力バッファゲート12の
前記入力へ入力する論理状態を記憶する。又、前記設定
選択状態記憶部18は、前記トラステート出力バッファ
ゲート12の前記選択入力へ入力する論理状態を記憶す
る。
のような前記トライステート出力バッファゲート12の
前記入力へ入力する論理状態を記憶する。又、前記設定
選択状態記憶部18は、前記トラステート出力バッファ
ゲート12の前記選択入力へ入力する論理状態を記憶す
る。
【0026】本発明においては、このような構成の前記
パッド論理状態設定部10を、テスト対象となる前記半
導体集積回路のそれぞれの前記パッド2に対して、1つ
ずつ設けるようにしている。
パッド論理状態設定部10を、テスト対象となる前記半
導体集積回路のそれぞれの前記パッド2に対して、1つ
ずつ設けるようにしている。
【0027】更に、このような複数の前記パッド論理状
態設定部10について、複数の前記設定論理状態記憶部
16及び複数の前記設定選択状態記憶部18によって、
シフトレジスタを構成するようにしている。このシフト
レジスタは、テスト対象となる前記半導体集積回路外部
から入力される信号に従って、当該半導体集積回路外部
から入力される論理状態が順次シフトされるものであ
る。
態設定部10について、複数の前記設定論理状態記憶部
16及び複数の前記設定選択状態記憶部18によって、
シフトレジスタを構成するようにしている。このシフト
レジスタは、テスト対象となる前記半導体集積回路外部
から入力される信号に従って、当該半導体集積回路外部
から入力される論理状態が順次シフトされるものであ
る。
【0028】更に、本発明においては、前記シフトレジ
スタへテスト対象の当該半導体集積回路外部から論理状
態を入力するために、特に、テスト専用パッドを備えて
いる。更に、該シフトレジスタに記憶される論理状態を
順次シフトさせる信号、例えば前記図1では、クロック
信号CKを、当該半導体集積回路外部から入力するため
の別の前記テスト専用パッドを備えている。
スタへテスト対象の当該半導体集積回路外部から論理状
態を入力するために、特に、テスト専用パッドを備えて
いる。更に、該シフトレジスタに記憶される論理状態を
順次シフトさせる信号、例えば前記図1では、クロック
信号CKを、当該半導体集積回路外部から入力するため
の別の前記テスト専用パッドを備えている。
【0029】以上説明したように、本発明においては、
前述のようにシフトレジスタを活用するようにしている
ため、テスト対象となる前記半導体集積回路のパッド数
が増大したとしても、ごく限られた数の前記テスト専用
パッドのみを備えればよい。このように該テスト専用パ
ッドの数は限られているため、該テスト専用パッドの大
きさをより大きくしたり、該テスト専用パッドの配置間
隔をより広くすることも可能である。
前述のようにシフトレジスタを活用するようにしている
ため、テスト対象となる前記半導体集積回路のパッド数
が増大したとしても、ごく限られた数の前記テスト専用
パッドのみを備えればよい。このように該テスト専用パ
ッドの数は限られているため、該テスト専用パッドの大
きさをより大きくしたり、該テスト専用パッドの配置間
隔をより広くすることも可能である。
【0030】従って、前記プローブカードに設けられ
る、前記テスト専用パッドへ接触させる前記プローブピ
ンの数を減少することができるだけでなく、その配置間
隔をより拡大することが可能であり、そのプローブピン
の太さをより太くすることも可能である。従って、該プ
ローブカードのコスト低減を図ることができるだけでな
く、その構造をより丈夫にすることができ、信頼性等を
向上することも可能である。
る、前記テスト専用パッドへ接触させる前記プローブピ
ンの数を減少することができるだけでなく、その配置間
隔をより拡大することが可能であり、そのプローブピン
の太さをより太くすることも可能である。従って、該プ
ローブカードのコスト低減を図ることができるだけでな
く、その構造をより丈夫にすることができ、信頼性等を
向上することも可能である。
【0031】又、本発明においては、テスト対象の前記
半導体集積回路の前記パッドの数が増大したとしても、
必ずしも前記テスト専用パッドの数は増大しない。むし
ろ、テスト対象となる前記半導体集積回路の種類等に応
じて前記パッドの数が異なっても、前記テスト専用パッ
ドの数やその配置パターンを一定とすることもできる。
従って、テスト対象の多種に亘る前記半導体集積回路に
対して、前記プローブピンの数及びその配置パターンが
同一の前記プローブカードを共用することも考えられ
る。これによって、該プローブカードに関するコストや
保守に要する能力を低減することができる。
半導体集積回路の前記パッドの数が増大したとしても、
必ずしも前記テスト専用パッドの数は増大しない。むし
ろ、テスト対象となる前記半導体集積回路の種類等に応
じて前記パッドの数が異なっても、前記テスト専用パッ
ドの数やその配置パターンを一定とすることもできる。
従って、テスト対象の多種に亘る前記半導体集積回路に
対して、前記プローブピンの数及びその配置パターンが
同一の前記プローブカードを共用することも考えられ
る。これによって、該プローブカードに関するコストや
保守に要する能力を低減することができる。
【0032】更に、このように前記テスト専用パッドの
大きさはより大きく、その配置間隔もより拡大されてい
るため、前記プローブテスト時の前記プロードカードの
位置決め精度をより抑えることも可能である。従って、
この点での、前記半導体集積回路テスト装置のコストを
より低減することが可能である。
大きさはより大きく、その配置間隔もより拡大されてい
るため、前記プローブテスト時の前記プロードカードの
位置決め精度をより抑えることも可能である。従って、
この点での、前記半導体集積回路テスト装置のコストを
より低減することが可能である。
【0033】なお、本発明はこれに限定されるものでは
ないが、前記パッド論理状態設定部10や前記テスト専
用パッドを、一般には、テスト対象の前記半導体集積回
路の外周に作ることができる。更には、これらパッド論
理状態設定部10やテスト専用パッドを、このような半
導体集積回路の外周の更に外側にある、前記スクライブ
ライン上に作り込むことも可能である。該スクライブラ
インは、前記ダイシング工程での切り代となる。従っ
て、前記スクライブライン上等へ設けることで、このよ
うなダイシング工程の後の、パッケージング等される前
記半導体集積回路チップについては、これらパッド論理
状態設定部10やテスト専用パッドの、少なくともその
一部は切り代となって含まれず、該半導体集積回路チッ
プの小型化あるいは集積度向上等を図ることが可能であ
る。
ないが、前記パッド論理状態設定部10や前記テスト専
用パッドを、一般には、テスト対象の前記半導体集積回
路の外周に作ることができる。更には、これらパッド論
理状態設定部10やテスト専用パッドを、このような半
導体集積回路の外周の更に外側にある、前記スクライブ
ライン上に作り込むことも可能である。該スクライブラ
インは、前記ダイシング工程での切り代となる。従っ
て、前記スクライブライン上等へ設けることで、このよ
うなダイシング工程の後の、パッケージング等される前
記半導体集積回路チップについては、これらパッド論理
状態設定部10やテスト専用パッドの、少なくともその
一部は切り代となって含まれず、該半導体集積回路チッ
プの小型化あるいは集積度向上等を図ることが可能であ
る。
【0034】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【0035】図2は、本発明が適用された半導体集積回
路の第1実施例のテスト専用回路部を中心としたブロッ
ク図である。
路の第1実施例のテスト専用回路部を中心としたブロッ
ク図である。
【0036】この図2において、テスト対象となる前記
半導体集積回路に作り込む、テスト対象となる論理回路
は、内部論理回路1cで示される。該内部論理回路1c
は、ボンディングパッド2によって、その半導体集積回
路外部と接続される。多数設けられる前記ボンディング
パッド2は、その半導体集積回路チップのレイアウトに
おいて、前記内部論理回路1cの外側(外周)に設けら
れる。
半導体集積回路に作り込む、テスト対象となる論理回路
は、内部論理回路1cで示される。該内部論理回路1c
は、ボンディングパッド2によって、その半導体集積回
路外部と接続される。多数設けられる前記ボンディング
パッド2は、その半導体集積回路チップのレイアウトに
おいて、前記内部論理回路1cの外側(外周)に設けら
れる。
【0037】更に、前記半導体集積回路チップのこのよ
うな多数の前記ボンディングパッド2の外側には、テス
ト専用回路部1bが設けられている。該テスト専用回路
部1b内には、前記ボンディングパッド2毎に、パッド
テスト回路部6が設けられている。該パッドテスト回路
部6は、パッド論理状態設定部10と、パッド論理状態
読み出し部20Aとにより構成される。
うな多数の前記ボンディングパッド2の外側には、テス
ト専用回路部1bが設けられている。該テスト専用回路
部1b内には、前記ボンディングパッド2毎に、パッド
テスト回路部6が設けられている。該パッドテスト回路
部6は、パッド論理状態設定部10と、パッド論理状態
読み出し部20Aとにより構成される。
【0038】まず、詳しく後述するように前記パッド論
理状態設定部10が有するシフトレジスタ側設定論理状
態記憶部として用いられるD型フリップフロップ16
a、及びシフトレジスタ側設定選択状態記憶部として用
いられるD型フリップフロップ18aは、複数の該パッ
ド論理状態設定部10をその入力SI及び出力SUを相
互に順次シリアル接続することで、シフトレジスタとし
て構成される。又、詳しく後述するように前記パッド論
理状態読み出し部20Aの読み出し論理状態記憶部とし
て用いられるD型フリップフロップ22は、複数の該パ
ッド論理状態読み出し部20Aをその入力RI及び出力
RUを相互に順次シリアル接続することで、シフトレジ
スタが構成される。又、これらパッド論理状態設定部1
0の出力TUと、前記パッド論理状態読み出し部20A
の入力TIとは、対応する1つのパッド2へ接続されて
いる。
理状態設定部10が有するシフトレジスタ側設定論理状
態記憶部として用いられるD型フリップフロップ16
a、及びシフトレジスタ側設定選択状態記憶部として用
いられるD型フリップフロップ18aは、複数の該パッ
ド論理状態設定部10をその入力SI及び出力SUを相
互に順次シリアル接続することで、シフトレジスタとし
て構成される。又、詳しく後述するように前記パッド論
理状態読み出し部20Aの読み出し論理状態記憶部とし
て用いられるD型フリップフロップ22は、複数の該パ
ッド論理状態読み出し部20Aをその入力RI及び出力
RUを相互に順次シリアル接続することで、シフトレジ
スタが構成される。又、これらパッド論理状態設定部1
0の出力TUと、前記パッド論理状態読み出し部20A
の入力TIとは、対応する1つのパッド2へ接続されて
いる。
【0039】更に、全ての前記パッド論理状態設定部1
0のその入力CK、及び全ての前記パッド論理状態読み
出し部20Aのその入力CKは、いずれも、テスト専用
パッド4Aへ接続されている。該テスト専用パッド4A
からは、複数の前記パッド論理状態設定部10にて構成
されるシフトレジスタで記憶される論理状態を順次シフ
トする際の、又、複数の前記パッド論理状態読み出し部
20Aにて構成される前記シフトレジスタで記憶される
論理状態を順次シフトさせるクロック信号CKが入力さ
れる。
0のその入力CK、及び全ての前記パッド論理状態読み
出し部20Aのその入力CKは、いずれも、テスト専用
パッド4Aへ接続されている。該テスト専用パッド4A
からは、複数の前記パッド論理状態設定部10にて構成
されるシフトレジスタで記憶される論理状態を順次シフ
トする際の、又、複数の前記パッド論理状態読み出し部
20Aにて構成される前記シフトレジスタで記憶される
論理状態を順次シフトさせるクロック信号CKが入力さ
れる。
【0040】同様に、全ての該パッド論理状態設定部1
0の入力STは、テスト専用パッド4Bへ接続されてい
る。前記テスト専用パッド4Bからは、シフトレジスタ
として構成され順次シフトしながら設定された複数の前
記パッド論理状態設定部10における論理状態を、それ
ぞれに対応する前記ボンディングパッド2側へ出力する
ように、前記D型ラッチ18bあるいは16bへ実際に
取り込むためのストローブST信号が入力される。
0の入力STは、テスト専用パッド4Bへ接続されてい
る。前記テスト専用パッド4Bからは、シフトレジスタ
として構成され順次シフトしながら設定された複数の前
記パッド論理状態設定部10における論理状態を、それ
ぞれに対応する前記ボンディングパッド2側へ出力する
ように、前記D型ラッチ18bあるいは16bへ実際に
取り込むためのストローブST信号が入力される。
【0041】全ての前記パッド論理状態読み出し部20
Aの前記入力SLは、いずれも、テスト専用パッド4C
へ接続されている。前記テスト専用パッド4Cからは、
対応する前記ボンディングパッド2から前記パッド論理
状態読み出し部20Aへ論理状態を読み出すための選択
信号STが入力される。
Aの前記入力SLは、いずれも、テスト専用パッド4C
へ接続されている。前記テスト専用パッド4Cからは、
対応する前記ボンディングパッド2から前記パッド論理
状態読み出し部20Aへ論理状態を読み出すための選択
信号STが入力される。
【0042】次に、前述のように順次シリアルに接続さ
れた複数の前記パッド論理状態設定部10の、その全体
の一端の前記入力SIには、データ制御回路30の出力
SUが接続されている。又、前記入力RI及び前記出力
RUについて順次シリアルに接続された複数の前記パッ
ド論理状態読み出し部20Aの、その全体の一端の前記
出力RUには、前記データ制御回路30の入力RIが接
続されている。又、該データ制御回路30の入力SLに
は、前記テスト専用パッド4Cが接続され、入出力DT
にはテスト専用パッド4Dが接続されている。該データ
制御回路30は、複数の前記パッド論理状態設定部10
にて構成されたシフトレジスタに対して当該半導体集積
回路外部から論理状態を前記テスト専用パッド4Dから
入力するか、あるいは、複数の前記パッド論理状態読み
出し部20Aにて構成された前記シフトレジスタから当
該半導体集積回路外部へ前記テスト専用パッド4Dを経
て出力するかを切り替え選択するものである。この切り
替え選択は、前記入力SLへ入力される信号に従ってな
される。
れた複数の前記パッド論理状態設定部10の、その全体
の一端の前記入力SIには、データ制御回路30の出力
SUが接続されている。又、前記入力RI及び前記出力
RUについて順次シリアルに接続された複数の前記パッ
ド論理状態読み出し部20Aの、その全体の一端の前記
出力RUには、前記データ制御回路30の入力RIが接
続されている。又、該データ制御回路30の入力SLに
は、前記テスト専用パッド4Cが接続され、入出力DT
にはテスト専用パッド4Dが接続されている。該データ
制御回路30は、複数の前記パッド論理状態設定部10
にて構成されたシフトレジスタに対して当該半導体集積
回路外部から論理状態を前記テスト専用パッド4Dから
入力するか、あるいは、複数の前記パッド論理状態読み
出し部20Aにて構成された前記シフトレジスタから当
該半導体集積回路外部へ前記テスト専用パッド4Dを経
て出力するかを切り替え選択するものである。この切り
替え選択は、前記入力SLへ入力される信号に従ってな
される。
【0043】図3は、本第1実施例における半導体集積
回路チップの概略レイアウト図である。
回路チップの概略レイアウト図である。
【0044】この図3においては、前記図2に示した前
記テスト専用回路部1bと該テスト専用回路部1bの内
側に配置される多数の前記ボンディングパッド2と、前
記内部論理回路1cとが、内部回路領域1aに作り込ま
れる。該内部回路領域1aが作り込まれた半導体集積回
路チップ1における、この図3での下方には、図示され
る如く、前記テスト専用パッド4A〜4D、4G、4V
が配置されている。これらテスト専用パッド4A〜4
D、4G、4Vは、前記内部回路領域1aへ作り込まれ
る多数の前記ボンディングパッド2よりも、その大きさ
がより大きくされ、その配置間隔がより拡大されてい
る。
記テスト専用回路部1bと該テスト専用回路部1bの内
側に配置される多数の前記ボンディングパッド2と、前
記内部論理回路1cとが、内部回路領域1aに作り込ま
れる。該内部回路領域1aが作り込まれた半導体集積回
路チップ1における、この図3での下方には、図示され
る如く、前記テスト専用パッド4A〜4D、4G、4V
が配置されている。これらテスト専用パッド4A〜4
D、4G、4Vは、前記内部回路領域1aへ作り込まれ
る多数の前記ボンディングパッド2よりも、その大きさ
がより大きくされ、その配置間隔がより拡大されてい
る。
【0045】図4は、本第1実施例の半導体集積回路チ
ップの一部が拡大されたレイアウト図である。
ップの一部が拡大されたレイアウト図である。
【0046】この図4は、前記図3のレイアウト図の前
記半導体集積回路チップ1の、特に該図3での右下部の
拡大図となっている。即ち、前記テスト専用パッド4A
〜4Dの配置位置付近の拡大図となっている。
記半導体集積回路チップ1の、特に該図3での右下部の
拡大図となっている。即ち、前記テスト専用パッド4A
〜4Dの配置位置付近の拡大図となっている。
【0047】この図4に示される如く、前記内部回路領
域1aの最も外側は、前記テスト専用回路部1bが作り
込まれる領域となっている。又、該領域の内側には、多
数の前記ボンディングパッド2が配列配置されている。
更に、このように配列された多数の該ボンディングパッ
ド2の内側の領域には、前記内部論理回路1cが作り込
まれている。
域1aの最も外側は、前記テスト専用回路部1bが作り
込まれる領域となっている。又、該領域の内側には、多
数の前記ボンディングパッド2が配列配置されている。
更に、このように配列された多数の該ボンディングパッ
ド2の内側の領域には、前記内部論理回路1cが作り込
まれている。
【0048】まず、多数の前記ボンディングパッド2
は、前記内部論理回路1c内の所定配線へ接続されてい
る。従って、後工程で前記ボンディングパッド2へ実際
にワイヤがボンディングされることで、前記内部論理回
路1c中の回路が当該半導体集積回路の外部へ接続され
る。又、複数のこれらボンディングパッド2は、更に、
前記テスト専用回路部1bへも接続されている。又、該
テスト専用回路部1bは、図示される前記テスト専用パ
ッド4A〜4D、及び図示されない前記テスト専用パッ
ド4G及び4Vに、前記図2を用い前述したように接続
されている。
は、前記内部論理回路1c内の所定配線へ接続されてい
る。従って、後工程で前記ボンディングパッド2へ実際
にワイヤがボンディングされることで、前記内部論理回
路1c中の回路が当該半導体集積回路の外部へ接続され
る。又、複数のこれらボンディングパッド2は、更に、
前記テスト専用回路部1bへも接続されている。又、該
テスト専用回路部1bは、図示される前記テスト専用パ
ッド4A〜4D、及び図示されない前記テスト専用パッ
ド4G及び4Vに、前記図2を用い前述したように接続
されている。
【0049】なお、この図4において、前記半導体集積
回路チップ1が実際にパッケージングされた後に必要な
部分は、前記ボンディングパッド2が配列されている部
分より内側のみである。従って、前記ダイシング工程で
切断される前記スクライブラインは、配列された前記ボ
ンディングパッド2より外側となる。
回路チップ1が実際にパッケージングされた後に必要な
部分は、前記ボンディングパッド2が配列されている部
分より内側のみである。従って、前記ダイシング工程で
切断される前記スクライブラインは、配列された前記ボ
ンディングパッド2より外側となる。
【0050】図5は、本第1実施例に用いられる前記パ
ッド論理状態設定部の論理回路図である。
ッド論理状態設定部の論理回路図である。
【0051】この図5に示す如く、前記図2に示した前
記パッド論理状態設定部10は、トライステート出力バ
ッファゲート12と、エッジトリガ型のD型フリップフ
ロップ16a及び18aと、ストローブ型のD型フリッ
プフロップ16b及び18bとにより構成されている。
記パッド論理状態設定部10は、トライステート出力バ
ッファゲート12と、エッジトリガ型のD型フリップフ
ロップ16a及び18aと、ストローブ型のD型フリッ
プフロップ16b及び18bとにより構成されている。
【0052】前記D型フリップフロップ16a及び16
bにて、前記図1に示す前記設定論理状態記憶部16が
構成される。即ち、本実施例においては、前記設定論理
状態記憶部16は、シフトレジスタ側記憶部の前記D型
ラッチ16aと、設定側記憶部の前記D型フリップフロ
ップ16bを有する。又、前記D型フリップフロップ1
8a及び18bによって、前記設定選択状態記憶部18
が構成される。即ち、前記設定選択状態記憶部18は、
シフトレジスタ側記憶部の前記D型フリップフロップ1
8aと、設定側記憶部の前記D型フリップフロップ18
bとで構成される。
bにて、前記図1に示す前記設定論理状態記憶部16が
構成される。即ち、本実施例においては、前記設定論理
状態記憶部16は、シフトレジスタ側記憶部の前記D型
ラッチ16aと、設定側記憶部の前記D型フリップフロ
ップ16bを有する。又、前記D型フリップフロップ1
8a及び18bによって、前記設定選択状態記憶部18
が構成される。即ち、前記設定選択状態記憶部18は、
シフトレジスタ側記憶部の前記D型フリップフロップ1
8aと、設定側記憶部の前記D型フリップフロップ18
bとで構成される。
【0053】ここで、このようなシフトレジスタ側記憶
部とされた前記D型フリップフロップ16a及び18a
については、複数の前記パッド論理状態設定部10にお
いて相互に前記入力SI及び前記出力SUでシリアルに
接続されることで、シフトレジスタを構成する。又、こ
のようなシフトレジスタの一部とされる前記D型フリッ
プフロップ16a及び18aに対して、まず前記D型フ
リップフロップ16bは、順次シフトされながら前記D
型フリップフロップ16aへ設定された論理状態を、前
記トライステート出力バッファゲート12の前記出力へ
出力するよう取り込み、記憶する。一方、前記D型フリ
ップフロップ18bは、シフトレジスタの一部として順
次シフトされ設定された前記D型フリップフロップ18
aの論理状態を、前記トライステート出力バッファゲー
ト12の前記選択入力へ出力するよう取り込み、記憶す
る。
部とされた前記D型フリップフロップ16a及び18a
については、複数の前記パッド論理状態設定部10にお
いて相互に前記入力SI及び前記出力SUでシリアルに
接続されることで、シフトレジスタを構成する。又、こ
のようなシフトレジスタの一部とされる前記D型フリッ
プフロップ16a及び18aに対して、まず前記D型フ
リップフロップ16bは、順次シフトされながら前記D
型フリップフロップ16aへ設定された論理状態を、前
記トライステート出力バッファゲート12の前記出力へ
出力するよう取り込み、記憶する。一方、前記D型フリ
ップフロップ18bは、シフトレジスタの一部として順
次シフトされ設定された前記D型フリップフロップ18
aの論理状態を、前記トライステート出力バッファゲー
ト12の前記選択入力へ出力するよう取り込み、記憶す
る。
【0054】このように、本実施例で用いられる前記パ
ッド論理状態設定部10において、前記設定論理状態記
憶部16及び前記設定選択状態記憶部18が、いずれも
前記シフトレジスタ側記憶部と前記設定側記憶部とによ
って構成されているため、複数の前記パッド論理状態設
定部10によるシフトレジスタが論理状態を順次シフト
する際にも、前記トライステート出力バッファゲート1
2の出力する論理状態は影響を受けない。
ッド論理状態設定部10において、前記設定論理状態記
憶部16及び前記設定選択状態記憶部18が、いずれも
前記シフトレジスタ側記憶部と前記設定側記憶部とによ
って構成されているため、複数の前記パッド論理状態設
定部10によるシフトレジスタが論理状態を順次シフト
する際にも、前記トライステート出力バッファゲート1
2の出力する論理状態は影響を受けない。
【0055】又、このように論理状態を順次シフトしな
がら前記D型フリップフロップ16aあるいは18aに
設定した後には、信号STを入力することで、前記D型
フリップフロップ16aに記憶され、その出力(Qバ
ー)から出力される論理状態は前記D型フリップフロッ
プ16bに取り込まれる。又、該D型フリップフロップ
16bに取り込まれた論理状態は、前記トライステート
出力バッファゲート12の前記入力へ出力される。
がら前記D型フリップフロップ16aあるいは18aに
設定した後には、信号STを入力することで、前記D型
フリップフロップ16aに記憶され、その出力(Qバ
ー)から出力される論理状態は前記D型フリップフロッ
プ16bに取り込まれる。又、該D型フリップフロップ
16bに取り込まれた論理状態は、前記トライステート
出力バッファゲート12の前記入力へ出力される。
【0056】又、このように順次シフトされ設定され
た、前記D型フリップフロップ18aに記憶され、その
出力(Qバー)から出力される論理状態は、前記信号S
Tによって前記D型フリップフロップ18bへ取り込ま
れ、記憶される。又、該D型フリップフロップ18bに
取り込まれた論理状態は、前記トライステート出力バッ
ファゲート12の前記選択入力へ出力される。
た、前記D型フリップフロップ18aに記憶され、その
出力(Qバー)から出力される論理状態は、前記信号S
Tによって前記D型フリップフロップ18bへ取り込ま
れ、記憶される。又、該D型フリップフロップ18bに
取り込まれた論理状態は、前記トライステート出力バッ
ファゲート12の前記選択入力へ出力される。
【0057】図6は、本第1実施例に用いられる前記パ
ッド論理状態読み出し部の論理回路図である。
ッド論理状態読み出し部の論理回路図である。
【0058】この図6においては、前記図2に示した前
記パッド論理状態読み出し部20Aの論理回路図が示さ
れる。該パッド論理状態読み出し部20Aは、読み出し
論理状態記憶部として用いられるD型フリップフロップ
22と、マルチプレクサ24と、バッファゲート14と
により構成される。このような前記パッド論理状態読み
出し部20Aは、複数の前記ボンディングパッド2に対
応して複数設けられ、それぞれの前記入力RI及びそれ
ぞれの前記出力RUについて、相互にシリアルに接続さ
れ、シフトレジスタとして動作するようにされる。
記パッド論理状態読み出し部20Aの論理回路図が示さ
れる。該パッド論理状態読み出し部20Aは、読み出し
論理状態記憶部として用いられるD型フリップフロップ
22と、マルチプレクサ24と、バッファゲート14と
により構成される。このような前記パッド論理状態読み
出し部20Aは、複数の前記ボンディングパッド2に対
応して複数設けられ、それぞれの前記入力RI及びそれ
ぞれの前記出力RUについて、相互にシリアルに接続さ
れ、シフトレジスタとして動作するようにされる。
【0059】まず、前記マルチプレクサ24は、2入力
である。即ち、該マルチプレクサ24は、その選択入力
SへH状態が入力されると、その入力1へ入力される論
理状態をその出力Uへ出力する。又、該マルチプレクサ
24は、前記選択入力SへL状態が入力されると、その
入力0へ入力される論理状態を前記出力Uから出力す
る。
である。即ち、該マルチプレクサ24は、その選択入力
SへH状態が入力されると、その入力1へ入力される論
理状態をその出力Uへ出力する。又、該マルチプレクサ
24は、前記選択入力SへL状態が入力されると、その
入力0へ入力される論理状態を前記出力Uから出力す
る。
【0060】該マルチプレクサ24の前記入力1へは、
前記バッファゲート14を経て、対応する前記ボンディ
ングパッド2の論理状態が入力される。一方、該マルチ
プレクサ24の前記入力0へは、前記D型フリップフロ
ップ22の出力Qの論理状態が入力される。
前記バッファゲート14を経て、対応する前記ボンディ
ングパッド2の論理状態が入力される。一方、該マルチ
プレクサ24の前記入力0へは、前記D型フリップフロ
ップ22の出力Qの論理状態が入力される。
【0061】ここで、前記テスト専用パッド4Cから入
力される前記信号SLをH状態とし、この後、前記テス
ト専用パッド4Aから前記クロック信号CKを入力する
と、前記ボンディングパッド2の論理状態は、当段のパ
ッド論理状態読み出し部20Aの前記バッファゲート1
4及び前記マルチプレクサ14を経て、次段のパッド論
理状態読み出し部20Aの前記D型フリップフロップ2
2へ取り込まれる。この後、前記テスト専用パッド4C
から入力される前記信号SLの論理状態をL状態とした
後、前記テスト専用パッド4Aから前記クロック信号C
Kを順次入力すれば、前記ボンディングパッド2からこ
のように対応する前記D型フリップフロップ22へ取り
込まれた論理状態は順次シフトされる。最終的には、こ
のように順次シフトされる論理状態は、前記データ制御
回路30を経て、前記テスト専用パッド4Dから出力す
ることができる。
力される前記信号SLをH状態とし、この後、前記テス
ト専用パッド4Aから前記クロック信号CKを入力する
と、前記ボンディングパッド2の論理状態は、当段のパ
ッド論理状態読み出し部20Aの前記バッファゲート1
4及び前記マルチプレクサ14を経て、次段のパッド論
理状態読み出し部20Aの前記D型フリップフロップ2
2へ取り込まれる。この後、前記テスト専用パッド4C
から入力される前記信号SLの論理状態をL状態とした
後、前記テスト専用パッド4Aから前記クロック信号C
Kを順次入力すれば、前記ボンディングパッド2からこ
のように対応する前記D型フリップフロップ22へ取り
込まれた論理状態は順次シフトされる。最終的には、こ
のように順次シフトされる論理状態は、前記データ制御
回路30を経て、前記テスト専用パッド4Dから出力す
ることができる。
【0062】図7は、本第1実施例に用いられる前記デ
ータ制御回路の論理回路図である。
ータ制御回路の論理回路図である。
【0063】この図7においては、前記図2に示した前
記データ制御回路30の論理回路図が示される。該デー
タ制御回路30は、トライステート出力バッファゲート
12と、バッファゲート14とにより構成される。
記データ制御回路30の論理回路図が示される。該デー
タ制御回路30は、トライステート出力バッファゲート
12と、バッファゲート14とにより構成される。
【0064】まず、前記トライステート出力バッファゲ
ート12の出力及び前記バッファゲート14の入力は、
いずれも、該データ制御回路30の入出力DTへ接続さ
れている。該入出力DTは、前記テスト専用パッド4D
へ接続されている。又、前記トライステート出力バッフ
ァゲートについて、その入力は前記データ制御回路30
の前記入力RIに接続され、その選択入力は該データ制
御回路30の前記入力SLへ接続されている。又、前記
バッファゲート14については、その出力は前記データ
制御回路30の前記出力SUへ接続されている。
ート12の出力及び前記バッファゲート14の入力は、
いずれも、該データ制御回路30の入出力DTへ接続さ
れている。該入出力DTは、前記テスト専用パッド4D
へ接続されている。又、前記トライステート出力バッフ
ァゲートについて、その入力は前記データ制御回路30
の前記入力RIに接続され、その選択入力は該データ制
御回路30の前記入力SLへ接続されている。又、前記
バッファゲート14については、その出力は前記データ
制御回路30の前記出力SUへ接続されている。
【0065】従って、このようなデータ制御回路30に
あって、前記テスト専用パッド4Dへ接続されている前
記入出力DTの論理状態は、前記バッファゲート14を
経て、前記図2で最も下段に示される前記パッド論理状
態設定部10の前記入力SIへ出力される。又、前記デ
ータ制御回路30の前記入力SLが接続される前記テス
ト専用パッド4CからH状態を入力することで、前記図
2で最も下段に示される前記パッド論理状態読み出し部
20Aの前記出力RUの論理状態を、前記トライステー
ト出力バッファゲート12を経て前記テスト専用パッド
4Dへ出力することができる。
あって、前記テスト専用パッド4Dへ接続されている前
記入出力DTの論理状態は、前記バッファゲート14を
経て、前記図2で最も下段に示される前記パッド論理状
態設定部10の前記入力SIへ出力される。又、前記デ
ータ制御回路30の前記入力SLが接続される前記テス
ト専用パッド4CからH状態を入力することで、前記図
2で最も下段に示される前記パッド論理状態読み出し部
20Aの前記出力RUの論理状態を、前記トライステー
ト出力バッファゲート12を経て前記テスト専用パッド
4Dへ出力することができる。
【0066】以下、具体例にて、本実施例の作用を説明
する。
する。
【0067】まず、以下の作用の説明の前提として、前
記図2に示される前記テスト専用回路部1bに接続され
る前記ボンディングパッド2の個数を合計4個とし、こ
れに対応する前記パッドテスト回路部6の個数を合計4
個と限定する。又、これらボンディングパッド2につい
て、前記図2において最も下方のものから順に符号P1
〜P4とする。又、これらボンディングパッドP1〜P
4それぞれに接続される前記内部論理回路1cの動作
は、図8の真理値表に示すとおりである。
記図2に示される前記テスト専用回路部1bに接続され
る前記ボンディングパッド2の個数を合計4個とし、こ
れに対応する前記パッドテスト回路部6の個数を合計4
個と限定する。又、これらボンディングパッド2につい
て、前記図2において最も下方のものから順に符号P1
〜P4とする。又、これらボンディングパッドP1〜P
4それぞれに接続される前記内部論理回路1cの動作
は、図8の真理値表に示すとおりである。
【0068】この図8においては、T1において前記内
部論理回路1cへ入力される1つの論理状態の入力パタ
ーンが示される。又、T2は、この入力パターンT1に
対して前記内部論理回路1cが動作し、その結果前記ボ
ンディングパッドP1〜P4から出力される論理状態の
出力パターンを示す。更に、T3は、前記内部論理回路
1cの前記ボンディングパッドP1〜P4に入力される
論理状態の別の入力パータンである。又、T4は、この
入力パターンT3に対する、前記内部論理回路1cの動
作結果によって前記ボンディングパッドP1〜P4から
出力される出力パターンである。
部論理回路1cへ入力される1つの論理状態の入力パタ
ーンが示される。又、T2は、この入力パターンT1に
対して前記内部論理回路1cが動作し、その結果前記ボ
ンディングパッドP1〜P4から出力される論理状態の
出力パターンを示す。更に、T3は、前記内部論理回路
1cの前記ボンディングパッドP1〜P4に入力される
論理状態の別の入力パータンである。又、T4は、この
入力パターンT3に対する、前記内部論理回路1cの動
作結果によって前記ボンディングパッドP1〜P4から
出力される出力パターンである。
【0069】又、この図8において、前記入力パターン
T1及びT3での、“1”は、H状態の入力を行うこと
を示す。“0”はL状態の入力を行うことを示す。
“X”は、H状態の入力も行わず又L状態の入力も行わ
ず、入力としてハイインピーダンス状態とすることを示
す。
T1及びT3での、“1”は、H状態の入力を行うこと
を示す。“0”はL状態の入力を行うことを示す。
“X”は、H状態の入力も行わず又L状態の入力も行わ
ず、入力としてハイインピーダンス状態とすることを示
す。
【0070】又、この図8において、前記出力パタータ
ンT2及びT4では、“H”はH状態が前記内部論理回
路1cから出力されることを示す。“L”は、L状態が
出力されることを示す。“X”は、ハイインピーダス状
態が出力されることを意味する。
ンT2及びT4では、“H”はH状態が前記内部論理回
路1cから出力されることを示す。“L”は、L状態が
出力されることを示す。“X”は、ハイインピーダス状
態が出力されることを意味する。
【0071】まず、前記入力パターンT1では、前記ボ
ンディングパッドP1、P3及びP4にのみ、H状態あ
るいはL状態の入力を行う。即ち、前記ボンディングパ
ッドP2はハイインピーダンス状態である。又、前記ボ
ンディングパッドP1及びP3へはH状態が入力され、
前記ボンディグパッドP4へはL状態が入力される。
ンディングパッドP1、P3及びP4にのみ、H状態あ
るいはL状態の入力を行う。即ち、前記ボンディングパ
ッドP2はハイインピーダンス状態である。又、前記ボ
ンディングパッドP1及びP3へはH状態が入力され、
前記ボンディグパッドP4へはL状態が入力される。
【0072】このような入力パターンT1に対して前記
内部論理回路1cから出力される前記出力パターンT2
では、前記ボンディングパッドP1、P3及びP4を経
て前記内部論理回路1cからは、ハイインピーダンス状
態が出力される。又、前記ボンディングパッドP2を経
て前記内部論理回路1cからは、H状態が出力される。
内部論理回路1cから出力される前記出力パターンT2
では、前記ボンディングパッドP1、P3及びP4を経
て前記内部論理回路1cからは、ハイインピーダンス状
態が出力される。又、前記ボンディングパッドP2を経
て前記内部論理回路1cからは、H状態が出力される。
【0073】次に、前記入力パターンT3では、前記ボ
ンディングパッドP1及びP4からH状態又はL状態の
論理状態を入力する。前記ボンディングP2及びP3は
ハイインピーダンス状態の入力となる。特に、前記ボン
ディングパッドP1からはL状態を入力し、前記ボンデ
ィングパッドP4からはH状態を入力する。
ンディングパッドP1及びP4からH状態又はL状態の
論理状態を入力する。前記ボンディングP2及びP3は
ハイインピーダンス状態の入力となる。特に、前記ボン
ディングパッドP1からはL状態を入力し、前記ボンデ
ィングパッドP4からはH状態を入力する。
【0074】前記出力パターンT4では、このような前
記入力パターンT3に対して前記内部論理回路1cは、
前記ボンディングパッドP1、P3及びP4を経て、ハ
イインピーダンス状態を出力する。又、前記ボンディン
グパッドP2からは、前記内部論理回路1cはH状態を
出力する。
記入力パターンT3に対して前記内部論理回路1cは、
前記ボンディングパッドP1、P3及びP4を経て、ハ
イインピーダンス状態を出力する。又、前記ボンディン
グパッドP2からは、前記内部論理回路1cはH状態を
出力する。
【0075】図9は、本第1実施例の動作例を示すタイ
ムチャートである。
ムチャートである。
【0076】この図9において、期間A1では、前記図
8の前記入力パターンT1を本発明を適用し設定してい
る。期間A2では、前記出力パターンT2の読み出し確
認を行っている。期間A3では、本発明を適用し前記入
力パータンT3の設定を行っている。期間A4では、前
記入力パターンT3に対応する前記出力パターンT4の
読み出し確認を行っている。
8の前記入力パターンT1を本発明を適用し設定してい
る。期間A2では、前記出力パターンT2の読み出し確
認を行っている。期間A3では、本発明を適用し前記入
力パータンT3の設定を行っている。期間A4では、前
記入力パターンT3に対応する前記出力パターンT4の
読み出し確認を行っている。
【0077】まず、この図9においては、前記テスト専
用パッド4Aから入力される前記クロック信号CKが示
される。この図9の該クロック信号CKのタイムチャー
ト上方には、前記期間A1〜A4それぞれにおける、パ
ルス番号が示される。又、この図9では、前記テスト専
用パッド4Bから入力される前記信号ST、前記テスト
専用パッド4Cから入力される前記信号SL、及び前記
テスト専用パッド4Dから入力される前記信号DTが示
される。
用パッド4Aから入力される前記クロック信号CKが示
される。この図9の該クロック信号CKのタイムチャー
ト上方には、前記期間A1〜A4それぞれにおける、パ
ルス番号が示される。又、この図9では、前記テスト専
用パッド4Bから入力される前記信号ST、前記テスト
専用パッド4Cから入力される前記信号SL、及び前記
テスト専用パッド4Dから入力される前記信号DTが示
される。
【0078】なお、この図9に示される前記信号DTに
おいて、C1〜C4は、この順に、前記ボンディングパ
ッドP1〜P4に対応する前記パッド論理状態設定部1
0の前記D型フリップフロップ18aあるいは18bに
最終的に設定される論理状態を示す。I1〜I4は、こ
の順に、前記ボンディングパッドP1〜P4に対応し
た、これらボンディングパッドP1〜P4に対応して設
けられる前記パッド論理状態設定部10の前記D型フリ
ップフロップ16aあるいは16bへ最終的に設定され
る論理状態である。符号O1〜O4は、この順に、前記
ボンディングパッドP1〜P4に対応した、これらボン
ディングパッドP1〜P4に対応して設けられる前記パ
ッド論理状態読み出し部20Aの前記D型ラッチ22に
最終的に設定される論理状態である。
おいて、C1〜C4は、この順に、前記ボンディングパ
ッドP1〜P4に対応する前記パッド論理状態設定部1
0の前記D型フリップフロップ18aあるいは18bに
最終的に設定される論理状態を示す。I1〜I4は、こ
の順に、前記ボンディングパッドP1〜P4に対応し
た、これらボンディングパッドP1〜P4に対応して設
けられる前記パッド論理状態設定部10の前記D型フリ
ップフロップ16aあるいは16bへ最終的に設定され
る論理状態である。符号O1〜O4は、この順に、前記
ボンディングパッドP1〜P4に対応した、これらボン
ディングパッドP1〜P4に対応して設けられる前記パ
ッド論理状態読み出し部20Aの前記D型ラッチ22に
最終的に設定される論理状態である。
【0079】この図9の前記期間A1において、第1番
目の前記クロック信号CKの立上がりでは、C4で示さ
れるとおり、前記ボンディングパッドP4に対応する前
記D型ラッチ18a及び18bへ設定される、H状態が
入力される。次に、第2番面の前記クロック信号CKの
立上がりでは、I4で示される如く、前記ボンディング
パッドP4に対応する前記D型フリップフロップ16a
及び16bに最終的に設定されるL状態が入力される。
第3番目の前記クロック信号CKの立上がりでは、C3
で示される如く、前記ボンディングパッドP3に対応す
る前記D型ラッチ18aあるいは18bに最終的に設定
されるH状態が入力される。第4番面の前記クロック信
号CKの立上がりでは、I3で示される如く、前記ボン
ディングパッドP3の前記D型ラッチ16a及び16b
に最終的に設定される、H状態が入力されている。以下
同様に、第5番目〜第8番目の前記クロック信号CKの
立上がりによって、対応する前記ボンディングパッドP
2あるいはP1の、前記D型ラッチ18a、18b、1
6aあるいは16bに最終的に設定される論理状態が入
力される。
目の前記クロック信号CKの立上がりでは、C4で示さ
れるとおり、前記ボンディングパッドP4に対応する前
記D型ラッチ18a及び18bへ設定される、H状態が
入力される。次に、第2番面の前記クロック信号CKの
立上がりでは、I4で示される如く、前記ボンディング
パッドP4に対応する前記D型フリップフロップ16a
及び16bに最終的に設定されるL状態が入力される。
第3番目の前記クロック信号CKの立上がりでは、C3
で示される如く、前記ボンディングパッドP3に対応す
る前記D型ラッチ18aあるいは18bに最終的に設定
されるH状態が入力される。第4番面の前記クロック信
号CKの立上がりでは、I3で示される如く、前記ボン
ディングパッドP3の前記D型ラッチ16a及び16b
に最終的に設定される、H状態が入力されている。以下
同様に、第5番目〜第8番目の前記クロック信号CKの
立上がりによって、対応する前記ボンディングパッドP
2あるいはP1の、前記D型ラッチ18a、18b、1
6aあるいは16bに最終的に設定される論理状態が入
力される。
【0080】なお、このように説明した前記期間A1と
同様、前記期間A3についても、前記クロック信号CK
の立上がりに同期して、順次論理状態が入力される。
同様、前記期間A3についても、前記クロック信号CK
の立上がりに同期して、順次論理状態が入力される。
【0081】一方、前記期間A1において設定された前
記入力パターンT1に対応し、少なくとも前記期間A1
の第1番目の前記クロック信号CKの立上がり時までに
は、前記出力パターンT2の論理状態が前記ボンディン
グパッドP1〜P4から出力される。このように出力さ
れる論理状態は、前記信号SLをL状態としながら、順
次前記クロック信号CKを入力しながら読み出される。
記入力パターンT1に対応し、少なくとも前記期間A1
の第1番目の前記クロック信号CKの立上がり時までに
は、前記出力パターンT2の論理状態が前記ボンディン
グパッドP1〜P4から出力される。このように出力さ
れる論理状態は、前記信号SLをL状態としながら、順
次前記クロック信号CKを入力しながら読み出される。
【0082】この図9の前記期間A2では、O1で示さ
れる如く、第1番目の前記クロック信号CKの立上がり
でL状態が読み出される。O2で示される如く、第2番
目の前記クロック信号CKの立上がりでH状態が読み出
される。O3で示される如く、前記クロック信号CK3
の立上がりにて、前記ボンディングパッドP3から出力
されるL状態が読み出される。O4で示される如く、前
記クロック信号CKの第4番目の立上がりで、前記ボン
ディングパッドP4からのL状態が読み出される。
れる如く、第1番目の前記クロック信号CKの立上がり
でL状態が読み出される。O2で示される如く、第2番
目の前記クロック信号CKの立上がりでH状態が読み出
される。O3で示される如く、前記クロック信号CK3
の立上がりにて、前記ボンディングパッドP3から出力
されるL状態が読み出される。O4で示される如く、前
記クロック信号CKの第4番目の立上がりで、前記ボン
ディングパッドP4からのL状態が読み出される。
【0083】なお、前記期間A4についても、同様に前
記ボンディングパッドP1〜P4の論理状態が順次読み
出される。
記ボンディングパッドP1〜P4の論理状態が順次読み
出される。
【0084】以上説明したとおり、本第1実施例では本
発明を適用し、半導体集積回路のそのパッケージに設け
られるピンの数が増大し、これに伴なってその半導体集
積回路チップ上のボンディングパッドの数が増大し、例
えば該ボンディングパッド自体が小型化してしまった
り、又該ボンディングパッドの配置間隔が狭くなってし
まう等の作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる。即ち、本第1
実施例では本発明を適用し、前記プローブテストの際に
はプローブピンは前記ボンディングパッドに拘らず比較
的大きくし、又その配置間隔も比較的拡大できる前記テ
スト専用パッドへ接触すればよいため、その作業能率を
向上することが可能である。
発明を適用し、半導体集積回路のそのパッケージに設け
られるピンの数が増大し、これに伴なってその半導体集
積回路チップ上のボンディングパッドの数が増大し、例
えば該ボンディングパッド自体が小型化してしまった
り、又該ボンディングパッドの配置間隔が狭くなってし
まう等の作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる。即ち、本第1
実施例では本発明を適用し、前記プローブテストの際に
はプローブピンは前記ボンディングパッドに拘らず比較
的大きくし、又その配置間隔も比較的拡大できる前記テ
スト専用パッドへ接触すればよいため、その作業能率を
向上することが可能である。
【0085】図10は、本発明が適用された半導体集積
回路の第2実施例が複数作り込まれている半導体ウエハ
の平面図である。
回路の第2実施例が複数作り込まれている半導体ウエハ
の平面図である。
【0086】この図10においては、1つの半導体ウエ
ハ上に作り込まれている、本発明が適用された1つの半
導体集積回路チップ1A及び5個の半導体集積回路チッ
プ1Bが示されている。
ハ上に作り込まれている、本発明が適用された1つの半
導体集積回路チップ1A及び5個の半導体集積回路チッ
プ1Bが示されている。
【0087】前記第1実施例については、例えば前記図
3等に示されたように、前記半導体集積回路チップ1毎
に前記テスト専用パッド4A〜4D、4G、4Vが設け
られている。比較して、本第2実施例については、この
ような前記テスト専用パッドは1つの前記半導体集積回
路チップ1Aにのみ設けられ、前記半導体集積回路チッ
プ1Bについては、このようなテスト専用パッドは設け
られていない。
3等に示されたように、前記半導体集積回路チップ1毎
に前記テスト専用パッド4A〜4D、4G、4Vが設け
られている。比較して、本第2実施例については、この
ような前記テスト専用パッドは1つの前記半導体集積回
路チップ1Aにのみ設けられ、前記半導体集積回路チッ
プ1Bについては、このようなテスト専用パッドは設け
られていない。
【0088】本第2実施例においては、前記半導体集積
回路チップ1A及び5つの前記半導体集積回路チップ1
Bには、多数設けられた前記ボンディングパッド2に対
して、本発明が適用される前記テスト専用回路部1bが
設けられている。又、該テスト専用回路部1bについて
は、その前記パッド論理状態設定部10の前記D型フリ
ップフロップ16a及び18aがシフトレジスタとして
構成され、前記パッド論理状態読み出し部20Aの前記
D型フリップフロップ22がシフトレジスタとして構成
される。
回路チップ1A及び5つの前記半導体集積回路チップ1
Bには、多数設けられた前記ボンディングパッド2に対
して、本発明が適用される前記テスト専用回路部1bが
設けられている。又、該テスト専用回路部1bについて
は、その前記パッド論理状態設定部10の前記D型フリ
ップフロップ16a及び18aがシフトレジスタとして
構成され、前記パッド論理状態読み出し部20Aの前記
D型フリップフロップ22がシフトレジスタとして構成
される。
【0089】特に、本第2実施例にあっては、これらパ
ッド論理状態設定部10及びパッド論理状態読み出し部
20Aに関するこのようなシフトレジスタの構成が、1
つの前記半導体集積回路チップ1A及び5つの前記半導
体集積回路チップ1Bの、全体に亘って構成されてい
る。従って、これら半導体集積回路チップ1A及び1B
について、このように前記パッド論理状態設定部10に
て構成されるシフトレジスタを用いて前記半導体ウエハ
外部から論理状態を設定する際や、このように前記パッ
ド論理状態読み出し部20Aにて構成されるシフトレジ
スタを用いて前記半導体ウエハ外部から論理状態を読み
出す際には、これら半導体集積回路チップ1Aや半導体
集積回路チップ1Bに亘って、論理状態が順次シフトさ
れる。
ッド論理状態設定部10及びパッド論理状態読み出し部
20Aに関するこのようなシフトレジスタの構成が、1
つの前記半導体集積回路チップ1A及び5つの前記半導
体集積回路チップ1Bの、全体に亘って構成されてい
る。従って、これら半導体集積回路チップ1A及び1B
について、このように前記パッド論理状態設定部10に
て構成されるシフトレジスタを用いて前記半導体ウエハ
外部から論理状態を設定する際や、このように前記パッ
ド論理状態読み出し部20Aにて構成されるシフトレジ
スタを用いて前記半導体ウエハ外部から論理状態を読み
出す際には、これら半導体集積回路チップ1Aや半導体
集積回路チップ1Bに亘って、論理状態が順次シフトさ
れる。
【0090】本第2実施例についても、前記第1実施例
と同様に、各半導体集積回路チップ1A及び1B上の前
記ボンディングパッド2の個数に拘らず、1組の前記テ
スト専用パッド4A〜4D、4G、4Vを用いて、半導
体ウエハの外部からプローブピンを用い、前記半導体集
積回路チップ1A及び1Bの前記内部論理回路1Cへの
論理状態の設定や読み出しを行うことが可能である。更
に、本実施例においては、合計6個の前記半導体集積回
路チップ1A及び1Bに対して、1組のみの前記テスト
専用パッド4A〜4D、4G、4Vが設けられているた
め、このような6個の前記半導体集積回路チップ1A及
び1Bに対してプローブテストをする際には、前記プロ
ーブカードの位置決めを1回のみ行えばよい。従って、
テスト作業能率を向上することができる。
と同様に、各半導体集積回路チップ1A及び1B上の前
記ボンディングパッド2の個数に拘らず、1組の前記テ
スト専用パッド4A〜4D、4G、4Vを用いて、半導
体ウエハの外部からプローブピンを用い、前記半導体集
積回路チップ1A及び1Bの前記内部論理回路1Cへの
論理状態の設定や読み出しを行うことが可能である。更
に、本実施例においては、合計6個の前記半導体集積回
路チップ1A及び1Bに対して、1組のみの前記テスト
専用パッド4A〜4D、4G、4Vが設けられているた
め、このような6個の前記半導体集積回路チップ1A及
び1Bに対してプローブテストをする際には、前記プロ
ーブカードの位置決めを1回のみ行えばよい。従って、
テスト作業能率を向上することができる。
【0091】本第2実施例については、前記テスト専用
回路部1Bに関するシフトレジスタの長さ(シリアルに
されているビット長)が前記第1実施例に比べ数倍長く
なっており、これに伴なって論理状態の設定や読み出し
の際の、論理状態のシフト回数が増加してしまってい
る。しかしながら、一般には、このような論理状態のシ
フト時間に比べ、前記プローブカードの位置決め時間の
方が長いものであるので、全体としては、テスト時間の
短縮を図ることが可能である。
回路部1Bに関するシフトレジスタの長さ(シリアルに
されているビット長)が前記第1実施例に比べ数倍長く
なっており、これに伴なって論理状態の設定や読み出し
の際の、論理状態のシフト回数が増加してしまってい
る。しかしながら、一般には、このような論理状態のシ
フト時間に比べ、前記プローブカードの位置決め時間の
方が長いものであるので、全体としては、テスト時間の
短縮を図ることが可能である。
【0092】なお、本第2実施例において、合計6個の
前記半導体集積回路チップ1A及び1Bに共通にして設
けられた前記テスト専用パッド4A〜4D、4G、4V
が前記半導体集積回路チップ1Aに設けられている。し
かしながら、これらテスト専用パッド4A〜4D、4
G、4Vは、このように前記半導体集積回路チップ1A
の領域内に設ける必要は必ずしもなく、前記半導体ウエ
ハ上のこれら半導体集積回路チップ1Aあるいは1Bの
領域外に設けることもできる。例えば、この図10にお
いて、前記半導体集積回路チップ1Aの領域の外側の、
該半導体集積回路チップ1Aの左方側に、これらテスト
専用パッド4A〜4D、4G、4Vを設けることも可能
である。これによって、前記半導体集積回路チップ1A
のチップサイズの縮小や、集積度の向上等を上げること
が可能である。
前記半導体集積回路チップ1A及び1Bに共通にして設
けられた前記テスト専用パッド4A〜4D、4G、4V
が前記半導体集積回路チップ1Aに設けられている。し
かしながら、これらテスト専用パッド4A〜4D、4
G、4Vは、このように前記半導体集積回路チップ1A
の領域内に設ける必要は必ずしもなく、前記半導体ウエ
ハ上のこれら半導体集積回路チップ1Aあるいは1Bの
領域外に設けることもできる。例えば、この図10にお
いて、前記半導体集積回路チップ1Aの領域の外側の、
該半導体集積回路チップ1Aの左方側に、これらテスト
専用パッド4A〜4D、4G、4Vを設けることも可能
である。これによって、前記半導体集積回路チップ1A
のチップサイズの縮小や、集積度の向上等を上げること
が可能である。
【0093】なお、図11は、前記第1実施例あるいは
前記第2実施例に用いられる前記パッド論理状態読み出
し部の変形例である。
前記第2実施例に用いられる前記パッド論理状態読み出
し部の変形例である。
【0094】この図11に示されるパッド論理状態読み
出し部20Bは、前記図6に示した前記パッド論理状態
読み出し部20Aの変形例であり、該パッド論理状態読
み出し部20Aに置換えて用いることができる。
出し部20Bは、前記図6に示した前記パッド論理状態
読み出し部20Aの変形例であり、該パッド論理状態読
み出し部20Aに置換えて用いることができる。
【0095】該パッド論理状態読み出し部20Bについ
ても、前記パッド論理状態読み出し部20Aと同様、前
記読み出し論理状態記憶部として用いられる前記D型フ
リップフロップ22と、2入力の前記マルチプレクサ2
4と、バッファゲート14とにより構成されている。
ても、前記パッド論理状態読み出し部20Aと同様、前
記読み出し論理状態記憶部として用いられる前記D型フ
リップフロップ22と、2入力の前記マルチプレクサ2
4と、バッファゲート14とにより構成されている。
【0096】図12は、本発明が適用された第3実施例
の半導体集積回路の前記テスト専用回路部を中心とした
回路図である。
の半導体集積回路の前記テスト専用回路部を中心とした
回路図である。
【0097】本第3実施例については、前記図2に示し
た第1実施例のものと、その機能は同等のものである。
本第3実施例については、前記第2実施例と比べ、前記
図2に示す前記データ制御回路30付近の回路のみが異
なるだけである。
た第1実施例のものと、その機能は同等のものである。
本第3実施例については、前記第2実施例と比べ、前記
図2に示す前記データ制御回路30付近の回路のみが異
なるだけである。
【0098】即ち、まず、前記第1実施例については、
前記図2中で最も下段に示される前記パッドテスト回路
部6の前記パッド論理状態設定部10の前記入力SI、
及び前記パッド論理状態読み部し部20Aの前記出力R
Uが、それぞれ、前記データ制御回路30の前記出力S
U、あるいは前記入力RIに接続されていた。これと比
較して、本第3実施例については、前記図12中で最も
下段に示される前記パッドテスト回路部6の前記パッド
論理状態設定部10の前記入力SIが専用の前記テスト
専用パッド4Fに接続され、前記パッド論理状態読み出
し部20Aの前記出力RUが専用の前記テスト専用パッ
ド4Eへ接続されている。
前記図2中で最も下段に示される前記パッドテスト回路
部6の前記パッド論理状態設定部10の前記入力SI、
及び前記パッド論理状態読み部し部20Aの前記出力R
Uが、それぞれ、前記データ制御回路30の前記出力S
U、あるいは前記入力RIに接続されていた。これと比
較して、本第3実施例については、前記図12中で最も
下段に示される前記パッドテスト回路部6の前記パッド
論理状態設定部10の前記入力SIが専用の前記テスト
専用パッド4Fに接続され、前記パッド論理状態読み出
し部20Aの前記出力RUが専用の前記テスト専用パッ
ド4Eへ接続されている。
【0099】従って、本第3実施例については、その半
導体集積回路チップ外部からの論理状態の設定と論理状
態との読み出しとを、このような独立した前記テスト専
用パッド4F及び4Eを用い、例えば同時にも行うこと
が可能となっている。
導体集積回路チップ外部からの論理状態の設定と論理状
態との読み出しとを、このような独立した前記テスト専
用パッド4F及び4Eを用い、例えば同時にも行うこと
が可能となっている。
【0100】
【発明の効果】以上説明したとおり、本発明によれば、
半導体集積回路のそのパッケージに設けられるピンの数
が増大し、これに伴なってその半導体集積回路チップ上
のボンディングパッドの数が増大し、例えば該ボンディ
ングパッド自体が小型化してしまったり、又該ボンディ
ングパッドの配置間隔が狭くなってしまう等の作業条件
の悪化が生じてしまっても、プローブテストをより能率
よく行うことができる。即ち、本発明によれば、前記プ
ローブテストの際にはプローブピンは前記ボンディング
パッドに拘らず比較的大きくし、又その配置間隔も比較
的拡大できる前記テスト専用パッドへ接触すればよいた
め、その作業能率を向上することが可能である。
半導体集積回路のそのパッケージに設けられるピンの数
が増大し、これに伴なってその半導体集積回路チップ上
のボンディングパッドの数が増大し、例えば該ボンディ
ングパッド自体が小型化してしまったり、又該ボンディ
ングパッドの配置間隔が狭くなってしまう等の作業条件
の悪化が生じてしまっても、プローブテストをより能率
よく行うことができる。即ち、本発明によれば、前記プ
ローブテストの際にはプローブピンは前記ボンディング
パッドに拘らず比較的大きくし、又その配置間隔も比較
的拡大できる前記テスト専用パッドへ接触すればよいた
め、その作業能率を向上することが可能である。
【図1】本発明の要旨を示す論理回路図
【図2】本発明が適用された半導体集積回路の第1実施
例のテスト専用回路部を中心とした回路図
例のテスト専用回路部を中心とした回路図
【図3】前記第1実施例の半導体集積回路チップの平面
図
図
【図4】前記第1実施例の半導体集積回路チップのテス
ト専用パッド付近の拡大平面図
ト専用パッド付近の拡大平面図
【図5】前記第1実施例に用いられるパッド論理状態設
定部の論理回路図
定部の論理回路図
【図6】前記第1実施例に用いられるパッド論理状態読
み出し部の論理回路図
み出し部の論理回路図
【図7】前記第1実施例に用いられるデータ制御回路の
論理回路図
論理回路図
【図8】前記第1実施例に作り込まれる内部論理回路の
動作例を示す真理値表の線図
動作例を示す真理値表の線図
【図9】前記第1実施例の動作例を示すタイムチャート
【図10】本発明が適用された半導体集積回路の第2実
施例を有する半導体ウエハの一部平面図
施例を有する半導体ウエハの一部平面図
【図11】前記パッド論理状態読み出し部の変形例を示
す論理回路図
す論理回路図
【図12】本発明が適用された半導体集積回路の第3実
施例のテスト専用回路部を中心とした論理回路図
施例のテスト専用回路部を中心とした論理回路図
1…半導体集積回路チップ 1a…内部回路領域 1b…テスト専用回路部(又は、その領域) 1c…内部論理回路(又は、その領域) 2…ボンディングパッド 4…テスト専用パッド 6…パッドテスト回路部 10…パッド論理状態設定部 12…トライステート出力バッファゲート 14…バッファゲート 20A…パッド論理状態読み出し部 30…データ制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 F 7735−4M H01L 27/04 E
Claims (5)
- 【請求項1】基板に所望の論理回路が作り込まれ、又、
その基板に作り込んだパッドにて、当該半導体集積回路
外部に対する前記論理回路の信号の入力や出力がなされ
る半導体集積回路において、 入力及び出力と共に選択入力を有し、前記選択入力へ入
力される論理状態に応じて、ハイインピーダンス状態、
あるいは前記入力へ入力される論理状態に応じたH状態
又はL状態を、前記パッドの1つに接続された、前記出
力から出力するトライステート出力バッファゲートと、 該トライステート出力バッファゲートの前記入力へ入力
する論理状態を記憶する設定論理状態記憶部と、 前記トライステート出力バッファゲートの前記選択入力
へ入力する論理状態を記憶する設定選択状態記憶部と
の、 これらトライステート出力バッファゲート、設定論理状
態記憶部及び設定選択状態記憶部を備えたパッド論理状
態設定部を複数有し、 又、これら複数のパッド論理状態設定部が備えた複数の
前記設定論理状態記憶部及び複数の前記設定選択状態記
憶部によって、当該半導体集積回路外部から入力される
信号に従って、当該半導体集積回路外部から入力される
論理状態が順次シフトされるシフトレジスタが構成さ
れ、 更に、該シフトレジスタへ当該半導体集積回路外部から
論理状態を入力するためのテスト専用パッドと、 該シフトレジスタに記憶される論理状態を順次シフトさ
せる信号を、当該半導体集積回路外部から入力するため
のテスト専用パッドとを備えたことを特徴とする半導体
集積回路。 - 【請求項2】請求項1において、 前記パッドから読み出された論理状態を記憶する読み出
し論理状態記憶部と、 少なくとも2つの入力のうち、一方の入力が前記パッド
へ接続され、他方の入力が前記論理状態記憶部側に接続
され、これら2つの入力の切り替えが当該半導体集積回
路外部から制御されるマルチプレクサとの、 これら読み出し論理状態記憶部及びマルチプレクサを備
えたパッド論理状態読み出し部を複数有し、 又、これら複数のパッド論理状態読み出し部が備えた複
数の前記読み出し論理状態記憶部によって、当該半導体
集積回路外部から入力される信号に従って論理状態が順
次シフトされ、当該半導体集積回路外部へ読み出される
シフトレジスタが構成され、 更に、該シフトレジスタへ当該半導体集積回路外部から
論理状態を入力するためのテスト専用パッドと、 該シフトレジスタに記憶される論理状態を順次シフトさ
せる信号を、当該半導体集積回路外部から入力するため
のテスト専用パッドとを備えたことを特徴とする半導体
集積回路。 - 【請求項3】請求項1又は2において、前記設定論理状
態記憶部と前記設定選択状態記憶部との少なくともいず
れか一方が、 前記シフトレジスタとして構成され、順次シフトされる
論理状態を記憶するシフトレジスタ側記憶部と、 該シフトレジスタ側記憶部から読み出され、前記トライ
ステート出力バッファゲートへと出力される論理状態を
記憶する設定側記憶部とによって構成されていることを
特徴とする半導体集積回路。 - 【請求項4】請求項1〜3のいずれか1つにおいて、 当該半導体集積回路が、半導体ウエハ上に形成されたも
のであって、 又、当該半導体集積回路が、当該半導体集積回路の外側
のスクライブラインにて、前記半導体ウエハから切断さ
れるものであり、 前記パッド論理状態設定部及び前記テスト専用パッド
が、当該半導体集積回路の外周乃至はスクライブライン
上に作り込まれていることを特徴とする半導体集積回
路。 - 【請求項5】請求項1〜3のいずれかにおいて、 当該半導体集積回路が、複数、半導体ウエハ上に形成さ
れたものであって、 又、当該半導体集積回路の外側のスクライブラインに
て、前記半導体ウエハから切断されるものであり、 前記パッド論理状態設定部が、当該半導体集積回路の外
周乃至はスクライブライン上に作り込まれ、 前記半導体ウエハ上の複数の当該半導体集積回路に共用
される前記テスト専用パッドの少なくとも一部が、前記
半導体ウエハの外周に作り込まれていることを特徴とす
る半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6228100A JPH0897364A (ja) | 1994-09-22 | 1994-09-22 | 半導体集積回路 |
US08/531,752 US5661407A (en) | 1994-09-22 | 1995-09-21 | Integrated circuit probe testing device and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6228100A JPH0897364A (ja) | 1994-09-22 | 1994-09-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0897364A true JPH0897364A (ja) | 1996-04-12 |
Family
ID=16871199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6228100A Pending JPH0897364A (ja) | 1994-09-22 | 1994-09-22 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5661407A (ja) |
JP (1) | JPH0897364A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100200916B1 (ko) * | 1995-11-16 | 1999-06-15 | 윤종용 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
US5898702A (en) * | 1997-06-03 | 1999-04-27 | Sun Microsystems, Inc. | Mutual exclusivity circuit for use in test pattern application scan architecture circuits |
US6092226A (en) * | 1998-02-10 | 2000-07-18 | Cray Research, Inc. | Fabrication of test logic for level sensitive scan on a circuit |
US6163867A (en) * | 1998-08-28 | 2000-12-19 | Hewlett-Packard Company | Input-output pad testing using bi-directional pads |
JP2002139557A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置 |
TW558772B (en) * | 2001-08-08 | 2003-10-21 | Matsushita Electric Ind Co Ltd | Semiconductor wafer, semiconductor device and fabrication method thereof |
US7344899B2 (en) * | 2002-01-22 | 2008-03-18 | Micron Technology, Inc. | Die assembly and method for forming a die on a wafer |
US7786724B1 (en) * | 2009-04-22 | 2010-08-31 | Advanced Inquiry Systems, Inc. | Methods and apparatus for collecting process characterization data after first failure in a group of tested devices |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02229448A (ja) * | 1989-03-02 | 1990-09-12 | Nec Corp | ウエハ |
JPH02229488A (ja) * | 1989-03-02 | 1990-09-12 | Oki Electric Ind Co Ltd | 電子部品用薄膜導体 |
JPH04333252A (ja) * | 1991-05-09 | 1992-11-20 | Nec Corp | 半導体論理集積回路 |
US5424589A (en) * | 1993-02-12 | 1995-06-13 | The Board Of Trustees Of The Leland Stanford Junior University | Electrically programmable inter-chip interconnect architecture |
-
1994
- 1994-09-22 JP JP6228100A patent/JPH0897364A/ja active Pending
-
1995
- 1995-09-21 US US08/531,752 patent/US5661407A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5661407A (en) | 1997-08-26 |
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