JP2797793B2 - 疑似乱数パタン発生回路 - Google Patents
疑似乱数パタン発生回路Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/31853—Test of registers
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【0001】
【産業上の利用分野】本発明は疑似乱数パタン発生回路
に関し、特に、LSI内部に収容されLSIチップ内部
の回路の動作をチェックするためのテストパタンを発生
する疑似乱数パタン発生回路に関するものである。
に関し、特に、LSI内部に収容されLSIチップ内部
の回路の動作をチェックするためのテストパタンを発生
する疑似乱数パタン発生回路に関するものである。
【0002】
【従来の技術】従来、この種の疑似乱数パタン発生回路
は、通常入力データをそのまま出力するバッファとして
の役割を果す通常入力動作モード、LSI内部回路間の
配線のみをチェックするバウダリスキャンモード、本来
のテストパタンを発生する疑似乱数発生モードとの3つ
の動作モードを有し図6に示す回路構成である。この従
来例は、4個のフリップフロップ61〜64と、それら
のフリップフロップへの入力を供給する4個のセレクタ
71〜74と、排他的論理和ゲート60から構成され、
2つの動作モード信号C1,C2により動作モードが決
定される。
は、通常入力データをそのまま出力するバッファとして
の役割を果す通常入力動作モード、LSI内部回路間の
配線のみをチェックするバウダリスキャンモード、本来
のテストパタンを発生する疑似乱数発生モードとの3つ
の動作モードを有し図6に示す回路構成である。この従
来例は、4個のフリップフロップ61〜64と、それら
のフリップフロップへの入力を供給する4個のセレクタ
71〜74と、排他的論理和ゲート60から構成され、
2つの動作モード信号C1,C2により動作モードが決
定される。
【0003】通常の入力動作モードでは、入力データ6
01〜604がセレクタ71〜74で選択され、フリッ
プフロップ61〜64に取り込まれてそのまま出力デー
タ611〜614としてチップ内部回路へ出力される。
バウンダリスキャンモードでは、隣接するバウンダスキ
ャンバッファの出力データ610がセレクタ74で選択
され、フリップフロップ64へ取り込まれ、その出力が
前段のセレクタ73で選択され、フリップフロップ63
に取り込まれ、その出力が更に前段へと次々にシフトさ
れてフリップフロップ61の出力からシフトアウトデー
タ611として隣接する他のLSI回路へ出力される。
疑似乱数パタン発生モードでは、フリップフロップ61
〜64、セレクタ71〜73の動作は、バウンダリスキ
ャンモードと等しいが、セレクタ74において、排他的
論理和ゲート60の出力609が選択され各フリップフ
ロップ61〜64の出力が出力データ611〜614と
して出力される。
01〜604がセレクタ71〜74で選択され、フリッ
プフロップ61〜64に取り込まれてそのまま出力デー
タ611〜614としてチップ内部回路へ出力される。
バウンダリスキャンモードでは、隣接するバウンダスキ
ャンバッファの出力データ610がセレクタ74で選択
され、フリップフロップ64へ取り込まれ、その出力が
前段のセレクタ73で選択され、フリップフロップ63
に取り込まれ、その出力が更に前段へと次々にシフトさ
れてフリップフロップ61の出力からシフトアウトデー
タ611として隣接する他のLSI回路へ出力される。
疑似乱数パタン発生モードでは、フリップフロップ61
〜64、セレクタ71〜73の動作は、バウンダリスキ
ャンモードと等しいが、セレクタ74において、排他的
論理和ゲート60の出力609が選択され各フリップフ
ロップ61〜64の出力が出力データ611〜614と
して出力される。
【0004】
【発明が解決しようとする課題】以上説明したように従
来例の疑似乱数パタン発生回路は、バウンダリスキャン
モード時にフリップフロップ間をシフトされていくデー
タがシフトアウトされると、同時に出力データ611〜
614としてLSIチップ内部の回路へも出力されるの
でチップ内を動作させてしまう。このためチップ内は以
前の状態を保持できずチェック後、通常動作に戻った時
に動作が混乱する問題がある。また、通常の入力動作モ
ード時においては入力データは、セレクタとフリップフ
ロップを通過するため、チップ内部へ出力さるまでに1
クロックサイクルの遅延が生じて処理速度が低下すると
いう問題がある。
来例の疑似乱数パタン発生回路は、バウンダリスキャン
モード時にフリップフロップ間をシフトされていくデー
タがシフトアウトされると、同時に出力データ611〜
614としてLSIチップ内部の回路へも出力されるの
でチップ内を動作させてしまう。このためチップ内は以
前の状態を保持できずチェック後、通常動作に戻った時
に動作が混乱する問題がある。また、通常の入力動作モ
ード時においては入力データは、セレクタとフリップフ
ロップを通過するため、チップ内部へ出力さるまでに1
クロックサイクルの遅延が生じて処理速度が低下すると
いう問題がある。
【0005】本発明の目的は、同一のハードウェアで疑
似乱数発生回路としてもバウンダリスキャン用バッファ
としても通常動作時の入力バッファとしても動作し、バ
ウンダリスキャン動作時にチップ内部への出力を変化さ
せないデータ保持機能を有し、通常動作には入力パッド
からの入力データを遅延なくチップ内部へ与えることが
でき、同じ回路の規則的な繰り返しで実現することがで
きる疑似乱数パタン発生回路を提供することにある。
似乱数発生回路としてもバウンダリスキャン用バッファ
としても通常動作時の入力バッファとしても動作し、バ
ウンダリスキャン動作時にチップ内部への出力を変化さ
せないデータ保持機能を有し、通常動作には入力パッド
からの入力データを遅延なくチップ内部へ与えることが
でき、同じ回路の規則的な繰り返しで実現することがで
きる疑似乱数パタン発生回路を提供することにある。
【0006】
【課題を解決するための手段】本発明の疑似乱数パタン
発生回路は、外部からのセット信号と第1のクロック信
号とを入力するN個の第1から第Nの前段フリップフロ
ップと、前記第n(1≦n≦N)の前段フリップフロッ
プの出力と外部からの第2のクロック信号とを入力する
N個の第1から第Nの後段フリップフロップと、前記第
n(1≦n≦N)の後段フリップフロップの出力と外部
からの第n(1≦n≦N)通常入力データとを入力しそ
の一方を外部からの第2の制御信号により外部へ出力す
るN個の第1から第Nの出力段セレクタと、前記第n
(1≦n≦N−1)+1の前段フリップフロップの出力
と前記第nの通常入力データとを入力としその一方を外
部からの第1の制御信号により選択的に前記第nの前段
フリップフロップの入力へ供給するN−1個の第1から
第(N−1)の入力段セレクタと、前記N個の前段フリ
ップフロップの出力の内少なくとも2つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第N通常入
力データとを入力としそのいずれか1つを前記第1の制
御信号と外部からの第3の制御信号とにより選択的に前
記第Nの前段フリップフロップの入力に供給する第Nの
入力段セレクタとを備えている。
発生回路は、外部からのセット信号と第1のクロック信
号とを入力するN個の第1から第Nの前段フリップフロ
ップと、前記第n(1≦n≦N)の前段フリップフロッ
プの出力と外部からの第2のクロック信号とを入力する
N個の第1から第Nの後段フリップフロップと、前記第
n(1≦n≦N)の後段フリップフロップの出力と外部
からの第n(1≦n≦N)通常入力データとを入力しそ
の一方を外部からの第2の制御信号により外部へ出力す
るN個の第1から第Nの出力段セレクタと、前記第n
(1≦n≦N−1)+1の前段フリップフロップの出力
と前記第nの通常入力データとを入力としその一方を外
部からの第1の制御信号により選択的に前記第nの前段
フリップフロップの入力へ供給するN−1個の第1から
第(N−1)の入力段セレクタと、前記N個の前段フリ
ップフロップの出力の内少なくとも2つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第N通常入
力データとを入力としそのいずれか1つを前記第1の制
御信号と外部からの第3の制御信号とにより選択的に前
記第Nの前段フリップフロップの入力に供給する第Nの
入力段セレクタとを備えている。
【0007】又、外部からのセット信号と第1のクロッ
ク信号とを入力するN+1個の第1から第N+1の前段
フリップフロップと、前記第n(1≦n≦N+1)の前
段フリップフロップの出力と外部からの第2のクロック
信号とを入力するN+1個の第1から第N+1の出力段
フリップフロップと、前記第n(1≦n≦N)の出力段
フリップフロップの出力と外部からの第n(1≦n≦
N)の通常入力データとを入力しその一方を外部からの
第2の制御信号により外部へ出力するN個の第1から第
Nの出力段セレクタと、前記第n(1≦n≦N)+1の
前段フリップフロップの出力と前記第nの通常入力デー
タとを入力しその一方を外部からの第1の制御信号によ
り選択的に前記第nの前段フリップフロップの入力へ供
給するN個の第1からの第Nの入力段セレクタと、前記
N+1個の前段フリップフロップの出力の内少なくとも
2つを入力とする排他的論理和ゲートと、この出力と外
部に隣接するフリップフロップからのシフトデータとを
入力しその一方を第3の制御信号により選択的に前記第
N+1の入力段フリップフロップの入力に供給する第N
+1の入力段セレクタと、前記排他的論理和ゲートの出
力と第N+1の後段フリップフロップの出力とを入力と
しその一方を前記第2の制御信号により外部へ出力する
第N+1の出力段セレクタとを備えるものでも良い。
ク信号とを入力するN+1個の第1から第N+1の前段
フリップフロップと、前記第n(1≦n≦N+1)の前
段フリップフロップの出力と外部からの第2のクロック
信号とを入力するN+1個の第1から第N+1の出力段
フリップフロップと、前記第n(1≦n≦N)の出力段
フリップフロップの出力と外部からの第n(1≦n≦
N)の通常入力データとを入力しその一方を外部からの
第2の制御信号により外部へ出力するN個の第1から第
Nの出力段セレクタと、前記第n(1≦n≦N)+1の
前段フリップフロップの出力と前記第nの通常入力デー
タとを入力しその一方を外部からの第1の制御信号によ
り選択的に前記第nの前段フリップフロップの入力へ供
給するN個の第1からの第Nの入力段セレクタと、前記
N+1個の前段フリップフロップの出力の内少なくとも
2つを入力とする排他的論理和ゲートと、この出力と外
部に隣接するフリップフロップからのシフトデータとを
入力しその一方を第3の制御信号により選択的に前記第
N+1の入力段フリップフロップの入力に供給する第N
+1の入力段セレクタと、前記排他的論理和ゲートの出
力と第N+1の後段フリップフロップの出力とを入力と
しその一方を前記第2の制御信号により外部へ出力する
第N+1の出力段セレクタとを備えるものでも良い。
【作用】本発明の疑似乱数パタン発生回路では、後段フ
リップフロップにおいてクロックを印加しないことによ
り、バウンダリスキャン動作時にシフトされていくデー
タはチップ内部に出力されず、チップ内部への出力は保
持させられる。また、通常動作時には、出力断セレクタ
において、通常入力データを第2の制御信号によってフ
リップフロップを介さずに遅延なくチップ内部に供給す
ることができる。
リップフロップにおいてクロックを印加しないことによ
り、バウンダリスキャン動作時にシフトされていくデー
タはチップ内部に出力されず、チップ内部への出力は保
持させられる。また、通常動作時には、出力断セレクタ
において、通常入力データを第2の制御信号によってフ
リップフロップを介さずに遅延なくチップ内部に供給す
ることができる。
【0008】また、本発明の疑似乱数パタン発生回路
は、Nビットの疑似乱数パタンを発生させるためにN+
1個の同じ回路構成をもつフリップフロップおよびセレ
クタを用いている。1つ余分に付加した入力段セレクタ
に、排他的論理和ゲートを出力と他のフリップフロップ
からの出力を入力し、動作モードに応じて一方を出力さ
せることにより、同一なフリップフロップとセレクタの
回路構成N+1個規則的に配置することで構成すること
もできる。このことにより回路の単純化と動作速度が遅
くなることを回避している。
は、Nビットの疑似乱数パタンを発生させるためにN+
1個の同じ回路構成をもつフリップフロップおよびセレ
クタを用いている。1つ余分に付加した入力段セレクタ
に、排他的論理和ゲートを出力と他のフリップフロップ
からの出力を入力し、動作モードに応じて一方を出力さ
せることにより、同一なフリップフロップとセレクタの
回路構成N+1個規則的に配置することで構成すること
もできる。このことにより回路の単純化と動作速度が遅
くなることを回避している。
【0009】
【実施例】次に本発明の実施例について図を参照して説
明する。図1は第1の実施例を示す回路図である。この
実施例は、入出力数がそれぞれ4つの4ビット疑似乱数
パタン発生回路の例を示す。
明する。図1は第1の実施例を示す回路図である。この
実施例は、入出力数がそれぞれ4つの4ビット疑似乱数
パタン発生回路の例を示す。
【0010】セット信号SET入力端子および第1のク
ロックC1を入力するフリップフロップ21〜24と、
フリップフロップ21〜24の出力を入力とし、第2の
クロックC2により出力するフリップフロップ31〜3
4とフリップフロップ31〜34の出力と通常入力デー
タ101〜104を入力とし、その一方を制御信号A2
により出力するセレクタ41〜44と、フリップフロッ
プ22〜24の出力と通常入力データ101〜103を
入力とし、その一方を制御信号A1により選択的にフリ
ップフロップ21〜23の入力へ供給するセレクタ11
〜13と4個のフリップフロップ21〜24の出力の内
少なくとも2つを入力とする排他的論理和ゲート50
と、その出力信号109と隣接するフリップフロップか
らのシフトデータ110と通常入力データ104とを入
力し、そのいずれか1つを2つの制御信号A1,A3に
より選択的に前記のフリップフロップ24を入力に供給
するセレクタ14とから構成されている。
ロックC1を入力するフリップフロップ21〜24と、
フリップフロップ21〜24の出力を入力とし、第2の
クロックC2により出力するフリップフロップ31〜3
4とフリップフロップ31〜34の出力と通常入力デー
タ101〜104を入力とし、その一方を制御信号A2
により出力するセレクタ41〜44と、フリップフロッ
プ22〜24の出力と通常入力データ101〜103を
入力とし、その一方を制御信号A1により選択的にフリ
ップフロップ21〜23の入力へ供給するセレクタ11
〜13と4個のフリップフロップ21〜24の出力の内
少なくとも2つを入力とする排他的論理和ゲート50
と、その出力信号109と隣接するフリップフロップか
らのシフトデータ110と通常入力データ104とを入
力し、そのいずれか1つを2つの制御信号A1,A3に
より選択的に前記のフリップフロップ24を入力に供給
するセレクタ14とから構成されている。
【0011】図2は、図1におけるセレクタ11〜13
および41〜44の動作説明図である。制御信号端子S
が“H(ハイレベル)”の時入力端子L1側入力を出力
し、制御信号が“L(ロウレベル)”の時入力端子L2
側入力を出力する。
および41〜44の動作説明図である。制御信号端子S
が“H(ハイレベル)”の時入力端子L1側入力を出力
し、制御信号が“L(ロウレベル)”の時入力端子L2
側入力を出力する。
【0012】図3は、図1におけるセレクタ24の動作
説明図である。制御信号A1が“H”,制御信号A3が
“L”の時は信号110を出力し、A1が“H”,A3
が“H”の時は入力信号109を出力し、A1が“L”
の時は入力信号104を出力する。
説明図である。制御信号A1が“H”,制御信号A3が
“L”の時は信号110を出力し、A1が“H”,A3
が“H”の時は入力信号109を出力し、A1が“L”
の時は入力信号104を出力する。
【0013】図4は図1の疑似乱数パタン発生回路の動
作説明図である。同図に示すように、図1の疑似乱数パ
タン発生回路は、制御信号A1,A2,A3によるバウ
ンダリスキャン、疑似乱数パタン発生、通常入力の3種
の動作をすることを説明する。
作説明図である。同図に示すように、図1の疑似乱数パ
タン発生回路は、制御信号A1,A2,A3によるバウ
ンダリスキャン、疑似乱数パタン発生、通常入力の3種
の動作をすることを説明する。
【0014】制御信号A2が“H”,制御信号A3が
“H”でクロック信号を印加しクロック信号を印加しな
い時は、バウンダリスキャン用バッファとして動作す
る。制御信号A1が“H”の時はフリップフロップ22
〜24に取り込まれていた値が出力されてセレクタ11
〜13で選択され、フリップフロップ21〜23に取り
込まれ、隣接するフリップフロップの出力信号110が
セレクタ14で選択され、フリップフロップ24に取り
込まれることで、スキャン用データがシフトされてフリ
ップフロップ21の出力からシフトアウトデータとして
隣接するLSI回路へ出力される。この時、フリップフ
ロップ31〜34はフリップフロップ21〜24の出力
を取り込まずに現状の出力値を保持し、その値がセレク
タ41〜44で選択されるので、チップ内部への出力1
05〜108は現状を出力値を保持する。制御信号A1
が“L”の時は通常入力データ104〜104がセレク
タ11〜14で選択され、フリップフロップ21〜24
に取り込まれる。この時もチップ内部への出力105〜
108は現状の出力値を保持する。
“H”でクロック信号を印加しクロック信号を印加しな
い時は、バウンダリスキャン用バッファとして動作す
る。制御信号A1が“H”の時はフリップフロップ22
〜24に取り込まれていた値が出力されてセレクタ11
〜13で選択され、フリップフロップ21〜23に取り
込まれ、隣接するフリップフロップの出力信号110が
セレクタ14で選択され、フリップフロップ24に取り
込まれることで、スキャン用データがシフトされてフリ
ップフロップ21の出力からシフトアウトデータとして
隣接するLSI回路へ出力される。この時、フリップフ
ロップ31〜34はフリップフロップ21〜24の出力
を取り込まずに現状の出力値を保持し、その値がセレク
タ41〜44で選択されるので、チップ内部への出力1
05〜108は現状を出力値を保持する。制御信号A1
が“L”の時は通常入力データ104〜104がセレク
タ11〜14で選択され、フリップフロップ21〜24
に取り込まれる。この時もチップ内部への出力105〜
108は現状の出力値を保持する。
【0015】制御信号A1が“H”、制御信号A2が
“L”で、クロック信号C1,C2を印加する時は、疑
似乱数パタン発生回路として動作する。フリップフロッ
プ22〜24に取り込まれていた値が出力されてセレク
タ11〜13で選択され、フリップフロップ21〜23
に取り込まれ、排他的論理和ゲーム50の出力がセレク
タ14で選択され、フリップフロップ24に取り込まれ
ることで、リニアフィードバックシフトレジスタが形成
される。この時、フリップフロップ31〜34はフリッ
プフロップ21〜24の出力である疑似乱数パタンを取
り込んで出力し、その値がセレクタ41〜44で選択さ
れるので、チップ内部への出力信号105〜108は疑
似乱数パタンとなる。
“L”で、クロック信号C1,C2を印加する時は、疑
似乱数パタン発生回路として動作する。フリップフロッ
プ22〜24に取り込まれていた値が出力されてセレク
タ11〜13で選択され、フリップフロップ21〜23
に取り込まれ、排他的論理和ゲーム50の出力がセレク
タ14で選択され、フリップフロップ24に取り込まれ
ることで、リニアフィードバックシフトレジスタが形成
される。この時、フリップフロップ31〜34はフリッ
プフロップ21〜24の出力である疑似乱数パタンを取
り込んで出力し、その値がセレクタ41〜44で選択さ
れるので、チップ内部への出力信号105〜108は疑
似乱数パタンとなる。
【0016】制御信号A1,A2,A3が“L”で、ク
ロック信号C1,C2を印加しない時は、通常入力動作
をする。セレクタ11〜14では通常入力データ101
〜104が選択されるが、フリップフロップ21〜2
4、31〜34にクロックが印加されないので、それら
の出力は変化しない。セレクタ41〜44では通常入力
データ101〜104が選択されてチップ内部への出力
信号105〜108となる。
ロック信号C1,C2を印加しない時は、通常入力動作
をする。セレクタ11〜14では通常入力データ101
〜104が選択されるが、フリップフロップ21〜2
4、31〜34にクロックが印加されないので、それら
の出力は変化しない。セレクタ41〜44では通常入力
データ101〜104が選択されてチップ内部への出力
信号105〜108となる。
【0017】図5は第2の実施例を示す回路図である。
この実施例は、制御信号およびフロック信号C1を入力
するフリップフロップ61〜65と、フリップフロップ
61〜65の出力を入力とし、クロック信号C2により
出力するフイップフロップ71〜74と、フリップフロ
ップ71〜74の出力と通常入力データ信号101〜1
04とを入力とし、その一方を制御信号C2により出力
するセレクタ81〜84と、フリップフロップ62〜6
5の出力と通常入力データ信号とを入力とし、その一方
を制御信号C1により選択的にフリップフロップ61〜
64の入力へ供給するセレクタ51〜54と、前記フリ
ップフロップ61〜65の出力の内少なくとも2つの入
力する排他的論理和ゲート90と、その出力信号111
と隣接するフリップフロップからのシフトデータ110
とを入力とし、その一方を制御信号A3により選択的に
前記フリィプフロップ65の入力に供給するセレクタ5
5と、排他的論理和ゲート90の出力信号111とフリ
ップフロップ75の出力を入力とし、その一方の制御信
号A2により出力するセレクタ85とから構成されてい
る。セレクタ51〜54及び81〜84の動作は、図2
に示したものと等しい。
この実施例は、制御信号およびフロック信号C1を入力
するフリップフロップ61〜65と、フリップフロップ
61〜65の出力を入力とし、クロック信号C2により
出力するフイップフロップ71〜74と、フリップフロ
ップ71〜74の出力と通常入力データ信号101〜1
04とを入力とし、その一方を制御信号C2により出力
するセレクタ81〜84と、フリップフロップ62〜6
5の出力と通常入力データ信号とを入力とし、その一方
を制御信号C1により選択的にフリップフロップ61〜
64の入力へ供給するセレクタ51〜54と、前記フリ
ップフロップ61〜65の出力の内少なくとも2つの入
力する排他的論理和ゲート90と、その出力信号111
と隣接するフリップフロップからのシフトデータ110
とを入力とし、その一方を制御信号A3により選択的に
前記フリィプフロップ65の入力に供給するセレクタ5
5と、排他的論理和ゲート90の出力信号111とフリ
ップフロップ75の出力を入力とし、その一方の制御信
号A2により出力するセレクタ85とから構成されてい
る。セレクタ51〜54及び81〜84の動作は、図2
に示したものと等しい。
【0018】図5に示した疑似乱数パタン発生回路も、
図4の動作説明図に従って動作する。制御信号A2が
“H”,A3が“H”でクロック信号C1を印加しクロ
ック信号C2を印加しない時はバウンダリスキャン用バ
ッファとして動作する。制御信号A1が“H”の時はフ
リップフロップ62〜65に取り込まれていた値が出力
されてセレクタ51〜54で選択され、フリップフロッ
プ61〜64に取り込まれ、隣接するフリップフロップ
の出力信号110がセレクタ55で選択され、フリップ
フロップ65に取り込まれることで、スキャン用データ
がシフトされシフトアウトデータ111として出力され
る。この時、フリップフロップ71〜75はフリップフ
ロップ61〜65の出力を取り込まずに現状の出力値を
保持し、その値がセレクタ81〜85で選択されるの
で、チップ内部への出力信号105〜108は現状の出
力値を保持する。制御信号A1が“L”の時は通常入力
データ信号101〜104がセレクタ51〜54で選択
され、フリップフロップ61〜64に取り込まれる。こ
の時もチップ内部への出力データ105〜408は現状
の出力値を保持する。
図4の動作説明図に従って動作する。制御信号A2が
“H”,A3が“H”でクロック信号C1を印加しクロ
ック信号C2を印加しない時はバウンダリスキャン用バ
ッファとして動作する。制御信号A1が“H”の時はフ
リップフロップ62〜65に取り込まれていた値が出力
されてセレクタ51〜54で選択され、フリップフロッ
プ61〜64に取り込まれ、隣接するフリップフロップ
の出力信号110がセレクタ55で選択され、フリップ
フロップ65に取り込まれることで、スキャン用データ
がシフトされシフトアウトデータ111として出力され
る。この時、フリップフロップ71〜75はフリップフ
ロップ61〜65の出力を取り込まずに現状の出力値を
保持し、その値がセレクタ81〜85で選択されるの
で、チップ内部への出力信号105〜108は現状の出
力値を保持する。制御信号A1が“L”の時は通常入力
データ信号101〜104がセレクタ51〜54で選択
され、フリップフロップ61〜64に取り込まれる。こ
の時もチップ内部への出力データ105〜408は現状
の出力値を保持する。
【0019】制御信号A1が“H”,制御信号A2が
“H”,制御信号A3が“L”で、クロック信号C1,
C2を印加する時は、疑似乱数パタン発生回路として動
作する。フリップフロップ62〜65に取り込まれてい
た値が出力されセレクタ51〜54で選択され、フリッ
プフロップ61〜64に取り込まれ、排他的論理割ゲー
ト90の出力信号111がセレクタ55で選択され、フ
リップフロップ65に取り込まれることで、リニアフィ
ードバックシフトレジスタが形成される。この時、フリ
ップフロップ71〜75はフリップフロップ61〜65
の出力である疑似乱数パタンを取り込んで出力し、その
値がセレクタ81〜85で選択されるので、チップ内部
への出力信号105〜108は疑似乱数パタンとなる。
“H”,制御信号A3が“L”で、クロック信号C1,
C2を印加する時は、疑似乱数パタン発生回路として動
作する。フリップフロップ62〜65に取り込まれてい
た値が出力されセレクタ51〜54で選択され、フリッ
プフロップ61〜64に取り込まれ、排他的論理割ゲー
ト90の出力信号111がセレクタ55で選択され、フ
リップフロップ65に取り込まれることで、リニアフィ
ードバックシフトレジスタが形成される。この時、フリ
ップフロップ71〜75はフリップフロップ61〜65
の出力である疑似乱数パタンを取り込んで出力し、その
値がセレクタ81〜85で選択されるので、チップ内部
への出力信号105〜108は疑似乱数パタンとなる。
【0020】制御信号A1、A2、A3が“L”で、ク
ロック信号C1、C2を印加しない時は、通常入力動作
をする。セレクタ51〜54では通常入力データ信号1
01〜104が選択され、セレクタ55では排他的論理
和ゲート90の出力信号111が選択されるが、フリッ
プフロップ61〜65、71〜75にクロックが印加さ
れないので、それらの出力は変化しない。セレクタ81
〜84では通常入力データ信号101〜104が選択さ
れてチップ内部への出力信号105〜108となる。セ
レクタ85では、排他的論理和ゲート90の出力信号1
11が選択されるがこの出力は、どこにも供給されな
い。
ロック信号C1、C2を印加しない時は、通常入力動作
をする。セレクタ51〜54では通常入力データ信号1
01〜104が選択され、セレクタ55では排他的論理
和ゲート90の出力信号111が選択されるが、フリッ
プフロップ61〜65、71〜75にクロックが印加さ
れないので、それらの出力は変化しない。セレクタ81
〜84では通常入力データ信号101〜104が選択さ
れてチップ内部への出力信号105〜108となる。セ
レクタ85では、排他的論理和ゲート90の出力信号1
11が選択されるがこの出力は、どこにも供給されな
い。
【0021】尚第2実施例は第1の実施例に比べて回路
素子は多いが、回路構成が同一単位回路で構成されてい
るので製造上有利であり、また動作速度も速い特徴があ
る。
素子は多いが、回路構成が同一単位回路で構成されてい
るので製造上有利であり、また動作速度も速い特徴があ
る。
【0022】
【発明の効果】以上説明したように本発明によれば、同
一のハードウェアで疑似乱数発生器としても、バウンダ
リスキャン用バッファとしても、通常動作時の入力バッ
ファとしても動作し、バウンダリスキャン動作時にはチ
ップ内部への出力を変化させないでこれを保持するの
で、チップ内回路の動作の混乱を防止し、また通常動作
モード時では、入力パッドからの入力データを遅延なく
チップ内部へ与えることができ処理速度を速める効果が
ある。
一のハードウェアで疑似乱数発生器としても、バウンダ
リスキャン用バッファとしても、通常動作時の入力バッ
ファとしても動作し、バウンダリスキャン動作時にはチ
ップ内部への出力を変化させないでこれを保持するの
で、チップ内回路の動作の混乱を防止し、また通常動作
モード時では、入力パッドからの入力データを遅延なく
チップ内部へ与えることができ処理速度を速める効果が
ある。
【図1】本発明の第1の実施例を示す回路図。
【図2】図1中のセレクタ11〜13および41〜44
の動作説明図。
の動作説明図。
【図3】図1中のセレクタ24の動作説明図。
【図4】図1の疑似乱数パタン発生回路の動作説明図。
【図5】本発明の第2実施例を示す回路図。
【図6】従来例の疑似乱数パタ発生回路の回路図。
11〜14,41〜44 セレクタ 21〜24,31〜34 フリップフロップ 50 排他的論理和ゲート 51〜55,81〜85 セレクタ 61〜65,71〜75 フリップフロップ 90 排他的論理和ゲート
Claims (2)
- 【請求項1】 外部からのセット信号と第1のクロック
信号とを入力するN個の第1から第Nの前段フリップフ
ロップと、前記第n(1≦n≦N)の前段フリップフロ
ップの出力と外部からの第2のクロック信号とを入力す
るN個の第1から第Nの後段フリップフロップと、前記
第n(1≦n≦N)の後段フリップフロップの出力と外
部からの第n(1≦n≦N)通常入力データとを入力し
その一方を外部からの第2の制御信号により外部へ出力
するN個の第1から第Nの出力段セレクタと、前記第n
(1≦n≦N−1)+1の前段フリップフロップの出力
と前記第nの通常入力データとを入力としその一方を外
部からの第1の制御信号により選択的に前記第nの前段
フリップフロップの入力へ供給するN−1個の第1から
第(N−1)の入力段セレクタと、前記N個の前段フリ
ップフロップの出力の内少なくとも2つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第N通常入
力データとを入力としそのいずれか1つを前記第1の制
御信号と外部からの第3の制御信号とにより選択的に前
記第Nの前段フリップフロップの入力に供給する第Nの
入力段セレクタとを備えていることを特徴とする疑似乱
数パタン発生回路。 - 【請求項2】 外部からのセット信号と第1のクロック
信号とを入力するN+1個の第1から第N+1の前段フ
リップフロップと、前記第n(1≦n≦N+1)の前段
フリップフロップの出力と外部からの第2のクロック信
号とを入力するN+1個の第1から第N+1の出力段フ
リップフロップと、前記第n(1≦n≦N)の出力段フ
リップフロップの出力と外部からの第n(1≦n≦N)
の通常入力データとを入力しその一方を外部からの第2
の制御信号により外部へ出力するN個の第1から第Nの
出力段セレクタと、前記第n(1≦n≦N)+1の前段
フリップフロップの出力と前記第nの通常入力データと
を入力しその一方を外部からの第1の制御信号により選
択的に前記第nの前段フリップフロップの入力へ供給す
るN個の第1からの第Nの入力段セレクタと、前記N+
1個の前段フリップフロップの出力の内少なくとも2つ
を入力とする排他的論理和ゲートと、この出力と外部に
隣接するフリップフロップからのシフトデータとを入力
しその一方を第3の制御信号により選択的に前記第N+
1の入力段フリップフロップの入力に供給する第N+1
の入力段セレクタと、前記排他的論理和ゲートの出力と
第N+1の後段フリップフロップの出力とを入力としそ
の一方を前記第2の制御信号により外部へ出力する第N
+1の出力段セレクタとを備えていることを特徴とする
疑似乱数パタン発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3315871A JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
US07/982,642 US5321641A (en) | 1991-11-29 | 1992-12-01 | Pseudo random pattern generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3315871A JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05210485A JPH05210485A (ja) | 1993-08-20 |
JP2797793B2 true JP2797793B2 (ja) | 1998-09-17 |
Family
ID=18070602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3315871A Expired - Lifetime JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5321641A (ja) |
JP (1) | JP2797793B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
US5867409A (en) * | 1995-03-09 | 1999-02-02 | Kabushiki Kaisha Toshiba | Linear feedback shift register |
JP3237473B2 (ja) * | 1995-06-29 | 2001-12-10 | 安藤電気株式会社 | マスク制御装置 |
US20110191129A1 (en) * | 2010-02-04 | 2011-08-04 | Netzer Moriya | Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5257282A (en) * | 1984-06-28 | 1993-10-26 | Unisys Corporation | High speed code sequence generator |
JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
US5105376A (en) * | 1990-08-08 | 1992-04-14 | Vlsi Technology, Inc. | Linear feedback shift registers |
US5187676A (en) * | 1991-06-28 | 1993-02-16 | Digital Equipment Corporation | High-speed pseudo-random number generator and method for generating same |
-
1991
- 1991-11-29 JP JP3315871A patent/JP2797793B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-01 US US07/982,642 patent/US5321641A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5321641A (en) | 1994-06-14 |
JPH05210485A (ja) | 1993-08-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |