JP2002135107A - レベル変換回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 出力信号のロウレベルからハイレベルへの変
化がハイレベルからロウレベルへの変化に比べ遅いた
め、信号を受ける側の回路は、遅い方の信号のタイミン
グに合わせて信号を取り込まなくてはならず、タイミン
グの設計が面倒であり、システムの高速化が妨げられ
る。 【解決手段】 入力信号と同相及び逆相の信号を出力す
るレベルシフト回路（１２）と、該レベルシフト回路の
出力信号のうち早い方に応答し出力信号を生成する後段
回路とによりレベル変換回路を構成し、後段回路には、
第１と第２電圧端間に各々２個のｐ／ｎチャネル型ＭＯ
Ｓトランジスタ（Ｑｐ５，Ｑｐ６）（Ｑｎ５，Ｑｎ６）
が直列に接続されたインバータ回路を用い、１組を入力
用トランジスタとし、残る１組にはレベルシフト回路の
出力信号に基づきフィードバックをかけ、次の変化にす
ばやく応答できるように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路さ
らにはレベル変換回路に関し、例えば内部信号の振幅と
外部信号の振幅とが異なる半導体集積回路のインタフェ
ース回路に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、振幅の小さな信号を振幅の大きな
信号に変換する回路として、例えば特開平５−３４３９
７９号に開示されている図１０に示すようなレベル変換
回路がある。図１０の回路は、ＶDD（例えば１．５Ｖ）
を電源電圧とし入力信号ＩＮを反転するインバータＩＮ
Ｖ０と、ＶDDよりも高いＶDD２（例えば３．３Ｖ）を電
源電圧とし上記インバータで反転された信号／ＩＮと反
転される前の信号ＩＮとを入力とするラッチ回路ＬＴと
からなり、ラッチ回路ＬＴは２個のｐチャネルＭＯＳＦ
ＥＴ Ｑｐ０，Ｑｐ２と１個のｎチャネルＭＯＳＦＥＴ
Ｑｎ１とが直列に接続されたＣＭＯＳインバータＩＮ
Ｖ１および２個のＰチャネルＭＯＳＦＥＴＱｐ１，Ｑｐ
３と１個のｎチャネルＭＯＳＦＥＴ Ｑｎ２とが直列に
接続されたＣＭＯＳインバータＩＮＶ２の出力端子が互
いに他方のインバータのＭＯＳＦＥＴ Ｑｐ２，Ｑｐ３
のゲートに接続されて構成されている。

【０００３】

【発明が解決しようとする課題】図１０のレベル変換回
路は、０〜１．５Ｖの振幅の入力信号ＩＮがロウレベル
からハイレベルに変化するとＭＯＳＦＥＴ Ｑｎ１がオ
フ状態からオン状態へ直ちに移行するため出力信号ＯＵ
Ｔは３．３ＶのようなＶDD２から接地電位（０Ｖ）へ変
化するが、入力信号ＩＮがハイレベルからロウレベルに
変化するときは反転信号／ＩＮによりＭＯＳＦＥＴ Ｑ
ｎ２がオンされてインバータＩＮＶ２の出力がロウレベ
ルに変化し、ＭＯＳＦＥＴ Ｑｐ２がオフ状態からオン
状態へ移行されて初めて出力信号ＯＵＴが接地電位（０
Ｖ）から３．３ＶのようなＶDD２へ変化する。

【０００４】そのため、従来のレベル変換回路は、出力
信号のロウレベルからハイレベルへの変化がハイレベル
からロウレベルへの変化に比べて遅くなる。その結果、
このようなレベル変換回路からの信号を受ける側の回路
においては、遅い方の信号のタイミングに合わせて信号
を取り込まなくてはならないため、タイミングの設計が
面倒であるとともに、信号の伝達に時間がかかりシステ
ムの高速化が妨げられるという問題点がある。

【０００５】この発明の目的は、出力信号のロウレベル
からハイレベルへの変化がハイレベルからロウレベルへ
の変化がほぼ等しいレベル変換回路を提供することにあ
る。

【０００６】この発明の他の目的は、内部に振幅の異な
る２種類の信号伝送経路を有する半導体集積回路におけ
る信号伝送速度の高速化を可能にする半導体集積回路技
術を提供することにある。

【０００７】この発明のさらに他の目的は、レベル変換
回路を入出力部に有し振幅の小さな内部信号に基づいて
振幅の大きな信号を形成して出力する半導体集積回路を
用いたシステムの高速化を可能にすることにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、入力信号と同相のレベル変換さ
れた信号とそれ逆相の信号を出力するレベルシフト回路
と、該レベルシフト回路の出力信号のうち早い方に応答
して出力信号を生成する後段回路とによりレベル変換回
路を構成し、後段回路には、第１電圧端子と第２電圧端
子との間に２個のｐチャネル型ＭＯＳトランジスタと２
個のｎチャネル型ＭＯＳトランジスタが直列に接続され
たインバータ回路を用い、このうち１組を入力用トラン
ジスタとして残る１組のトランジスタにはレベルシフト
回路の出力信号に基づいて制御をかけて、次の変化にす
ばやく応答できるように構成したものである。

【００１１】本出願の第１の発明に係るレベル変換回路
は、第１の信号振幅を有する第１信号を受ける第１入力
端子と、上記第１の信号振幅よりも大きな第２の信号振
幅を有し上記第１信号と同相の第２信号を出力する第１
出力端子と、上記第１の信号振幅よりも大きな第２の信
号振幅を有し上記第１信号と逆相の第３信号を出力する
第２出力端子とを含む第１回路と、第１電圧端子と第２
電圧端子との間にそのソース−ドレイン経路が直列に接
続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐ
チャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯ
Ｓトランジスタ、第２ｎチャネル型ＭＯＳトランジスタ
を有し、上記第１ｐチャネル型ＭＯＳトランジスタのド
レイン及び上記１ｎチャネル型ＭＯＳトランジスタのド
レインが第３出力端子に接続された第２回路とを備え、
上記第２回路は、上記第１回路の第１出力端子から出力
される第２信号と上記第1回路の第２出力端子から出力
される第３信号のうち、信号レベルの変化が早い方の信
号の信号変化に基づいて上記第２の信号振幅を有する第
４信号を形成して上記第３出力端子より出力するように
したものである。

【００１２】上記した手段によれば、第１回路から出力
される相補信号のうち信号レベルの変化が早い方の信号
の信号変化に基づいて第２回路が出力信号を形成して出
力するため、入力信号の立上がりの際はもちろんのこと
立下がりの際にも出力信号がすばやく変化するようにな
り、信号の伝送速度を落とすことなく小さな振幅の信号
を大きな振幅の信号に変換して伝送することができる。

【００１３】また、望ましくは、上記第１回路の第１出
力端子から出力される第２信号または上記第1回路の第
２出力端子から出力される第３信号を遅延して上記第２
ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル
型ＭＯＳトランジスタ、または第１ｐチャネル型ＭＯＳ
トランジスタおよび第２ｎチャネル型ＭＯＳトランジス
タに制御をかける遅延手段を設ける。これにより、第２
回路を次の信号変化にすばやく応答できる状態に移行さ
せて信号の伝送速度を高速化することができる。

【００１４】さらに、ＭＯＳトランジスタのゲート端子
に入力された信号に応じて当該ＭＯＳトランジスタのソ
ースもしくはドレイン端子から上記ゲート入力信号に応
じた信号が出力される回路を１段と定義したとき、上記
第１回路の上記第１入力端子から上記第２出力端子を経
て上記第２回路の第３出力端子に到達する信号の経由す
る回路段数と、上記第１回路の上記第１入力端子から上
記第３出力端子を経て上記第２回路の第３出力端子に到
達する信号の経由する回路段数とが同一になるように構
成する。これにより、入力信号と同相の信号と逆相の信
号が第２回路に到達する時間がほぼ等しくなり、入力信
号の立上がりの際はもちろんのこと立下がりの際にも出
力信号がすばやく変化するようになり、異なる振幅の信
号の伝送速度を高速化することができる。

【００１５】また、上記第２回路は、上記第１回路から
出力される上記第２信号または第３信号の変化に応じて
上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎ
チャネル型ＭＯＳトランジスタの状態が変化するように
構成する。これにより、第２ｐチャネル型ＭＯＳトラン
ジスタまたは第１ｎチャネル型ＭＯＳトランジスタのゲ
ートサイズを小さくして前段の回路に対する負荷容量を
小さくすることができ、第２信号および第３信号の変化
を早くすることができる。

【００１６】さらに、上記第１ｐチャネル型ＭＯＳトラ
ンジスタと第２ｎチャネル型ＭＯＳトランジスタとそれ
ぞれ並列に、プルアップ用の高抵抗素子とプルダウン用
の高抵抗素子を接続する。これにより、第２回路が２つ
の論理しきい値を有し、入力信号がロウレベルからハイ
レベルに変化するときは論理しきい値が低くなるととも
に入力信号がハイレベルからロウレベルに変化するとき
は論理しきい値が高くなって、出力信号の変化が一層速
くなる。

【００１７】また、上記第２ｐチャネル型ＭＯＳトラン
ジスタのゲート幅とゲート長との比よりも上記第１ｐチ
ャネル型ＭＯＳトランジスタのゲート幅とゲート長との
比の方が大きくなるように設定され、上記第１ｎチャネ
ル型ＭＯＳトランジスタのゲート幅とゲート長との比よ
りも上記第２ｎチャネル型ＭＯＳトランジスタのゲート
幅とゲート長との比の方が大きくなるように設定する。
これにより、第２ｐチャネル型ＭＯＳトランジスタと第
１ｎチャネル型ＭＯＳトランジスタに対して抵抗性負荷
として作用する第１ｐチャネル型ＭＯＳトランジスタと
第２ｎチャネル型ＭＯＳトランジスタのオン抵抗を下げ
ることができ、出力信号の変化が一層速くなる。

【００１８】さらに、上記第１信号を論理反転する第１
インバータを備えると共に、上記第１回路は上記第１イ
ンバータの出力信号を受ける第２入力端子を有し、上記
第１入力端子および第２入力端子に各々ゲート端子が接
続された第３ｎチャネル型ＭＯＳトランジスタおよび第
４ｎチャネル型ＭＯＳトランジスタと、上記第３ｎチャ
ネル型ＭＯＳトランジスタとソース−ドレイン経路が直
列に接続されゲート端子に上記第４ｎチャネル型ＭＯＳ
トランジスタのドレイン端子が接続された第３ｐチャネ
ル型ＭＯＳトランジスタと、上記第４ｎチャネル型ＭＯ
Ｓトランジスタとソース−ドレイン経路が直列に接続さ
れゲート端子に上記第３ｎチャネル型ＭＯＳトランジス
タのドレイン端子が接続された第４ｐチャネル型ＭＯＳ
トランジスタとから構成され、上記第４ｎチャネル型Ｍ
ＯＳトランジスタのドレイン端子に上記第１出力端子が
接続され、上記第３ｎチャネル型ＭＯＳトランジスタの
ドレイン端子に上記第２出力端子が接続され、上記第１
出力端子には上記第２信号を論理反転する第２インバー
タが接続されるようにする。これにより、第１回路はｎ
チャネル型ＭＯＳトランジスタで第１信号とその反転信
号を受けて出力である第２信号と第３信号を高速にロウ
レベルへ変化させるように動作することとなるので、第
１回路から第２回路への信号の変化の伝達が速くなる。

【００１９】さらに、上記第２回路は、上記第２ｐチャ
ネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯ
Ｓトランジスタが上記第１回路から出力される上記第２
信号または第３信号の変化に応じて状態が変化するよう
に構成する。これにより、第２ｐチャネル型ＭＯＳトラ
ンジスタまたは第１ｎチャネル型ＭＯＳトランジスタの
ゲートサイズを小さくして前段の回路に対する負荷容量
を小さくすることができ、第２信号および第３信号の変
化を早くすることができる。

【００２０】また、上記第１回路の第１出力端子から出
力される第２信号または上記第２インバータの出力信号
のうち変化が遅い方の信号変化に応じて上記第１ｐチャ
ネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯ
Ｓトランジスタに制御をかける第３インバータを設け
る。これにより、第２回路から出力される第４信号が変
化した後に第１ｐチャネル型ＭＯＳトランジスタおよび
第２ｎチャネル型ＭＯＳトランジスタが速やかにオンま
たはオフ状態に移行されて、次の信号変化に対する準備
を行なうことができる。

【００２１】また、上記第１回路の第１出力端子から出
力される第２信号または上記第1回路の第２出力端子か
ら出力される第３信号のうち変化が遅い方の信号変化に
応じて上記第２ｐチャネル型ＭＯＳトランジスタおよび
第１ｎチャネル型ＭＯＳトランジスタまたは上記第１ｐ
チャネル型ＭＯＳトランジスタおよび第２ｎチャネル型
ＭＯＳトランジスタを制御する信号を生成する遅延手段
を設ける。これにより、第２回路から出力される第４信
号が変化した後に第２ｐチャネル型ＭＯＳトランジスタ
および第１ｎチャネル型ＭＯＳトランジスタまたは上記
第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャ
ネル型ＭＯＳトランジスタが速やかにオンまたはオフ状
態に移行されて、次の信号変化に対する準備を行なうこ
とができる。

【００２２】さらに、上記第２回路は、上記第１回路か
ら出力される上記第２信号または第３信号のうち変化が
早い方の信号の変化に応答して上記第１ｐチャネル型Ｍ
ＯＳトランジスタまたは第２ｎチャネル型ＭＯＳトラン
ジスタの状態が変化するように構成してもよい。これに
より、第１ｐチャネル型ＭＯＳトランジスタと第２ｎチ
ャネル型ＭＯＳトランジスタが基板バイアス効果でしき
い値が変化して出力信号の変化が遅くなるのを回避する
ことができる。

【００２３】本願の第２の発明に係るレベル変換回路
は、第１の信号振幅を有する第１信号を受ける第１入力
端子と、上記第１の信号振幅よりも大きな第２の信号振
幅を有し上記第１信号と同相の第２信号を出力する第１
出力端子と、上記第１の信号振幅よりも大きな第２の信
号振幅を有し上記第１信号と逆相の第３信号を出力する
第２出力端子とを含む第１回路と、上記第１回路の第１
出力端子から出力される第２信号と上記第1回路の第２
出力端子から出力される第３信号のうち、信号レベルの
変化が早い方の信号の信号変化に基づいて上記第２の信
号振幅を有する第４信号を形成して上記第３出力端子よ
り出力する第２回路とを備え、上記第２回路は、上記第
１回路から出力される上記第２信号または第３信号とそ
の逆相の信号をそれぞれ受け、信号の変化の方向に応じ
て上記第４信号の変化が速くなるように論理しきい値が
変化するようにしたものである。

【００２４】上記した手段によれば、信号の変化の方向
に応じて上記第４信号の変化が速くなるように論理しき
い値が変化するため、入力信号の立上がりの際はもちろ
んのこと立下がりの際にも出力信号がすばやく変化する
ようになり、信号の伝送速度を落とすことなく小さな振
幅の信号を大きな振幅の信号に変換して伝送することが
できる。

【００２５】また、望ましくは、上記第２回路は、第１
電圧端子と第２電圧端子との間にそのソース−ドレイン
経路が直列に接続された第１ｐチャネル型ＭＯＳトラン
ジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎ
チャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯ
Ｓトランジスタを有し、上記第１ｐチャネル型ＭＯＳト
ランジスタのドレイン及び上記１ｎチャネル型ＭＯＳト
ランジスタのドレインが第３出力端子に接続されるとと
もに、第２ｐチャネル型ＭＯＳトランジスタと第１ｎチ
ャネル型ＭＯＳトランジスタと並列にそれぞれ高抵抗素
子が接続され、上記第１回路の第１出力端子から出力さ
れる第２信号または上記第1回路の第２出力端子から出
力される第３信号を遅延して上記第２ｐチャネル型ＭＯ
Ｓトランジスタおよび第１ｎチャネル型ＭＯＳトランジ
スタ、または第１ｐチャネル型ＭＯＳトランジスタおよ
び第２ｎチャネル型ＭＯＳトランジスタに制御をかける
遅延手段を備えるようにする。

【００２６】これにより、第２ｐチャネル型ＭＯＳトラ
ンジスタまたは第１ｎチャネル型ＭＯＳトランジスタの
ゲートサイズを小さくして前段の回路に対する負荷容量
を小さくすることができ、第２信号および第３信号の変
化を早くすることができるとともに、第２回路から出力
される第４信号が変化した後に第１ｐチャネル型ＭＯＳ
トランジスタおよび第２ｎチャネル型ＭＯＳトランジス
タが速やかにオンまたはオフ状態に移行されて、次の信
号変化に対する準備を行なうことができる。

【００２７】本願の第３の発明に係るレベル変換回路
は、第１の信号振幅を有する第１信号を受ける第１入力
端子と、上記第１の信号振幅よりも大きな第２の信号振
幅を有し上記第１信号と同相の第２信号を出力する第１
出力端子と、上記第１の信号振幅よりも大きな第２の信
号振幅を有し上記第１信号と逆相の第３信号を出力する
第２出力端子とを含む第１回路と、上記第１回路の第１
出力端子から出力される第２信号と上記第1回路の第２
出力端子から出力される第３信号のうち、信号レベルの
変化が早い方の信号の信号変化に基づいて上記第２の信
号振幅を有する第４信号を形成して上記第３出力端子よ
り出力する第２回路とを備え、ＭＯＳトランジスタのゲ
ート端子に入力された信号に応じて当該ＭＯＳトランジ
スタのソースもしくはドレイン端子から上記ゲート入力
信号に応じた信号が出力される回路を１段と定義したと
き、上記第１回路の上記第１入力端子から上記第２出力
端子を経て上記第２回路の第３出力端子に到達する信号
の経由する回路段数と、上記第１回路の上記第１入力端
子から上記第３出力端子を経て上記第２回路の第３出力
端子に到達する信号の経由する回路段数がそれぞれ４段
以下となるように構成したものである。

【００２８】上記した手段によれば、第１回路から出力
される相補信号のうち信号レベルの変化が早い方の信号
の信号変化に基づいて第２回路が出力信号を形成して出
力するため、入力信号の立上がりの際はもちろんのこと
立下がりの際にも出力信号がすばやく変化するようにな
り、信号の伝送速度を落とすことなく小さな振幅の信号
を大きな振幅の信号に変換して伝送することができると
ともに、上記第１回路の上記第１入力端子から上記第２
出力端子を経て上記第２回路の第３出力端子に到達する
信号の経由する回路段数と、上記第１回路の上記第１入
力端子から上記第３出力端子を経て上記第２回路の第３
出力端子に到達する信号の経由する回路段数がそれぞれ
４段以下であるため、信号の伝達が高速に行なわれる。

【００２９】本願の第４の発明に係るレベル変換回路
は、第１の信号振幅を有する第１信号を受ける第１入力
端子と、上記第１の信号振幅よりも大きな第２の信号振
幅を有し上記第１信号と同相の第２信号を出力する第１
出力端子と、上記第１の信号振幅よりも大きな第２の信
号振幅を有し上記第１信号と逆相の第３信号を出力する
第２出力端子とを含む第１回路と、上記第１回路の第１
出力端子から出力される第２信号と上記第1回路の第２
出力端子から出力される第３信号のうち、信号レベルの
変化が早い方の信号の信号変化に基づいて上記第２の信
号振幅を有する第４信号を形成して上記第３出力端子よ
り出力する第２回路とを備え、ＭＯＳトランジスタのゲ
ート端子に入力された信号に応じて当該ＭＯＳトランジ
スタのソースもしくはドレイン端子から上記ゲート入力
信号に応じた信号が出力される回路を１段と定義したと
き、上記第１回路の上記第１入力端子から上記第２出力
端子を経て上記第２回路の第３出力端子に到達する信号
の経由する回路段数と、上記第１回路の上記第１入力端
子から上記第３出力端子を経て上記第２回路の第３出力
端子に到達する信号の経由する回路段数がそれぞれ３段
となるように構成したものである。

【００３０】上記した手段によれば、第１回路から出力
される相補信号のうち信号レベルの変化が早い方の信号
の信号変化に基づいて第２回路が出力信号を形成して出
力するため、入力信号の立上がりの際はもちろんのこと
立下がりの際にも出力信号がすばやく変化するようにな
り、信号の伝送速度を落とすことなく小さな振幅の信号
を大きな振幅の信号に変換して伝送することができると
ともに、上記第１回路の上記第１入力端子から上記第２
出力端子を経て上記第２回路の第３出力端子に到達する
信号の経由する回路段数と、上記第１回路の上記第１入
力端子から上記第３出力端子を経て上記第２回路の第３
出力端子に到達する信号の経由する回路段数がそれぞれ
３段であるため、信号の伝達がより一層高速に行なわれ
る。

【００３１】本願の第５の発明は、内部回路では第１の
振幅で信号が伝送され、外部の他の装置との間では上記
第１の振幅よりも大きな第２の振幅で信号の送受信が行
なわれる半導体集積回路において、上記第２の振幅の信
号が出力される外部端子に接続された入出力回路に上述
したような構成を有するレベル変換回路を設けたもので
ある。これにより、内部信号は振幅の小さな信号で高速
動作し、他の装置との間は振幅の大きな信号でデータの
送受信を行なう半導体集積回路を用いたシステムの高速
化が可能となる。

【００３２】また、望ましくは、第２の振幅の信号が入
力される外部端子に接続された入出力回路に、第２の振
幅の信号を第１の振幅の信号に変換する逆レベル変換回
路を設ける。これにより、他の装置から供給される振幅
の大きな信号を内部回路に適した振幅の小さな信号に変
換して内部回路に供給することができる。

【００３３】本願の第６の発明は、第１の信号振幅を有
する第１信号を受ける第１入力端子と、上記第１の信号
振幅よりも大きな第２の信号振幅を有し上記第１信号と
同相の第２信号を出力する第１出力端子と、上記第１の
信号振幅よりも大きな第２の信号振幅を有し上記第１信
号と逆相の第３信号を出力する第２出力端子とを含む第
１回路と、上記第１回路の第１出力端子から出力される
第２信号と上記第1回路の第２出力端子から出力される
第３信号のうち、信号レベルの変化が早い方の信号の信
号変化に基づいて上記第２の信号振幅を有する第４信号
を形成して上記第３出力端子より出力する第２回路とを
備えた第１のレベル変換回路と、上記第１回路と同一形
式の回路からなる第２のレベル変換回路とを設けたもの
である。第２のレベル変換回路は第１のレベル変換回路
よりも構成素子数が少ないので、要求される信号の伝送
速度に応じて第１のレベル変換回路と第２のレベル変換
回路とを使い分けることによって、高速性と占有面積の
低減の両方を同時に達成することができる。

【００３４】また、望ましくは、上記第１のレベル変換
回路は通常の動作信号を伝送する経路に設け、上記第２
のレベル変換回路はテスト系の信号を伝送する経路に設
けるようにする。テスト系の信号は伝送速度の高速性が
要求されないので、上記第２のレベル変換回路をテスト
系の信号を伝送する経路に設けることにより、占有面積
の低減を図ることができる。

【００３５】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００３６】図１は、本発明に係るレベル変換回路の第
１の実施例を示す。図１において、ＭＯＳＦＥＴを表わ
す記号のゲート端子に丸印が付されているのはｐチャネ
ルＭＯＳＦＥＴであり、丸印が付されていないのはｎチ
ャネルＭＯＳＦＥＴである。

【００３７】図１のレベル変換回路は、入力信号ＩＮを
反転する初段のインバータ１１と、上記インバータ１１
で反転された信号／ＩＮと反転される前の信号ＩＮとを
入力とするラッチ回路型のレベルシフト段１２と、該レ
ベルシフト段１２の反転出力ノードｎ１側の信号を反転
するインバータ１３と、該インバータ１３の出力信号と
上記レベルシフト段１２の非反転出力ノードｎ２側の信
号とを入力とするインバータ型の出力段１４と、該出力
段１４の入力信号を遅延して出力段１４に制御をかける
遅延段１５とから構成されている。

【００３８】上記インバータ１１はＶDD（例えば１．５
Ｖ）を電源電圧とし、上記レベルシフト段１２はＶDDよ
りも高いＶDD２（例えば３．３Ｖ）を電源電圧としてい
る。レベルシフト段１２よりも後段にあるインバータ１
３と出力段１４と遅延段１５も、レベルシフト段１２と
同じＶDD２（例えば３．３Ｖ）を電源電圧としている。

【００３９】レベルシフト段１２は、ｐチャネルＭＯＳ
ＦＥＴ Ｑｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ２とが
直列に接続されたＰ−ＭＯＳ負荷型のインバータＩＮＶ
１、および、ＰチャネルＭＯＳＦＥＴ Ｑｐ３とｎチャ
ネルＭＯＳＦＥＴ Ｑｎ３とが直列に接続されたＰ−Ｍ
ＯＳ負荷型のインバータＩＮＶ２からなり、インバータ
ＩＮＶ１，ＩＮＶ２の出力ノードｎ１，ｎ２が互いに他
方のインバータのｐチャネルＭＯＳＦＥＴ Ｑｐ３，Ｑ
ｐ２のゲート端子に接続され、ｎチャネルＭＯＳＦＥＴ
Ｑｎ２とＱｎ３のゲート端子には入力信号ＩＮとそれ
をインバータ１１で反転した信号／ＩＮが印加されてい
る。

【００４０】そして、本実施例においては、レベルシフ
ト段１２を構成するＭＯＳＦＥＴＱｐ２，Ｑｎ２，Ｑｐ
３，Ｑｎ３は、ｐチャネルＭＯＳＦＥＴ Ｑｐ２，Ｑｐ
３のゲート幅Ｗｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ
２，Ｑｎ３のゲート幅Ｗｎ２との比Ｗｐ２：Ｗｎ２およ
びＷｐ３：Ｗｎ３がそれぞれ１：１５のように、Ｗｎ
２，Ｗｎ３の方がＷｐ２，Ｗｐ３よりもそれぞれ大きく
なるように設計されている。これにより、レベルシフト
段１２は、その出力ノードｎ１，ｎ２の電位の立ち下が
りは立ち上がりよりも高速に行なわれるようにされる。

【００４１】なお、この実施例では、ＭＯＳＦＥＴ Ｑ
ｐ２，Ｑｎ２，Ｑｐ３，Ｑｎ３はゲート長が互いに同一
であるため、ｐチャネルＭＯＳＦＥＴ Ｑｐ２，Ｑｐ３
のゲート幅Ｗｐ２とｎチャネルＭＯＳＦＥＴ Ｑｎ２と
Ｑｎ３のゲート幅Ｗｎ２との比Ｗｐ２：Ｗｎ２およびＷ
ｐ３：Ｗｎ３で素子特性の関係を表わしたが、本来、素
子特性はゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌで表わされ
る。従って、Ｑｐ２，Ｑｐ３とＱｎ２，Ｑｎ３のＷ／Ｌ
比が１：１５となるように設定しても良い。以下の説明
においてもゲート長が同一であるためゲート幅Ｗの比で
説明するが、Ｗ／Ｌの比で表わしても良い。

【００４２】ところで、本実施例において、レベルシフ
ト段１２のｐ−ＭＯＳとｎ−ＭＯＳのＷ／Ｌ比を１：１
５のようにｎ−ＭＯＳの方が極端に大きくなるように設
計している理由は、レベルシフト段１２の直流動作マー
ジンを確保するためである。すなわち、実際の回路設計
では、動作マージンを考慮して電源電圧が変動した場合
にも回路が安定して動作することが重要である。このよ
うな回路の安定動作を考慮して、図１のようなレベルシ
フト段１２で電源電圧ＶDD２が高くＶDDが低くなった条
件下でも安定した動作を確保するためｐ−ＭＯＳとｎ−
ＭＯＳのＷ／Ｌ比を１：１５のようにしたものである。

【００４３】より具体的に説明すると、ｐ−ＭＯＳを駆
動する電源電圧ＶDD２が高く、ｎ−ＭＯＳを駆動する電
源電圧ＶDDが低いという条件下では、ｐ−ＭＯＳのオン
抵抗は小さく、逆にｎ−ＭＯＳのオン抵抗は大きくな
る。仮にｐ−ＭＯＳとｎ−ＭＯＳのオン抵抗が同程度に
なるとすると、レベルシフト段１２の出力ＶDD２／２ま
でしか下がらないことになる。これでは、次段の回路の
ｎ−ＭＯＳをオフさせるのに不充分である。よって、ｎ
−ＭＯＳのオン抵抗＜＜ｐ−ＭＯＳのオン抵抗が直流動
作の必須条件となる。この条件が満たされないときは、
最悪のケースでは回路の出力が反転しないことになった
り、遅延時間が非常に大きなものとなってしまう。

【００４４】本実施例においては、ＶDD＝１．５Ｖ，Ｖ
DD２＝３．３Ｖを前提として上記のようにＷ／Ｌ比を
１：１５のように設計したが、次世代のプロセスでは、
ＶDDは１．５Ｖよりも下がると予想される。しかし、Ｖ
DD２＝３．３Ｖは、一般的なシステムで用いられている
ＬＶ−ＴＴＬやＰＣＩ等の標準インタフェースと接続す
ることが前提であるので、ＶDD２はプロセスが進んでも
変更されないと考えられる。よって、今後はＶDD２とＶ
DDとの差が大きくなると考えられる。従って、本発明は
そのような場合にも有効である。

【００４５】上記レベルシフト段１２の反転出力ノード
ｎ１側の信号を反転するインバータ１３はｐチャネルＭ
ＯＳＦＥＴ Ｑｐ４とｎチャネルＭＯＳＦＥＴＱｎ４と
から構成されており、ｐチャネルＭＯＳＦＥＴ Ｑｐ４
のゲート幅Ｗｐ４とｎチャネルＭＯＳＦＥＴ Ｑｎ４の
ゲート幅Ｗｎ４との比Ｗｐ４：Ｗｎ４が８：１のよう
に、Ｗｐ４の方がＷｎ４よりも大きくなるように設計さ
れている。つまり、インバータ１３は、出力の立ち下が
りよりも立ち上がりの方が高速に行なわれるように構成
されている。

【００４６】出力段１４は２個のｐチャネルＭＯＳＦＥ
Ｔ Ｑｐ５，Ｑｐ６と２個のｎチャネルＭＯＳＦＥＴ
Ｑｎ５，Ｑｎ６のソース−ドレイン経路が直列形態に接
続されてなり、Ｑｐ６とＱｎ５のゲート端子に上記レベ
ルシフト段１２の非反転出力ノードｎ２側の信号と反転
出力ノードｎ１側の信号をインバータ１３で反転した信
号が印加されている。つまり、ＭＯＳＦＥＴ Ｑｐ６と
Ｑｎ５のゲート端子に入力される信号は同相の信号であ
り、これによりＭＯＳＦＥＴ Ｑｐ６とＱｎ５は相補的
にオン、オフ制御される。そして、この出力段１４の出
力ノードｎ４に回路の出力端子ＯＵＴが接続されてい
る。

【００４７】また、ＭＯＳＦＥＴ Ｑｐ５とＱｎ６のゲ
ート端子には遅延段１５の出力信号が印加されており、
Ｑｐ５はＱｐ６よりも少し遅れてＱｐ６と逆のオン、オ
フ状態つまりＱｐ６がオンのときはオフ、Ｑｐ６がオフ
のときはオンに、またＱｎ６はＱｎ５よりも少し遅れて
Ｑｎ５と逆のオン、オフ状態にそれぞれ移行されるよう
になっている。さらに、ＭＯＳＦＥＴ Ｑｐ５とＱｎ６
と並列にそれぞれＭＯＳＦＥＴ Ｑｐ１１とＱｎ１１が
接続されており、Ｑｐ１１，Ｑｎ１１はそれぞれゲート
端子が電源電圧ＶDD2と接地電位ＶSSに接続されて常時
オン状態にされてＱｐ５，Ｑｎ６よりも高い抵抗を有す
る高抵抗素子として機能するようにされている。

【００４８】特に制限されるものでないが、出力段１４
を構成するｐチャネルＭＯＳＦＥＴＱｐ６のゲート幅Ｗ
ｐ６は、レベルシフト段１２のｐチャネルＭＯＳＦＥＴ
Ｑｐ２やＱｐ３のゲート幅Ｗｐ２との比Ｗｐ６：Ｗｐ２
が約１０：１となるように設計されている。一方、出力
段１４を構成するｎチャネルＭＯＳＦＥＴ Ｑｎ５のゲ
ート幅Ｗｎ５は、レベルシフト段１２のｎチャネルＭＯ
ＳＦＥＴ Ｑｎ２やＱｎ３のゲート幅Ｗｎ２との比Ｗｎ
５：Ｗｎ２は約１：３とされる。

【００４９】また、高抵抗用ＭＯＳＦＥＴ Ｑｐ１１の
ゲート幅Ｗｐ１１とＱｐ５のゲート幅Ｗｐ５との比Ｗｐ
１１：Ｗｐ５は約１：１０に、高抵抗用ＭＯＳＦＥＴ
Ｑｎ１１のゲート幅Ｗｎ１１とＱｎ６のゲート幅Ｗｎ５
との比Ｗｎ１１：Ｗｎ６は約１：１０に設計されてい
る。さらに、Ｑｐ１１と並列のＭＯＳＦＥＴ Ｑｐ５の
ゲート幅Ｗｐ５と直列のＱｐ６のゲート幅Ｗｐ６との比
Ｗｐ５：Ｗｐ６は約２：１、Ｑｎ１１と並列のＭＯＳＦ
ＥＴ Ｑｎ６のゲート幅Ｗｎ６と直列のＱｎ５のゲート
幅Ｗｎ５との比Ｗｎ６：Ｗｎ５は約２：１に設計されて
いる。

【００５０】遅延段１５は、２つのｐチャネルＭＯＳＦ
ＥＴ Ｑｐ９，Ｑｐ１０と２つのｎチャネルＭＯＳＦＥ
Ｔ Ｑｎ９，Ｑｎ１０のソース−ドレイン経路が直列に
接続されてなり、このうちＱｐ１０，Ｑｎ９のゲート端
子には出力段１４のＭＯＳＦＥＴ Ｑｎ５のゲート端子
に入力される信号と同一の信号が入力され、Ｑｐ９，Ｑ
ｎ１０のゲート端子には出力段１４のＭＯＳＦＥＴ Ｑ
ｐ６のゲート端子に入力される信号と同一の信号が入力
され、いずれか遅い方の信号を反転して、出力段１４の
ＭＯＳＦＥＴ Ｑｐ５，Ｑｎ６のゲート端子に制御をか
ける。

【００５１】これによって、出力段１４を構成するｐチ
ャネルＭＯＳＦＥＴ Ｑｐ５とｎチャネルＭＯＳＦＥＴ
Ｑｎ６は相補的にオン、オフ制御される。また、出力
段１４の入力信号がハイレベルに変化してＭＯＳＦＥＴ
Ｑｎ５がオンされて出力がハイレベルからロウレベル
に変化すると少し遅れてｐチャネルＭＯＳＦＥＴ Ｑｐ
５がオンされ、ｎチャネルＭＯＳＦＥＴ Ｑｎ６がオフ
されて、出力端子ＯＵＴはＱｎ５とＱｎ１１を介して接
地電位に固定される。一方、出力段１４の入力信号がロ
ウレベルに変化してＭＯＳＦＥＴ Ｑｐ６がオンされて
出力がハイレベルからロウレベルに変化すると少し遅れ
てｐチャネルＭＯＳＦＥＴ Ｑｐ５がオフされ、ｎチャ
ネルＭＯＳＦＥＴ Ｑｎ６がオンされて、出力端子ＯＵ
ＴはＱｐ６とＱｐ１１を介して電源電圧ＶDD2に固定さ
れる。

【００５２】このように、実施例のレベル変換回路は、
出力段１４のＭＯＳＦＥＴ Ｑｐ６，Ｑｎ５のオン、オ
フに応じて出力端子ＯＵＴの電位が確定すると、遅延段
１５により速やかに出力段１４のＭＯＳＦＥＴ Ｑｐ５
とＱｎ６がそれぞれＱｐ６，Ｑｎ５と逆のオン、オフ状
態に移行されるため、出力段１４を次の入力信号変化に
対して直ちに応答可能な準備状態にさせることができ
る。

【００５３】なお、図１の実施例においては、遅延段１
５が、図２に示すように、出力段１４のＭＯＳＦＥＴ
Ｑｐ６，Ｑｎ５のゲート端子に入力される信号ａ，ｃの
うちいずれか変化の遅い方の信号に応じて出力ｄが変化
され、出力段１４のＭＯＳＦＥＴ Ｑｐ５，Ｑｎ６のゲ
ート端子に制御をかけるようにするため、直列形態の４
つのＭＯＳＦＥＴ Ｑｐ９，Ｑｐ１０，Ｑｎ９，Ｑｎ１
０により構成されている。しかし、出力段１４のＭＯＳ
ＦＥＴ Ｑｐ６，Ｑｎ５のいずれか一方、例えばＱｎ５
のゲート端子に入力される信号の方がロウレベルへの変
化が遅い場合あるいはロウレベルへの変化タイミングの
差が小さい場合には、Ｑｐ９またはＱｐ１０を省略して
レイアウト面積を少なくするようにしても良い。同様
に、タイミングによってはＱｎ９またはＱｎ１０を省略
しても良い。

【００５４】次に、図１の実施例のレベル変換回路の動
作を説明する。

【００５５】先ず、入力信号ＩＮがロウレベルからハイ
レベルへ変化する場合を考える。このとき、入力信号の
前の状態がロウレベルであるため、出力段１４のｎチャ
ネルＭＯＳＦＥＴ Ｑｎ５はオフ状態に、またｐチャネ
ルＭＯＳＦＥＴ Ｑｐ６はオン状態にされているととも
に、遅延段１５はその出力がハイレベルとなって出力段
１４のｎチャネルＭＯＳＦＥＴ Ｑｎ６をオン状態に、
またｐチャネルＭＯＳＦＥＴ Ｑｐ５をオフ状態にさせ
ている。そのため、出力段１４はオン状態のｐチャネル
ＭＯＳＦＥＴ Ｑｐ１１，Ｑｐ６を介してハイレベルを
出力している状態にある。

【００５６】この状態で、入力信号ＩＮがロウレベルか
らハイレベルへ変化すると、レベルシフト段１２はｎチ
ャネルＭＯＳＦＥＴ Ｑｎ２の方がｐチャネルＭＯＳＦ
ＥＴＱｐ２よりもゲート幅が広いため、出力ノードｎ１
がハイレベルからロウレベルへ速やかに変化する。そし
て、この電位変化はインバータ１３を介して若干遅れた
タイミングで出力段１４のＭＯＳＦＥＴ Ｑｎ５のゲー
ト端子に伝達され、Ｑｎ５をオフ状態からオン状態へ移
行させる。しかし、このときインバータ１３はｎチャネ
ルＭＯＳＦＥＴ Ｑｎ４よりもｐチャネルＭＯＳＦＥＴ
Ｑｐ４の方のゲート幅が広いため、論理しきい値はＶ
DD2に近く、ロウレベルからハイレベルへの変化は速や
かに行なわれるので、このときのインバータ１３での遅
延時間はかなり小さい。その結果、出力は速やかにハイ
レベルからロウレベルへ変化することとなる。

【００５７】一方、レベルシフト段１２のｎチャネルＭ
ＯＳＦＥＴ Ｑｎ３は入力信号ＩＮを反転するインバー
タ１１の出力信号によりＱｎ２のオンよりも少し遅れて
オフされる。このときｐチャネルＭＯＳＦＥＴ Ｑｐ３
は出力ノードｎ１のロウレベルへの電位変化により比較
的速やかにオフ状態からオン状態への移行が開始され
る。しかし、ｐチャネルＭＯＳＦＥＴ Ｑｐ３はｎチャ
ネルＭＯＳＦＥＴ Ｑｎ３よりもゲート幅が狭いため、
出力ノードｎ２のロウレベルからハイレベルへの変化
は、出力ノードｎ１のハイレベルからロウレベルへの変
化よりも少し遅くなる。そして、この電位変化は出力段
１４のＭＯＳＦＥＴ Ｑｐ６のゲート端子に直ちに伝達
され、Ｑｐ６をオン状態からオフ状態へ移行させる。

【００５８】上記のように、レベルシフト段１２の正相
側を伝達する信号はレベルシフト段１２およびインバー
タ１３を介して出力段１４のＮ−ＭＯＳに伝達され、レ
ベルシフト段１２の逆相側を伝達する信号はインバータ
１１およびレベルシフト段１２を介して出力段１４のＰ
−ＭＯＳに伝達されるため、それぞれインバータ２段分
の遅延がもたらされるので、ほぼ同時に到達することと
なる。つまり、論理動作的には、インバータ１３はレベ
ルシフト段１２の正相側でなく逆相側に入れることも可
能であるが、そのようにするとレベルシフト段１２の正
相側を伝達する信号はインバータ３段分の遅延がもたら
され、レベルシフト段１２の逆相側を伝達する信号はイ
ンバータ１段分の遅延がもたらされることとなり、遅延
時間がアンバランスになって遅延段１４のＰ−ＭＯＳ側
とＮ−ＭＯＳ側がほぼ同一の負荷駆動力を有する場合に
は、回路の動作速度は遅い方の信号によって規制される
こととなるが、本実施例ではそのようなことがない。

【００５９】さらに、この実施例のレベル変換回路は、
ｎチャネルＭＯＳＦＥＴ Ｑｎ２とｐチャネルＭＯＳＦ
ＥＴ Ｑｐ２のゲート幅の比Ｗｐ２：Ｗｎ２が１：１５
のように、Ｗｎ２の方がＷｐ２よりも大きく設計されて
いるため、図１０に示されている従来のレベル変換回路
に比べてノードｎ１のハイレベルからロウレベルへの信
号変化は速いので、インバータ１３が設けられていて
も、出力のロウレベルへの立ち下がりは従来のレベル変
換回路に遜色のない速度で行なわれる。しかも、インバ
ータ１３はその論理しきい値が高く設定されているの
で、インバータ１３での遅延時間は極めて小さなものと
なる。

【００６０】さらに、出力段１４の入力がハイレベルか
らロウレベルに変化して出力信号がロウレベルからハイ
レベルに切り替わる際には、図３（Ａ）に示すようにゲ
ート幅の大きなｐチャネルＭＯＳＦＥＴ Ｑｐ５がオン
され、ｎチャネルＭＯＳＦＥＴ Ｑｎ６がオフされてお
り、高抵抗用ＭＯＳＦＥＴ Ｑｎ１１はゲート幅が小さ
いため、出力段１４全体としての論理しきい値はＱｐ
５，Ｑｎ６が共にオンしている場合に比べて高い方へシ
フトしている。その結果、出力のロウレベルからハイレ
ベルへの切替わりが速くなる。

【００６１】次に、入力信号ＩＮがハイレベルからロウ
レベルへ変化する場合を考える。このとき、入力信号の
前の状態がハイレベルであるため、出力段１４のｎチャ
ネルＭＯＳＦＥＴ Ｑｎ５はオン状態に、またｐチャネ
ルＭＯＳＦＥＴ Ｑｐ６はオフ状態にされているととも
に、遅延段１５はその出力がロウレベルとなって出力段
１４のｎチャネルＭＯＳＦＥＴ Ｑｎ６をオフ状態に、
またｐチャネルＭＯＳＦＥＴ Ｑｐ５をオン状態にさせ
ている。そのため、出力段１４はオン状態のｎチャネル
ＭＯＳＦＥＴ Ｑｎ５，Ｑｎ１１を介してロウレベルを
出力している状態にある。

【００６２】この状態で、入力信号ＩＮがハイレベルか
らロウレベルへ変化すると、インバータ１１により反転
された信号／ＩＮがゲート端子に入力されているｎチャ
ネルＭＯＳＦＥＴ Ｑｎ３がオフからオン状態にされ
る。このときレベルシフト段１２はｎチャネルＭＯＳＦ
ＥＴ Ｑｎ３の方がｐチャネルＭＯＳＦＥＴ Ｑｐ３よ
りもゲート幅が広いため、出力ノードｎ２がハイレベル
からロウレベルへ速やかに変化する。ただし、出力ノー
ドｎ２のハイレベルからロウレベルへの変化は、出力ノ
ードｎ１がハイレベルからロウレベルへ変化する場合に
比べてインバータ１１の遅延分遅くなる。しかし、出力
ノードｎ１のハイレベルからロウレベルへの変化はイン
バータ１３を介して出力段１４に伝達されていたのに対
し、この出力ノードｎ２のハイレベルからロウレベルへ
変化は直ちに出力段１４に伝達されるため、両者の伝達
時間はほぼ同程度になる。

【００６３】一方、レベルシフト段１２のｎチャネルＭ
ＯＳＦＥＴ Ｑｎ２は入力信号ＩＮがハイレベルからロ
ウレベルへ変化するとオン状態からオフ状態に移行され
る。また、ｐチャネルＭＯＳＦＥＴ Ｑｐ２は上記反転
入力信号／ＩＮによるｎチャネルＭＯＳＦＥＴ Ｑｎ３
のオフからオン状態への移行によって出力ノードｎ２が
ロウレベルに変化されるのに応じてオフ状態からオン状
態に移行される。このとき、ｎチャネルＭＯＳＦＥＴ
Ｑｎ２よりもｐチャネルＭＯＳＦＥＴ Ｑｐ２の方がゲ
ート幅は狭いため、出力ノードｎ１のロウレベルからハ
イレベルへの変化は比較的ゆっくりと行なわれるが、出
力ノードｎ２のハイレベルからロウレベルへ変化は上述
のように比較的急速に行なわれるので、それほど遅くな
ることはない。そして、出力ノードｎ１の電位変化はイ
ンバータ１３を介して若干遅れたタイミングで出力段１
４のＭＯＳＦＥＴ Ｑｎ５のゲート端子に伝達され、Ｑ
ｎ５をオン状態からオフ状態へ移行させる。

【００６４】また、上記のように出力がロウレベルから
ハイレベルへ変化すると遅延段１５により少し遅れて出
力段１４のｐチャネルＭＯＳＦＥＴ Ｑｐ５をオフ状態
に、またｎチャネルＭＯＳＦＥＴ Ｑｎ６をオン状態に
させ、出力段１４は入力信号の次のロウレベルからハイ
レベルへの変化に直ちに応答できる状態になる。つま
り、入力信号のロウレベルからハイレベルへの変化の初
期段階では、前の信号でオンされているｎチャネルＭＯ
ＳＦＥＴ Ｑｎ６を通して電流が流れて出力電位が速や
かに接地電位に向かって変化し、ある程度まで変化する
とＱｎ６がオフされてその後は抵抗として機能するＭＯ
ＳＦＥＴ Ｑｎ１１を通して出力電位が固定される。逆
の動作の場合も同様である。

【００６５】しかも、上記のように、この実施例のレベ
ル変換回路は、レベルシフト段１２の非反転出力ノード
ｎ２側の信号を生成するｐチャネルＭＯＳＦＥＴ Ｑｐ
３とｎチャネルＭＯＳＦＥＴ Ｑｎ３のゲート幅の比Ｗ
ｐ３：Ｗｎ３が１：１５のように、Ｗｎ３の方がＷｐ３
よりも大きく設計されているため、図１０に示されてい
る従来のレベル変換回路に比べてノードｎ２のハイレベ
ルからロウレベルへの信号変化は速くなる。これととも
に、出力段１４の入力がロウレベルからハイレベルに変
化して出力信号がハイレベルからロウレベルに切り替わ
る際には、図３（Ｂ）に示すようにゲート幅の大きなｐ
チャネルＭＯＳＦＥＴ Ｑｐ５がオフされ、ｎチャネル
ＭＯＳＦＥＴ Ｑｎ６がオンされており、高抵抗用ＭＯ
ＳＦＥＴＱｐ１１はゲート幅が小さいため、出力段１４
全体としての論理しきい値はＱｐ５，Ｑｎ６が共にオン
している場合に比べて低い方へシフトしている。その結
果、出力のハイレベルからロウレベルへの切替わりが速
くなる。

【００６６】なお、レベルシフト段１２の反転出力ノー
ドｎ１から出力段１４への信号の伝達はインバータ１３
を介していてもこのインバータ１３における遅延は、レ
ベルシフト段１２の逆相側の信号伝達経路上にあるイン
バータ１１の遅延と同程度である。従って、図１１に破
線Ｂで示すように本実施例のレベル変換回路の出力のハ
イレベルへの立ち上がりは従来のレベル変換回路に比べ
て速く行なわれるようになる。なお、図１１に示されて
いる波形は、本実施例のレベル変換回路および従来のレ
ベル変換回路をシミュレーションした結果得られた波形
である。

【００６７】図４には、図１のレベル変換回路の変形例
が示されている。図４のレベル変換回路は、図１の実施
例における出力段１４のｐチャネルＭＯＳＦＥＴ Ｑｐ
５，Ｑｐ１１とＱｐ６との接続関係を逆にし、ｎチャネ
ルＭＯＳＦＥＴ Ｑｎ６，Ｑｎ１１とＱｎ５との接続関
係を逆にしたものである。

【００６８】図１の実施例の回路では、ＭＯＳＦＥＴの
ソース・ドレイン領域とウェル領域との間のＰＮ接合が
順方向にバイアスされてリーク電流が流れるのを防止す
るために、ｐチャネルＭＯＳＦＥＴ Ｑｐ５とＱｐ６の
ｎ型ウェル領域の電位はチップ内で最も高いＶDD２にさ
れ、ｎチャネルＭＯＳＦＥＴ Ｑｎ５とＱｎ６のｐ型ウ
ェル領域の電位はチップ内で最も低い接地電位にされ
る。そのため、駆動用ＭＯＳＦＥＴであるＱｐ６はＱｐ
５のオン抵抗による電位降下でソース電位が下がってソ
ース電位よりもウェル電位の方が高くなり、またＱｎ５
は逆にソース電位よりもウェル電位の方が低くなる。

【００６９】その結果、ウェル電位のバックバイアス効
果によりＱｐ５，Ｑｎ６のしきい値が高くなるので、ｐ
チャネルＭＯＳＦＥＴ Ｑｐ５とＱｐ６のサイズ（ゲー
ト幅）が同一で、ｎチャネルＭＯＳＦＥＴ Ｑｎ６とＱ
ｎ５のサイズが同一の場合には、図４のようにＱｐ５，
Ｑｐ１１とＱｐ６との接続関係およびＱｎ６，Ｑｎ１１
とＱｎ５との接続関係を図１と逆にして、駆動用ＭＯＳ
ＦＥＴ Ｑｐ６のソースを電源電圧ＶDD２に接続し、Ｑ
ｎ５のソースを接地点に接続するのが望ましい。

【００７０】ただし、図１の実施例の回路では、Ｑｐ５
のゲート幅Ｗｐ５をＱｐ６のゲート幅Ｗｐ６よりも大き
くしＱｎ６のゲート幅Ｗｎ６をＱｎ５のゲート幅Ｗｎ５
よりも大きくしているので、図１のような接続が望まし
い。仮にこのようなサイズ関係でＱｐ５，Ｑｐ１１とＱ
ｐ６との接続関係を逆にし、Ｑｎ６，Ｑｎ１１とＱｎ５
との接続関係を逆にすると、ソース・ドレインとウェル
間の寄生容量はサイズの大きなＱｐ５，Ｑｎ６の方が大
きい。そのため、駆動用ＭＯＳＦＥＴ Ｑｐ６，Ｑｎ５
の負荷容量としてＱｐ５，Ｑｎ６のソース−ウェル間寄
生容量とドレイン−ウェル間寄生容量の両方が見えてし
まい、信号の変化が遅くなるためである。

【００７１】なお、Ｑｐ５，Ｑｐ１１とＱｐ６との接続
関係およびＱｎ６，Ｑｎ１１とＱｎ５との接続関係が図
１のような場合には、Ｑｐ５，Ｑｎ６のソースは電源電
圧に接続されるため、駆動用ＭＯＳＦＥＴ Ｑｐ６，Ｑ
ｎ５の負荷容量としてはＱｐ５，Ｑｎ６のドレイン−ウ
ェル間寄生容量しか見えないので、接続が逆の場合より
も信号の変化は速くなる。また、図１の実施例で説明し
たように、駆動用ＭＯＳＦＥＴ Ｑｐ６，Ｑｎ５の（ゲ
ート幅）を小さくした方が、ゲート容量が小さくなるの
で前段の回路にとって負荷容量が小さくなる一方、Ｑｐ
５，Ｑｎ６の（ゲート幅）を大きくした方がオン抵抗は
小さくなるので高速動作が可能である。

【００７２】図５は、本発明に係るレベル変換回路の第
２の実施例を示す。図５のレベル変換回路は、入力信号
ＩＮを反転するインバータ１１と、上記インバータ１１
で反転された信号／ＩＮと反転される前の信号ＩＮとを
入力とするラッチ回路型のレベルシフト段１２と、該レ
ベルシフト段１２の反転出力ノードｎ１側の信号を反転
するインバータ１３と、該インバータ１３の出力信号と
上記レベルシフト段１２の非反転出力ノードｎ２側の信
号とを入力とするプッシュプル型の出力段１４と、該出
力段１４の出力信号を遅延して出力段１４にフィードバ
ックをかける遅延段１５と、上記出力段１４の出力ノー
ドｎ４の信号をラッチする出力ラッチ段１６とから構成
されている。上記インバータ１１とレベルシフト段１２
とインバータ１３は、図１の実施例と同様の構成を有す
るので、詳しい説明は省略する。

【００７３】出力段１４は２個のｐチャネルＭＯＳＦＥ
Ｔ Ｑｐ５，Ｑｐ６と２個のｎチャネルＭＯＳＦＥＴ
Ｑｎ５，Ｑｎ６とが直列形態に接続されてなり、Ｑｐ６
とＱｎ５のゲート端子に上記レベルシフト段１２の非反
転出力ノードｎ２側の信号と反転出力ノードｎ１側の信
号をインバータ１３で反転した信号が印加されている。
そして、この出力段１４の出力ノードｎ４に回路の出力
端子ＯＵＴが接続されており、出力段１４の出力ノード
ｎ４の電位が変化されるとそれが直ちに出力端子ＯＵＴ
に反映される。また、ＭＯＳＦＥＴ Ｑｐ５とＱｎ６の
ゲート端子には遅延段１５の出力信号が印加されてお
り、Ｑｐ５はＱｐ６よりも少し遅れてＱｐ６と逆のオ
ン、オフ状態に、またＱｎ６はＱｎ５よりも少し遅れて
Ｑｎ５と逆のオン、オフ状態にそれぞれ移行されるよう
になっている。

【００７４】出力段１４を構成するｐチャネルＭＯＳＦ
ＥＴ Ｑｐ６のゲート幅Ｗｐ６は、レベルシフト段１２
のｐチャネルＭＯＳＦＥＴ Ｑｐ２やＱｐ３のゲート幅
Ｗｐ２との比Ｗｐ６：Ｗｐ２が約１０：１となるように
設計されている。一方、出力段１４を構成するｎチャネ
ルＭＯＳＦＥＴ Ｑｎ５のゲート幅Ｗｎ５は、レベルシ
フト段１２のｎチャネルＭＯＳＦＥＴ Ｑｎ２やＱｎ３
のゲート幅Ｗｎ２との比Ｗｎ６：Ｗｎ２は約１：３とさ
れる。

【００７５】遅延段１５は、２つのインバータＩＮＶ
４，ＩＮＶ５が縦続接続されてなり、出力段１４の出力
を遅延して出力段１４を構成するｐチャネルＭＯＳＦＥ
Ｔ Ｑｐ５とｎチャネルＭＯＳＦＥＴ Ｑｎ６のゲート
端子に出力段１４の出力信号と同相の信号でフィードバ
ックをかける。従って、出力段１４を構成するｐチャネ
ルＭＯＳＦＥＴ Ｑｐ５とｎチャネルＭＯＳＦＥＴ Ｑ
ｎ６は相補的にオン、オフ制御される。これにより、出
力段１４の出力信号がハイレベルに変化すると少し遅れ
てｎチャネルＭＯＳＦＥＴ Ｑｎ６がオンされ、ｐチャ
ネルＭＯＳＦＥＴＱｐ５がオフされる。また、出力段１
４の出力信号がロウレベルに変化すると少し遅れてｎチ
ャネルＭＯＳＦＥＴ Ｑｎ６がオフされ、ｐチャネルＭ
ＯＳＦＥＴ Ｑｐ５がオンされる。

【００７６】つまり、出力段１４の入力信号がハイレベ
ルに変化してｐチャネルＭＯＳＦＥＴ Ｑｐ６がオフし
ｎチャネルＭＯＳＦＥＴ Ｑｎ５がオンされると、出力
がロウレベルに変化して少し遅れてＱｎ６がオフされ、
出力ノードｎ４がハイインピーダンスにされる。また、
出力段１４の入力信号がロウレベルに変化してｐチャネ
ルＭＯＳＦＥＴ Ｑｐ６がオンしｎチャネルＭＯＳＦＥ
Ｔ Ｑｎ５がオフされると、出力がハイレベルに変化し
て少し遅れてＱｐ５がオフされ、出力ノードｎ４がハイ
インピーダンスにされる。

【００７７】そして、このように出力段１４の出力ノー
ドｎ４がハイインピーダンスにされても、その前に出力
ラッチ段１６が出力段１４の出力電位をラッチすること
により、出力端子ＯＵＴの電位は直前の状態のまま保持
されることとなる。しかも、出力段１４の出力電位が確
定すると遅延段１５により速やかに出力段１４のＭＯＳ
ＦＥＴ Ｑｐ５とＱｎ６がそれぞれＱｐ６，Ｑｎ５と逆
のオン、オフ状態に移行されるため、出力段１４を次の
入力信号変化に対して直ちに応答可能な準備状態にさせ
ることができる。

【００７８】出力ラッチ段１６は、出力段１４の出力信
号を反転するＣＭＯＳインバータＩＮＶ６と該インバー
タの出力をさらに反転するＣＭＯＳインバータＩＮＶ５
とから構成され、インバータＩＮＶ５の出力ノードｎ５
が回路の出力端子ＯＵＴに接続されることにより、出力
段１４と同相の信号を出力するとともに、出力段１４の
出力ノードｎ４がハイインピーダンス状態にされても直
前の出力電位を保持する。また、前段のインバータＩＮ
Ｖ６を構成するＭＯＳＦＥＴ Ｑｐ８，Ｑｎ８は、出力
段１４を構成するＭＯＳＦＥＴ Ｑｐ５，Ｑｎ５よりも
駆動力すなわちゲート幅が小さくなるように形成される
ことにより、出力段１４の出力ノードｎ４の電位が反転
するように出力段１４が駆動されると出力ラッチ段１６
の出力ノードｎ５の電位も反転するように構成されてい
る。

【００７９】次に、図５の実施例のレベル変換回路の動
作を説明する。

【００８０】先ず、入力信号ＩＮがロウレベルからハイ
レベルへ変化する場合を考える。このとき、入力信号の
前の状態がロウレベルであるため、出力段１４のｎチャ
ネルＭＯＳＦＥＴ Ｑｎ５はオフ状態に、またｐチャネ
ルＭＯＳＦＥＴ Ｑｐ６はオン状態にされるとともに、
遅延段１５はその出力がハイレベルとなって出力段１４
のｎチャネルＭＯＳＦＥＴ Ｑｎ６をオン状態に、また
ｐチャネルＭＯＳＦＥＴ Ｑｐ５をオフ状態にする。そ
のため、出力段１４はハイインピーダンス状態にある
が、出力ノードｎ４がハイレベルに変化した直後の出力
状態は、出力ラッチ回路１５によりラッチされているた
め、出力はハイレベルに保持されている。

【００８１】この状態で、入力信号ＩＮがロウレベルか
らハイレベルへ変化すると、レベルシフト段１２はｎチ
ャネルＭＯＳＦＥＴ Ｑｎ２の方がｐチャネルＭＯＳＦ
ＥＴＱｐ２よりもゲート幅が広いため、出力ノードｎ１
がハイレベルからロウレベルへ速やかに変化する。そし
て、この電位変化はインバータ１３を介して若干遅れた
タイミングで出力段１４のＭＯＳＦＥＴ Ｑｎ５のゲー
ト端子に伝達され、Ｑｎ５をオフ状態からオン状態へ移
行させる。

【００８２】一方、レベルシフト段１２のｎチャネルＭ
ＯＳＦＥＴ Ｑｎ３は入力信号ＩＮを反転するインバー
タ１１の出力信号によりＱｎ２のオンよりも少し遅れて
オフされる。このときｐチャネルＭＯＳＦＥＴ Ｑｐ３
は出力ノードｎ１のロウレベルへの電位変化により比較
的速やかにオフ状態からオン状態への移行が開始され
る。しかし、ｐチャネルＭＯＳＦＥＴ Ｑｐ３はｎチャ
ネルＭＯＳＦＥＴ Ｑｎ３よりもゲート幅が狭いため、
出力ノードｎ２のロウレベルからハイレベルへの変化
は、出力ノードｎ１のハイレベルからロウレベルへの変
化よりも少し遅くなる。そして、この電位変化は出力段
１４のＭＯＳＦＥＴ Ｑｐ６のゲート端子に直ちに伝達
され、Ｑｐ６をオン状態からオフ状態へ移行させる。そ
の結果、出力は速やかにハイレベルからロウレベルへ変
化することとなる。

【００８３】上記のように、レベルシフト段１２の正相
側を伝達する信号はインバータ１３を介して出力段１４
のＮ−ＭＯＳに伝達され、レベルシフト段１２の逆相側
を伝達する信号はインバータ１１を介して出力段１４の
Ｐ−ＭＯＳに伝達されるため、それぞれインバータ１段
分の遅延がもたらされるので、ほぼ同時に到達すること
となる。しかも、この実施例のレベル変換回路は、イン
バータ１３が設けられていても、ｎチャネルＭＯＳＦＥ
Ｔ Ｑｎ２とｐチャネルＭＯＳＦＥＴ Ｑｐ２のゲート
幅の比Ｗｐ２：Ｗｎ２が１：１５のように、Ｗｎ２の方
がＷｐ２よりも大きく設計されているため、図１０に示
されている従来のレベル変換回路に比べて信号変化が速
いので、出力のロウレベルへの立ち下がりは従来のレベ
ル変換回路に遜色のない速度で行なわれる。

【００８４】次に、入力信号ＩＮがハイレベルからロウ
レベルへ変化する場合を考える。このとき、入力信号の
前の状態がハイレベルであるため、出力段１４のｎチャ
ネルＭＯＳＦＥＴ Ｑｎ５はオン状態に、またｐチャネ
ルＭＯＳＦＥＴ Ｑｐ６はオフ状態にされるとともに、
遅延段１５はその出力がロウレベルとなって出力段１４
のｎチャネルＭＯＳＦＥＴ Ｑｎ６をオフ状態に、また
ｐチャネルＭＯＳＦＥＴ Ｑｐ５をオン状態にしてい
る。そのため、出力段１４はハイインピーダンス状態に
あるが、出力ノードｎ４がロウレベルに変化した直後の
出力状態は、出力ラッチ回路１５によりラッチされてい
るため、出力はロウレベルに保持されている。

【００８５】この状態で、入力信号ＩＮがハイレベルか
らロウレベルへ変化すると、インバータ１１により反転
された信号／ＩＮがゲート端子に入力されているｎチャ
ネルＭＯＳＦＥＴ Ｑｎ３がオフからオン状態にされ
る。このときレベルシフト段１２はｎチャネルＭＯＳＦ
ＥＴ Ｑｎ３の方がｐチャネルＭＯＳＦＥＴ Ｑｐ３よ
りもゲート幅が広いため、出力ノードｎ２がハイレベル
からロウレベルへ速やかに変化する。ただし、出力ノー
ドｎ２のハイレベルからロウレベルへの変化は、出力ノ
ードｎ１がハイレベルからロウレベルへ変化する場合に
比べてインバータ１１の遅延分遅くなる。しかし、出力
ノードｎ１のハイレベルからロウレベルへの変化はイン
バータ１３を介して出力段１４に伝達されていたのに対
し、この出力ノードｎ２のハイレベルからロウレベルへ
変化は直ちに、出力段１４に伝達されるため、両者の伝
達時間はほぼ同程度になる。

【００８６】一方、レベルシフト段１２のｎチャネルＭ
ＯＳＦＥＴ Ｑｎ２は入力信号ＩＮがハイレベルからロ
ウレベルへ変化するとオン状態からオフ状態に移行され
る。また、ｐチャネルＭＯＳＦＥＴ Ｑｐ２は上記反転
入力信号／ＩＮによるｎチャネルＭＯＳＦＥＴ Ｑｎ３
のオフからオン状態への移行によって出力ノードｎ２が
ロウレベルに変化されるのに応じてオフ状態からオン状
態に移行される。このとき、ｎチャネルＭＯＳＦＥＴ
Ｑｎ２よりもｐチャネルＭＯＳＦＥＴ Ｑｐ２の方がゲ
ート幅は狭いため、出力ノードｎ１のハイレベルからロ
ウレベルへの変化は比較的ゆっくりと行なわれるが、出
力ノードｎ２のハイレベルからロウレベルへ変化は上述
のように比較的急速に行なわれるので、それほど遅くな
ることはない。

【００８７】そして、出力ノードｎ１の電位変化はイン
バータ１３を介して若干遅れたタイミングで出力段１４
のＭＯＳＦＥＴ Ｑｎ５のゲート端子に伝達され、Ｑｎ
５をオン状態からオフ状態へ移行させる。しかし、イン
バータ１３は、ｐチャネルＭＯＳＦＥＴ Ｑｐ４の方が
ｎチャネルＭＯＳＦＥＴ Ｑｎ４よりもゲート幅が広く
設計されているため出力の変化は比較的速く、出力ノー
ドｎ１から出力段１４のＭＯＳＦＥＴ Ｑｎ５のゲート
端子への信号伝達は速やかに行なわれる。その結果、出
力段１４の出力ノードｎ３の電位すなわち出力電圧が速
やかにロウレベルからハイレベルへ変化される。

【００８８】また、上記のように出力がロウレベルから
ハイレベルへ変化すると遅延段１５により少し遅れて出
力段１４のｐチャネルＭＯＳＦＥＴ Ｑｐ５をオフ状態
に、またｎチャネルＭＯＳＦＥＴ Ｑｎ６をオン状態に
させ、出力段１４はハイインピーダンス状態になるが、
その間に出力段１４の出力ノードｎ３の電位は出力ラッ
チ回路１５によりラッチされて、出力のハイレベル状態
が保持される。

【００８９】上記のように、この実施例のレベル変換回
路は、レベルシフト段１２の非反転出力ノードｎ２側の
信号を生成するｐチャネルＭＯＳＦＥＴ Ｑｐ３とｎチ
ャネルＭＯＳＦＥＴ Ｑｎ３のゲート幅の比Ｗｐ２：Ｗ
ｎ２が１：１５のように、Ｗｎ３の方がＷｐ３よりも大
きく設計されているため、図１０に示されている従来の
レベル変換回路に比べて信号変化が速くなる。これとと
もに、レベルシフト段１２の反転出力ノードｎ１から出
力段１４への信号の伝達はインバータ１３を介していて
もこのインバータ１３における遅延は、レベルシフト段
１２の逆相側の信号伝達経路上にあるインバータ１１の
遅延と同程度であるので、本実施例のレベル変換回路の
出力のハイレベルへの立ち上がりは従来のレベル変換回
路に比べて速く行なわれるようになる。

【００９０】図６には、図５の実施例のレベル変換回路
の変形例を示す。図６の回路は、図５の回路における出
力段１４を構成するｐチャネルＭＯＳＦＥＴ Ｑｐ５，
Ｑｐ６の代わりにｎチャネルＭＯＳＦＥＴ Ｑｎ５’，
Ｑｎ６’を使用するとともに、これを駆動するためにレ
ベルシフト段１２の非反転出力ノードｎ２と出力段１２
との間にもインバータ１７を設けるようにしたものであ
る。また、ｎチャネルＭＯＳＦＥＴ Ｑｎ５’，Ｑｎ
６’で生成された信号により、出力ラッチ段１６をＱｎ
５，Ｑｎ６による論理（出力ロウレベル）と逆の論理状
態に反転できるようにするため、ＭＯＳＦＥＴ Ｑｎ
５’のドレイン端子が出力ラッチ段１６のＣＭＯＳイン
バータＩＮＶ５の入力端子に接続されている。その他の
構成は図３と同様である。この実施例のレベル変換回路
においても従来のレベル変換回路に比べて出力信号の立
上がりが速くなるとという利点がある。

【００９１】図７には、本発明に係るレベル変換回路を
双方向バッファ回路に応用した場合の構成例が示されて
いる。なお、図７に示されている双方向バッファ回路
は、例えば内部回路が１．５Ｖのような電源電圧で動作
し、他のＬＳＩとは０Ｖ〜３．３ＶのようなＬＶ−ＴＴ
Ｌレベルのインタフェースで信号の送受信を行なうよう
に設計される半導体集積回路に好適な回路である。

【００９２】図７において、２１ａ，２１ｂは内部論理
回路、２２ａ，２２ｂが前記実施例で説明した昇圧型の
レベル変換回路、２３は外部端子、２４ａ，２４ｂは電
源電圧はＶDD２と接地点との間に直列に接続された出力
用ＭＯＳＦＥＴ、２５ａ〜２５ｄは出力用ＭＯＳＦＥＴ
２４ａ，２４ｂのゲートを制御する信号を生成する論理
ゲート回路であり、レベル変換回路２２ａ，２２ｂと出
力用ＭＯＳＦＥＴ２４ａ，２４ｂと論理ゲート回路２５
ａ〜２５ｄとによりトライステートの出力バッファ回路
が構成される。また、３０は降圧型のレベル変換回路か
らなる入力バッファ回路、２１ｃは内部回路である。

【００９３】上記レベル変換回路２４ａ，２４ｂのうち
２４ａには内部回路２１ｂから出力すべきデータ信号が
入力され、２４ｂには内部回路から供給されるデータイ
ネーブル信号ＥＮと図示しない外部端子等から供給され
るテスト系のイネーブル信号ＴＥＮとの論理和をとるＮ
ＯＲゲート２５ａの出力信号が入力されている。内部回
路２１ａ，２１ｂおよびＮＯＲゲート２５ａの電源電圧
はＶDD（例えば１．５Ｖ）であり、その出力信号は０Ｖ
−ＶDDの振幅を有する。

【００９４】レベル変換回路２２ａ，２２ｂの電源電圧
はＶDD２（例えば３．３Ｖ）であり、内部回路２１ａ，
２１ｂおよびＮＯＲゲート２５ａの０Ｖ−ＶDD振幅の出
力信号を受けてこれを０Ｖ−ＶDD２の振幅の信号に変換
する。論理ゲート２５ｂ，２５ｃ，２５ｄの電源電圧も
ＶDD２である。

【００９５】この実施例の出力バッファは、データイネ
ーブル信号ＥＮまたはテスト系イネーブル信号ＴＥＮの
いずれかがロウレベルされると、内部回路２１ｂからの
データ信号ＤＴのいかんにかかわらず出力用ＭＯＳＦＥ
Ｔ２４ａ，２４ｂのゲート端子にこれらをオフ状態にさ
せるように制御信号が印加され、これによって外部端子
２３がハイインピーダンス状態にされるようになってい
る。一方、データイネーブル信号ＥＮとテスト系イネー
ブル信号ＴＥＮの両方がハイレベルにされると、内部回
路２１ｂからのデータ信号ＤＴに応じて出力用ＭＯＳＦ
ＥＴ２４ａ，２４ｂのいずれか一方がオン状態、他方が
オフ状態にされることにより、外部端子２３にＶDD2ま
たは接地電位（０Ｖ）を出力する。

【００９６】テスト系イネーブル信号ＴＥＮは、例えば
この実施例の双方向バッファが接続されている外部端子
が外部のバスなどに接続されていて、その外部バスに接
続されている他の半導体集積回路に信号を入力する場合
に実施例の出力バッファ回路をハイインピーダンス状態
にするのに利用される。なお、図７の実施例において
は、レベル変換回路２２ａ，２２ｂを論理ゲート２５
ｃ，２５ｄと出力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲー
ト端子との間に設けることも可能である。ただし、出力
用ＭＯＳＦＥＴ２４ａ，２４ｂは素子サイズが大きいた
めそのゲートを駆動する前段の回路の構成素子もサイズ
を大きくする必要があるので、構成素子数の多いレベル
変換回路２２ａ，２２ｂを出力用ＭＯＳＦＥＴ２４ａ，
２４ｂの直前に設けるよりも、図７のように論理ゲート
２５ｂ〜２５ｄを出力用ＭＯＳＦＥＴ２４ａ，２４ｂの
直前に設けた方が占有面積は小さくて済むという利点が
ある。

【００９７】図８には、本発明に係るレベル変換回路を
出力バッファ回路に応用した場合の構成例が示されてい
る。図７の回路が双方向バッファであるのに対し、図８
の回路は単方向の出力バッファであり、データ信号ＤＴ
の出力を許可したり禁止したりするためのイネーブル信
号ＥＮはなく、内部回路２１から供給されるデータ信号
は、出力用ＭＯＳＦＥＴ２４ａと２４ｂにそれぞれ対応
して設けられているレベル変換回路２２ａ，２２ｂに共
通に入力されている。

【００９８】また、レベル変換回路２２ａ，２２ｂと出
力用ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子との間に
は、テスト系のイネーブル信号ＴＥＮによってレベル変
換回路２２ａ，２２ｂの出力信号を出力用ＭＯＳＦＥＴ
２４ａ，２４ｂのゲート端子に供給したり遮断したりす
る論理ゲート２５ｃ，２５ｄが設けられている。さら
に、テスト系のイネーブル信号ＴＥＮが内部信号と同じ
低振幅の信号である場合にこれを振幅の大きな信号に変
換して論理ゲート２５ｃ，２５ｄに入力させるための第
３のレベル変換回路２２ｃが設けられている。ただし、
この第３のレベル変換回路２２ｃは高速である必要はな
いため、図１に示されているレベル変換回路の前段部分
のみ使用した回路とされている。なお、この第３のレベ
ル変換回路２２ｃの出力信号は、図示しない他の外部端
子に接続されている同様な出力バッファ回路にも共通に
供給され、同じような制御が行なわれるように構成され
る。また、レベル変換回路２２ａと２２ｂは構成素子の
サイズを大きくするなどして１つにまとめることも可能
である。さらに、この実施例においても、レベル変換回
路２２ａ，２２ｂを論理ゲート２５ｃ，２５ｄと出力用
ＭＯＳＦＥＴ２４ａ，２４ｂのゲート端子との間に設け
ることが可能である。

【００９９】図９には、図７の双方向バッファ回路に設
けられている降圧型のレベル変換回路からなる入力バッ
ファ３０の具体的な回路例が示されている。同図に示さ
れているように、入力バッファ３０は、外部端子２３か
ら入力された入力信号ＩＮを受ける初段のＣＭＯＳイン
バータ３１と、その出力を反転する２段目のＣＭＯＳイ
ンバータ３２と、インバータ３１と３２の出力をゲート
端子に受ける２個の直列形態のｎチャネルＭＯＳＦＥＴ
Ｑｎ３１，Ｑｎ３２からなるインバータ３３とにより
構成されている。インバータ３１と３２は外部インタフ
ェースレベルに合わせて３．３Ｖのような電源電圧ＶDD
2で、また３段目のインバータ３３は内部電源電圧と同
じ１．５Ｖのような電源電圧ＶDDで動作され、外部から
入力される０−３．３Ｖの振幅の信号を０−１．５Ｖの
振幅の信号に変換して内部回路２１ｃへ供給する。

【０１００】図１２には、図７の双方向バッファ回路を
構成する各論理ゲートや素子の半導体チップ上へのレイ
アウトの一例を示す。図１２において、図７と同一の符
号が付されているブロックは、同一の論理ゲートおよび
素子を表わす。図１２に示されているようなレイアウト
を行なうことにより、複数の入出力パッド２３が並んで
設けられている場合にも、パッドの幅に合わせて双方向
バッファ回路を配置できるため、無駄なスペースを生じ
させることがない。

【０１０１】図１３には、図１２に示されているブロッ
クのうち本発明を適用したレベル変換回路２２ａ，２２
ｂを構成する素子のレイアウト構成例を示す。図１３に
おいて、実線で示されているのはアルミニウムなどのメ
タル層からなる配線、一点鎖線で示されているのはポリ
シリコン層などからなるゲート電極、破線で示されてい
るのはＭＯＳＦＥＴのソース・ドレイン領域となる拡散
層である。

【０１０２】また、中央の素子の不在部分は配線領域で
あり、ここに電源ライン（図示省略）やｎチャネルＭＯ
ＳＦＥＴとｐチャネルＭＯＳＦＥＴとを接続する配線等
が多層配線技術を用いて形成される。図１３において中
央の配線領域に表示されている配線は一部であってすべ
てではない。図１３に表示されている各符号は、図１の
回路を構成する素子に付されている符号と同一の素子が
形成されている部分を表わす。ただし、図１３には図１
におけるＭＯＳＦＥＴ Ｑｐ９は省略されている。

【０１０３】図１の実施例において説明したように、Ｍ
ＯＳＦＥＴ Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ６
は他の素子に比べて比較的ゲート幅が大きく設計されて
いる。このようなゲート幅の大きなＭＯＳＦＥＴを半導
体基板上にレイアウトする場合、ゲート電極を直線的に
配置しようとすると素子の形状が一方向に極端に長くな
ってしまい、内部回路がゲートアレイなどで構成される
場合、ゲートアレイ部分のウェル領域との整合性が悪く
なり、入出力バッファ回路部分の素子のウェル領域をゲ
ートアレイ部分とは別個に設計しなくてはならなくな
る。

【０１０４】そこで、この実施例においては、ＭＯＳＦ
ＥＴ Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ６等のゲ
ート幅の大きな素子のゲート電極は分割して平行に配置
することにより、入出力バッファ回路部分の素子のウェ
ル領域をゲートアレイ部分と共通に設計して整合を取り
易くしている。また、ゲート電極を分割する場合、それ
ぞれの分割ゲート電極毎にソース・ドレイン領域の拡散
層も分割することが考えられるが、拡散層も分割すると
面積効率が低下する。そこで、この実施例においては、
ＭＯＳＦＥＴ Ｑｎ２，Ｑｎ３，Ｑｐ５，Ｑｐ６，Ｑｎ
６等のゲート幅の大きな素子は、そのゲート電極は分割
されても拡散層は分割されないように設計されている。

【０１０５】また、この実施例においては、比較的ゲー
ト幅の小さなＭＯＳＦＥＴ Ｑｐ２，Ｑｐ４，Ｑｎ４，
Ｑｎ１１，Ｑｐ１１に関しては、それぞれそれらの素子
の近傍にゲート電極が分割された予備のＭＯＳＦＥＴ
Ｑｐ２’，Ｑｐ４’，Ｑｎ４’，Ｑｎ１１’，Ｑｐ１
１’が設けられている。ＭＯＳＦＥＴ Ｑｐ２，Ｑｐ
４，Ｑｎ４，Ｑｎ１１，Ｑｐ１１のうち、Ｑｐ２とＱｐ
４は、そのゲート幅Ｗｐ２がこれらと対をなすＭＯＳＦ
ＥＴ Ｑｎ２，Ｑｎ３のゲート幅Ｗｎ２に対して１：１
５のような比率で小さくされており、そのゲート幅比が
大きいほど直流的に安定な動作が可能であるが、比が大
きすぎると出力ノードｎ１，ｎ２の立上がりが遅くな
る。つまり、図１の実施例では、レベルシフト段１２の
ゲート幅Ｗｐ２とＷｎ２の比は直流動作マージンと動作
周波数とのトレードオフで決定される。

【０１０６】従って、上記のように予備のＭＯＳＦＥＴ
Ｑｐ２’，Ｑｐ４’が設けられていると、例えばマス
タスライス法による配線形成時に選択的にこれらの素子
を接続したりしなかったりすることにより、目標とする
回路の動作周波数に応じて回路の定数を調整することが
可能となる。

【０１０７】一方、ＭＯＳＦＥＴ Ｑｎ４，Ｑｎ１１，
Ｑｐ１１は、これらと対をなすＭＯＳＦＥＴ Ｑｐ４，
Ｑｐ６，Ｑｎ５とのゲート幅の比によって、インバータ
１３や出力段１４の論理しきい値が決定される。従っ
て、上記のように予備のＭＯＳＦＥＴ Ｑｎ４’，Ｑｎ
１１’，Ｑｐ１１’が設けられていると、例えばマスタ
スライス法による配線形成時に選択的にこれらの素子を
接続したりしなかったりすることにより、論理しきい値
を調整し信号の立上がりまたは立ち下がり速度を微調整
することが可能となる。

【０１０８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
や図４の実施例では、レベルシフト段１２の正相側にイ
ンバータ１３を設けているが、図９のように、このイン
バータ１３はレベルシフト段１２の逆相側を設けても良
い。ただし、そのようにするとレベルシフト段１２の正
相側を伝達する信号はインバータ３段分の遅延がもたら
され、レベルシフト段１２の逆相側を伝達する信号はイ
ンバータ１段分の遅延がもたらされアンバランスになる
ので、遅延段１４のＰ−ＭＯＳ側の負荷駆動力をＮ−Ｍ
ＯＳ側の負荷駆動力よりも大きくするなどの工夫が必要
となる。

【０１０９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるレベル
変換機能を有する入出力バッファ回路に適用した場合に
ついて説明したが、本発明はそれに限定されるものでな
く、半導体集積回路内部におけるレベル変換回路にも適
用することができる。

【０１１０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１１１】すなわち、本発明に従うと、出力信号のロ
ウレベルからハイレベルへの変化がハイレベルからロウ
レベルへの変化がほぼ等しいレベル変換回路を実現でき
るとともに、レベル変換回路をインタフェース回路とす
る半導体集積回路を用いたシステムの高速化が可能にな
る。

【図面の簡単な説明】

【図１】本発明に係る昇圧型のレベル変換回路の第１の
実施例を示す回路図である。

【図２】図１のレベル変換回路内の信号のタイミングを
示すタイミングチャートである。

【図３】図１のレベル変換回路の出力段の動作状態を示
す回路説明図である。

【図４】本発明に係るレベル変換回路の第１の実施例の
変形例を示す回路図である。

【図５】本発明に係る昇圧型のレベル変換回路の第２の
実施例を示す回路図である。

【図６】本発明に係るレベル変換回路の第２の実施例の
変形例を示す回路図である。

【図７】本発明に係るレベル変換回路を双方向バッファ
回路に応用した場合の構成例を示す論理構成図である。

【図８】本発明に係るレベル変換回路を出力バッファ回
路に応用した場合の構成例を示す論理構成図である。

【図９】入力バッファ回路を構成する降圧型のレベル変
換回路の例を示す回路図である。

【図１０】従来の昇圧型レベル変換回路の一例を示す回
路図である。

【図１１】実施例のレベル変換回路および従来のレベル
変換回路をシミュレーションした結果得られた入出力信
号の波形図である。

【図１２】図７の双方向バッファ回路を構成する各論理
ゲートや素子の半導体チップ上へのレイアウトの一例を
示すレイアウト構成図である。

【図１３】本発明を適用したレベル変換回路を構成する
素子のレイアウトの一例を示すレイアウト構成図であ
る。

【符号の説明】

１１ 初段インバータ １２ レベルシフト段 １３ インバータ １４ 出力段 １５ 遅延段 １６ 出力ラッチ段 ２１ａ〜２１ｃ 内部回路 ２２ａ，２２ｂ レベル変換回路 ２３ 外部端子（入出力パッド） ２４ａ，２４ｂ 出力用ＭＯＳＦＥＴ ２５ａ〜２５ｄ 論理ゲート回路 ３０ 入力バッファ（降圧型レベル変換回路）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 敏郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F038 AR20 AR26 AV06 CA04 CD02 CD09 CD18 DF01 EZ10 EZ20 5F048 AB04 AB07 AB10 AC03 AC10 BD10 5J056 AA00 AA32 BB02 CC05 CC21 DD13 DD28 EE07 EE11 FF08 GG08 HH01 HH02 KK01 KK02

Claims (19)

【特許請求の範囲】
1. 【請求項１】第１の信号振幅を有する第１信号を受ける
   第１入力端子と、上記第１の信号振幅よりも大きな第２
   の信号振幅を有し上記第１信号と同相の第２信号を出力
   する第１出力端子と、上記第１の信号振幅よりも大きな
   第２の信号振幅を有し上記第１信号と逆相の第３信号を
   出力する第２出力端子とを含む第１回路と、 第１電圧端子と第２電圧端子との間にそのソース−ドレ
   イン経路が直列に接続された第１ｐチャネル型ＭＯＳト
   ランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第
   １ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型
   ＭＯＳトランジスタを有し、上記第１ｐチャネル型ＭＯ
   Ｓトランジスタのドレイン及び上記１ｎチャネル型ＭＯ
   Ｓトランジスタのドレインが第３出力端子に接続された
   第２回路とを備え、 上記第２回路は、上記第１回路の第１出力端子から出力
   される第２信号と上記第1回路の第２出力端子から出力
   される第３信号のうち、信号レベルの変化が早い方の信
   号の信号変化に基づいて上記第２の信号振幅を有する第
   ４信号を形成して上記第３出力端子より出力することを
   特徴とするレベル変換回路。
2. 【請求項２】 上記第１回路の第１出力端子から出力さ
   れる第２信号または上記第1回路の第２出力端子から出
   力される第３信号を遅延して上記第２ｐチャネル型ＭＯ
   Ｓトランジスタおよび第１ｎチャネル型ＭＯＳトランジ
   スタ、または第１ｐチャネル型ＭＯＳトランジスタおよ
   び第２ｎチャネル型ＭＯＳトランジスタに制御をかける
   遅延手段を有することを特徴とする請求項１に記載のレ
   ベル変換回路。
3. 【請求項３】 ＭＯＳトランジスタのゲート端子に入力
   された信号に応じて当該ＭＯＳトランジスタのソースも
   しくはドレイン端子から上記ゲート入力信号に応じた信
   号が出力される回路を１段と定義したとき、上記第１回
   路の上記第１入力端子から上記第２出力端子を経て上記
   第２回路の第３出力端子に到達する信号の経由する回路
   段数と、上記第１回路の上記第１入力端子から上記第３
   出力端子を経て上記第２回路の第３出力端子に到達する
   信号の経由する回路段数とが同一になるように構成され
   ていることを特徴とする請求項１に記載のレベル変換回
   路。
4. 【請求項４】 上記第２回路は、上記第１回路から出力
   される上記第２信号または第３信号の変化に応じて上記
   第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャ
   ネル型ＭＯＳトランジスタの状態が変化することを特徴
   とする請求項１に記載のレベル変換回路。
5. 【請求項５】 上記第１ｐチャネル型ＭＯＳトランジス
   タと第２ｎチャネル型ＭＯＳトランジスタとそれぞれ並
   列に、プルアップ用の高抵抗素子とプルダウン用の高抵
   抗素子が接続されていることを特徴とする請求項４に記
   載のレベル変換回路。
6. 【請求項６】 上記第２ｐチャネル型ＭＯＳトランジス
   タのゲート幅とゲート長との比よりも上記第１ｐチャネ
   ル型ＭＯＳトランジスタのゲート幅とゲート長との比の
   方が大きくなるように設定され、上記第１ｎチャネル型
   ＭＯＳトランジスタのゲート幅とゲート長との比よりも
   上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅と
   ゲート長との比の方が大きくなるように設定されている
   ことを特徴とする請求項５に記載のレベル変換回路。
7. 【請求項７】 上記第１信号を論理反転する第１インバ
   ータを備えると共に、上記第１回路は上記第１インバー
   タの出力信号を受ける第２入力端子を有し、上記第１入
   力端子および第２入力端子に各々ゲート端子が接続され
   た第３ｎチャネル型ＭＯＳトランジスタおよび第４ｎチ
   ャネル型ＭＯＳトランジスタと、上記第３ｎチャネル型
   ＭＯＳトランジスタとソース−ドレイン経路が直列に接
   続されゲート端子に上記第４ｎチャネル型ＭＯＳトラン
   ジスタのドレイン端子が接続された第３ｐチャネル型Ｍ
   ＯＳトランジスタと、上記第４ｎチャネル型ＭＯＳトラ
   ンジスタとソース−ドレイン経路が直列に接続されゲー
   ト端子に上記第３ｎチャネル型ＭＯＳトランジスタのド
   レイン端子が接続された第４ｐチャネル型ＭＯＳトラン
   ジスタとから構成され、上記第４ｎチャネル型ＭＯＳト
   ランジスタのドレイン端子に上記第１出力端子が接続さ
   れ、上記第３ｎチャネル型ＭＯＳトランジスタのドレイ
   ン端子に上記第２出力端子が接続され、上記第１出力端
   子には上記第２信号を論理反転する第２インバータが接
   続されていることを特徴とする請求項１に記載のレベル
   変換回路。
8. 【請求項８】 上記第２回路は、上記第２ｐチャネル型
   ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトラ
   ンジスタが上記第１回路から出力される上記第２信号ま
   たは上記第２インバータの出力信号のうち変化が早い方
   の信号変化に応じて状態が変化することを特徴とする請
   求項７に記載のレベル変換回路。
9. 【請求項９】 上記第１回路の第１出力端子から出力さ
   れる第２信号または上記第２インバータの出力信号のう
   ち変化が遅い方の信号変化に応じて上記第１ｐチャネル
   型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳト
   ランジスタに制御をかける第３インバータを有すること
   を特徴とする請求項８に記載のレベル変換回路。
10. 【請求項１０】 上記第１回路の第１出力端子から出力
    される第２信号または上記第1回路の第２出力端子から
    出力される第３信号のうち変化が遅い方の信号変化に応
    じて上記第２ｐチャネル型ＭＯＳトランジスタおよび第
    １ｎチャネル型ＭＯＳトランジスタまたは上記第１ｐチ
    ャネル型ＭＯＳトランジスタおよび第２ｎチャネル型Ｍ
    ＯＳトランジスタを制御する信号を生成する遅延手段を
    有することを特徴とする請求項１に記載のレベル変換回
    路。
11. 【請求項１１】 上記第２回路は、上記第１回路から出
    力される上記第２信号または第３信号のうち変化が早い
    方の信号変化に応答して上記第１ｐチャネル型ＭＯＳト
    ランジスタまたは第２ｎチャネル型ＭＯＳトランジスタ
    の状態が変化することを特徴とする請求項１に記載のレ
    ベル変換回路。
12. 【請求項１２】 第１の信号振幅を有する第１信号を受
    ける第１入力端子と、上記第１の信号振幅よりも大きな
    第２の信号振幅を有し上記第１信号と同相の第２信号を
    出力する第１出力端子と、上記第１の信号振幅よりも大
    きな第２の信号振幅を有し上記第１信号と逆相の第３信
    号を出力する第２出力端子とを含む第１回路と、 上記第１回路の第１出力端子から出力される第２信号と
    上記第1回路の第２出力端子から出力される第３信号の
    うち、信号レベルの変化が早い方の信号の信号変化に基
    づいて上記第２の信号振幅を有する第４信号を形成して
    上記第３出力端子より出力する第２回路とを備え、 上記第２回路は、上記第１回路から出力される上記第２
    信号または第３信号とその逆相の信号をそれぞれ受け、
    信号の変化の方向に応じて上記第４信号の変化が速くな
    るように論理しきい値が変化することを特徴とするレベ
    ル変換回路。
13. 【請求項１３】 上記第２回路は、第１電圧端子と第２
    電圧端子との間にそのソース−ドレイン経路が直列に接
    続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐ
    チャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯ
    Ｓトランジスタ、第２ｎチャネル型ＭＯＳトランジスタ
    を有し、上記第１ｐチャネル型ＭＯＳトランジスタのド
    レイン及び上記１ｎチャネル型ＭＯＳトランジスタのド
    レインが第３出力端子に接続されるとともに、第２ｐチ
    ャネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳ
    トランジスタと並列にそれぞれ高抵抗素子が接続され、
    上記第１回路の第１出力端子から出力される第２信号ま
    たは上記第1回路の第２出力端子から出力される第３信
    号を遅延して上記第２ｐチャネル型ＭＯＳトランジスタ
    および第１ｎチャネル型ＭＯＳトランジスタ、または第
    １ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネ
    ル型ＭＯＳトランジスタに制御をかける遅延手段を備え
    ていることを特徴とする請求項１２に記載のレベル変換
    回路。
14. 【請求項１４】 第１の信号振幅を有する第１信号を受
    ける第１入力端子と、上記第１の信号振幅よりも大きな
    第２の信号振幅を有し上記第１信号と同相の第２信号を
    出力する第１出力端子と、上記第１の信号振幅よりも大
    きな第２の信号振幅を有し上記第１信号と逆相の第３信
    号を出力する第２出力端子とを含む第１回路と、 上記第１回路の第１出力端子から出力される第２信号と
    上記第1回路の第２出力端子から出力される第３信号の
    うち、信号レベルの変化が早い方の信号の信号変化に基
    づいて上記第２の信号振幅を有する第４信号を形成して
    上記第３出力端子より出力する第２回路とを備え、 ＭＯＳトランジスタのゲート端子に入力された信号に応
    じて当該ＭＯＳトランジスタのソースもしくはドレイン
    端子から上記ゲート入力信号に応じた信号が出力される
    回路を１段と定義したとき、上記第１回路の上記第１入
    力端子から上記第２出力端子を経て上記第２回路の第３
    出力端子に到達する信号の経由する回路段数と、上記第
    １回路の上記第１入力端子から上記第３出力端子を経て
    上記第２回路の第３出力端子に到達する信号の経由する
    回路段数がそれぞれ４段以下となるように構成されてい
    ることを特徴とするレベル変換回路。
15. 【請求項１５】 第１の信号振幅を有する第１信号を受
    ける第１入力端子と、上記第１の信号振幅よりも大きな
    第２の信号振幅を有し上記第１信号と同相の第２信号を
    出力する第１出力端子と、上記第１の信号振幅よりも大
    きな第２の信号振幅を有し上記第１信号と逆相の第３信
    号を出力する第２出力端子とを含む第１回路と、 上記第１回路の第１出力端子から出力される第２信号と
    上記第1回路の第２出力端子から出力される第３信号の
    うち、信号レベルの変化が早い方の信号の信号変化に基
    づいて上記第２の信号振幅を有する第４信号を形成して
    上記第３出力端子より出力する第２回路とを備え、 ＭＯＳトランジスタのゲート端子に入力された信号に応
    じて当該ＭＯＳトランジスタのソースもしくはドレイン
    端子から上記ゲート入力信号に応じた信号が出力される
    回路を１段と定義したとき、上記第１回路の上記第１入
    力端子から上記第２出力端子を経て上記第２回路の第３
    出力端子に到達する信号の経由する回路段数と、上記第
    １回路の上記第１入力端子から上記第３出力端子を経て
    上記第２回路の第３出力端子に到達する信号の経由する
    回路段数がそれぞれ３段となるように構成されているこ
    とを特徴とするレベル変換回路。
16. 【請求項１６】 内部回路では第１の振幅で信号が伝送
    され、外部の他の装置との間では上記第１の振幅よりも
    大きな第２の振幅で信号の送受信が行なわれる半導体集
    積回路であって、上記第２の振幅の信号が出力される外
    部端子に接続された入出力回路に請求項１〜請求項１５
    のいずれかに記載のレベル変換回路を備えていることを
    特徴とする半導体集積回路。
17. 【請求項１７】 第２の振幅の信号が入力される外部端
    子に接続された入出力回路に、第２の振幅の信号を第１
    の振幅の信号に変換する逆レベル変換回路を備えている
    ことを特徴とする請求項１６に記載の半導体集積回路。
18. 【請求項１８】 第１の信号振幅を有する第１信号を受
    ける第１入力端子と、上記第１の信号振幅よりも大きな
    第２の信号振幅を有し上記第１信号と同相の第２信号を
    出力する第１出力端子と、上記第１の信号振幅よりも大
    きな第２の信号振幅を有し上記第１信号と逆相の第３信
    号を出力する第２出力端子とを含む第１回路と、上記第
    １回路の第１出力端子から出力される第２信号と上記第
    1回路の第２出力端子から出力される第３信号のうち、
    信号レベルの変化が早い方の信号の信号変化に基づいて
    上記第２の信号振幅を有する第４信号を形成して上記第
    ３出力端子より出力する第２回路とを備えた第１のレベ
    ル変換回路と、 上記第１回路と同一形式の回路からなる第２のレベル変
    換回路とを有することを特徴とする半導体集積回路。
19. 【請求項１９】 上記第１のレベル変換回路は通常の動
    作信号を伝送する経路に設けられ、上記第２のレベル変
    換回路はテスト系の信号を伝送する経路に設けられてい
    ることを特徴とする請求項１８に記載の半導体集積回
    路。