JP6398411B2 - 半導体装置および電力変換装置 - Google Patents
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Description
また、近年では、スイッチング素子の駆動部として、低圧側の入力信号によって高圧側のスイッチング素子を駆動するためのレベルシフト機能を備えた高耐圧IC(HVIC:High Voltage Integrated Circuit)が広く用いられている。
ブリッジ回路は、高電位側のスイッチング素子と、低電位側のスイッチング素子とが直列に接続し、双方のスイッチング素子の中点電位に対して負荷が接続される構成を有している。また、このような構成において、高電位側スイッチング素子と、低電位側スイッチング素子とは、互いに異なる基準電位で駆動される。
前段回路1bは、トランジスタTr1(第1のトランジスタ)を含み、レベルシフト回路1aから出力されるゲート駆動信号を受信する。
グラフgb−1は、トランジスタTr1の閾値電圧Vtp1と、トランジスタTr2の閾値電圧Vtp2とが等しい場合の、トランジスタTr1の出力信号のレベル変化を示しており、縦軸は出力信号の電圧、横軸は時間である。
また、LVIC30は、端子として、低電位側入力端子(L−IN)、低電位端子(L−VDD)、低電位側出力端子(L−OUT)およびGND端子(GND)を有する。
なお、ダイオードD21、D22は、FWD(Free Wheel Diode)として使用している。すなわち、IGBT21a、22aがOFFになる瞬間、インダクタL0から逆起電力が発生するので、IGBT21a、22aに対して、ダイオードD21、D22を逆並列に接続して、このときの負荷電流を還流させている。
HVIC10は、制御回路11、レベルシフト回路12、出力受信回路13およびCMOS回路14を備える。
レベルシフト回路12は、ダイオードD1、抵抗(レベルシフト抵抗)R1、およびnチャネル形MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である高耐圧のNMOSトランジスタN1を含む。
ダイオードD1のカソードは、抵抗R1の一端と、PMOSトランジスタP1のソースと、PMOSトランジスタP2−1とP2−nのソースと、高電位端子(H−VDD)などと接続する。また、高電位端子(H−VDD)は、電源V1の正極側端子と接続する。
抵抗R2の他端は、NMOSトランジスタN2−1とN2−mのソースと、中間電位端子(Vs)などと接続する。中間電位端子(Vs)は、電源V1の負極側端子と、IGBT21aのエミッタと、ダイオードD21のアノードと、IGBT22aのコレクタと、ダイオードD22のカソードなどと接続する。
PMOSトランジスタP2−nのゲートは、NMOSトランジスタN2−mのゲートと、図示していないその他のCMOS回路と接続する。
グラフg1は、入力信号s1のレベル変化を示しており、縦軸は入力信号s1の電圧、横軸は時間tである。
〔t1<t<t2〕PMOSトランジスタP1のゲート電圧は、電圧VBから下がり始める。
〔t3≦t〕入力信号s1は、Hレベルであり、PMOSトランジスタP1のゲート電圧は、電圧(VB−I1×R1)である。また、PMOSトランジスタP1のドレイン電圧は、電圧VBである。
レベルシフト回路12は、ダイオードD1、抵抗(レベルシフト抵抗)R1、およびnチャネル形MOSFETである高耐圧のNMOSトランジスタN1を含む。
一方、HVIC10aでは、PMOSトランジスタP1aの閾値電圧Vtp1が、CMOS回路14に含まれるPMOSトランジスタP2−1〜P2−nの閾値電圧Vtp2より低く、Vtp1<Vtp2の関係が成立している。閾値電圧は絶対値である。各素子間の接続関係は、図3と同じなので接続関係の説明は省略する。
これに対して、本技術においては、形状や不純物濃度などの調整により、閾値電圧Vtp1、Vtp2が互いに異なる値になるように調整するものである。閾値電圧Vtp1を閾値電圧Vtp2より低くすることで、PMOSトランジスタP1aが従来よりも速くON状態になるために、信号伝搬遅延時間を短くすることができる。
グラフg11は、入力信号s1のレベル変化を示しており、縦軸は入力信号s1の電圧、横軸は時間tである。
〔t11<t<t12〕PMOSトランジスタP1aのゲート電圧は、電圧VBから下がり始める。
〔t13≦t<t14〕PMOSトランジスタP1aのゲート電圧は、電圧(VB−I1×R1)まで下がる。
制御回路11は、入力端子(H−IN)からの入力信号s1を受信して、レベルシフト回路12を駆動する。
出力受信回路13a−1は、レベルシフト回路12からの出力信号を受信する回路であって、pチャネル形MOSFETであるPMOSトランジスタP1aと、nチャネル形MOSFETであるNMOSトランジスタN3とを含み、インバータ回路を構成している。なお、出力受信回路13a−1をレベルシフト回路12に含める構成にしてもよい。
各素子間の接続関係を記すと、制御回路11の入力端は、入力端子(H−IN)と接続し、制御回路11の出力端は、NMOSトランジスタN1のゲートと接続する。
PMOSトランジスタP2−nのゲートは、NMOSトランジスタN2−mのゲートと、図示していないその他のCMOS回路と接続する。
制御回路11は、入力端子(H−IN)からの入力信号s1を受信して、レベルシフト回路12を駆動する。
出力受信回路13aは、レベルシフト回路12からの出力信号を受信する回路であって、pチャネル形MOSFETであるPMOSトランジスタP1aと、抵抗R2とを含む。なお、出力受信回路13aをレベルシフト回路12に含める構成にしてもよい。
各素子間の接続関係を記すと、制御回路11の入力端は、入力端子(H−IN)と接続し、制御回路11の出力端は、NMOSトランジスタN1のゲートと接続する。
抵抗R2の他端は、NMOSトランジスタN4のソースと、NMOSトランジスタN2−nのソースと、中間電位端子(Vs)と接続する。抵抗R3の他端は、NMOSトランジスタN4のドレインと、PMOSトランジスタP2−nのゲートと、NMOSトランジスタN2−nのゲートと接続する。
制御回路11は、入力端子(H−IN)からの入力信号s1を受信して、レベルシフト回路12を駆動する。
出力受信回路13aは、レベルシフト回路12からの出力信号を受信する回路であって、pチャネル形MOSFETであるPMOSトランジスタP1aと、抵抗R2とを含む。なお、出力受信回路13aをレベルシフト回路12に含める構成にしてもよい。
ダイオードD1のカソードは、抵抗R1の一端と、PMOSトランジスタP1aのソースと、コンパレータIc1の正極側電源端子V+と、PMOSトランジスタP2−nのソースと、高電位端子(H−VDD)と接続する。また、高電位端子(H−VDD)は、電源V1の正極側端子と接続する。
中間電位端子(Vs)は、電源V1の負極側端子と、IGBT21aのエミッタと、ダイオードD21のアノードと、IGBT22aのコレクタと、ダイオードD22のカソードと接続する。
1a レベルシフト回路
1b 前段回路
1c 後段回路
Sw1 スイッチング素子
Tr1、Tr2 トランジスタ
Vtp1、Vtp2 閾値電圧
ga 入力信号のレベル変化のグラフ
gb−1、gb−2 トランジスタの出力信号のレベル変化のグラフ
ta 入力信号のレベル変化時刻
TDa、TDb 遅延時間
Claims (10)
- スイッチング素子の駆動を行う半導体装置において、
一次側電位系の入力信号を、前記一次側電位系とは異なる二次側電位系に伝達するレベルシフト回路と、
前記レベルシフト回路から出力されるゲート駆動信号を受信する第1のトランジスタを含む前段回路と、
前記第1のトランジスタと同一チャネルであり、前記第1のトランジスタからの出力信号にもとづき、前記スイッチング素子を駆動する第2のトランジスタを含む後段回路と、
を備え、
前記第1のトランジスタの第1の閾値電圧は、前記第2のトランジスタの第2の閾値電圧よりも低く設定されている、
ことを特徴とする半導体装置。 - 前記第1のトランジスタは、第1のpチャネル形MOSトランジスタであり、前記第2のトランジスタは、第2のpチャネル形MOSトランジスタであって、
前記後段回路は、1つまたは複数の前記第2のpチャネル形MOSトランジスタを有して、高電位側に接続された前記スイッチング素子を駆動することを特徴とする請求項1記載の半導体装置。 - 前記第1のpチャネル形MOSトランジスタのゲートが前記レベルシフト回路に接続し、前記第1のpチャネル形MOSトランジスタのソースが当該半導体装置に印加される最大電位に接続し、前記第1のpチャネル形MOSトランジスタのドレインが前記後段回路に接続することを特徴とする請求項2記載の半導体装置。
- 前記前段回路は、前記第1のpチャネル形MOSトランジスタと、nチャネル形MOSトランジスタとを含むインバータ回路を構成することを特徴とする請求項3記載の半導体装置。
- 前記後段回路は、信号伝達回路を有し、前記信号伝達回路は、前記前段回路からの前記出力信号にもとづいてスイッチングして、前記出力信号を前記第2のpチャネル形MOSトランジスタに伝達することを特徴とする請求項3記載の半導体装置。
- 前記後段回路は、信号伝達回路を有し、前記信号伝達回路は、前記前段回路からの前記出力信号のレベルと、基準電圧とを比較して、前記出力信号のレベルが前記基準電圧を超える場合に、前記出力信号を前記第2のpチャネル形MOSトランジスタに伝達することを特徴とする請求項3記載の半導体装置。
- 電力変換装置において、
高電位側スイッチング素子と、低電位側スイッチング素子とが直列に接続し、前記高電位側スイッチング素子および前記低電位側スイッチング素子の中点電位に対して負荷が接続されるブリッジ回路と、
一次側電位系の入力信号を、前記一次側電位系とは異なる二次側電位系に伝達するレベルシフト回路と、前記レベルシフト回路から出力されるゲート駆動信号を受信する第1のトランジスタを含む前段回路と、前記第1のトランジスタと同一チャネルであり、前記第1のトランジスタからの出力信号にもとづき、前記高電位側スイッチング素子を駆動する第2のトランジスタを含む後段回路とを備え、前記第1のトランジスタの第1の閾値電圧は、前記第2のトランジスタの第2の閾値電圧よりも低く設定されている半導体装置と、
を有することを特徴とする電力変換装置。 - 信号伝搬遅延時間が、前記第1の閾値電圧を前記第2の閾値電圧よりも低く設定することで、低くない場合と比べて短いことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記レベルシフト回路、前記前段回路および前記後段回路は、同一半導体基板に形成された高耐圧ICであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記スイッチング素子は、IGBTであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
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