KR100772540B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에서는 고주파수로 동작하는 반도체 메모리 장치에서도 데이터를 안정적으로 입력받을 수 있으면서도, 데이터 입력부의 동작전류를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 명령어 신호를 입력받아 버퍼링하여 전달하되, 라이트 명령에 응답하는 감지신호를 출력하는 명령어 입력버퍼부; 상기 명령어 입력버퍼부에서 출력되는 감지신호에 응답하여, 상기 데이터 입력인에이블 신호를 생성하여 출력하기 위한 데이터 입력인에이블 제어부; 외부에서 입력되는 데이터를 상기 데이터 입력인에이블 신호에 응답하여 입력받아 코어영역으로 전달하기 위한 데이터 입력버퍼부; 상기 명령어 입력버퍼부에서 전달되는 명령어신호를 디코딩하여 출력하기 위한 명령어디코더; 및 상기 명령어디코더에서 디코딩하는 결과에 따라 상기 데이터 입력버퍼부에서 전달되는 데이터를 저장하기 위한 상기 코어영역를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 데이터 입력버퍼, 라이트 명령어.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEIVCE}
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도.
도2는 도1에 도시된 명령어 입력버퍼부와, 명령어지연부를 나타내는 블럭구성도.
도3은 도1에 도시된 명령어디코더를 나타내는 회로도.
도4는 도1에 도시된 데이터 입력인에이블 제어부를 나타내는 회로도.
도5는 도2에 도시된 명령어 입력버퍼를 나타내는 회로도.
도6은 도2에 도시된 명령어 딜레이를 나타내는 회로도.
도7은 개선된 데이터 입력인에이블 제어부를 나타내는 회로도.
도8은 종래기술에 의한 반도체 메모리 장치의 동작을 나타내는 파형도.
도9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도10은 도9에 도시된 명령어 입력버퍼부를 나타내는 회로도.
도11은 도9에 도시된 데이터 입력 인에이블 제어부를 나타내는 회로도.
도12는 도9에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도13은 도10에 도시된 신호조합부의 다른 실시예를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
I1 ~ I29 : 인버터
ND1 ~ ND7 : 낸드게이트
NOR1 ~ NOR5 : 노어게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터를 고속으로 입력받을 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 동작은 크게 데이터를 저장하는 라이트동작과 데이터를 출력시키는 리드동작으로 나눌 수 있다.
리드동작은 입력된 어드레스에 대응하여 선택되는 단위셀의 데이터를 외부로 출력시키는 동작이고, 라이트동작은 입력된 어드레스에 대응하여 입력된 데이터를 선택된 단위셀에 저장하는 동작이다.
최근에는 반도체 메모리 장치의 동작속도를 증가시키기 위해 여러가지 동작패턴이 개발되어 적용되고 있는데, 첫번째가 연속해서 한번의 리드/라이트 동작으로 다수의 데이터를 병렬의 데이터 패스를 통해 입출력시키고 있다.
또한, 고속으로 반도체 메모리 장치를 동작시키기 위한 두번째는 한번의 리 드/라이트 동작을 위해 입력된 어드레스를 기준으로 연속적인 어드레스에 해당되는 데이터를 하나의 데이터 패스를 통해서 연속해서 입출력시키는 방법이다.
또한, 세번째는 반도체 메모리 장치를 시스템의 기준클럭에 동기시켜 데이터를 입출력시키고 있다. 기준클럭의 라이징에지 또는 폴링에지만 데이터를 입출력시키던 것을, 최근에는 라이징에지와 폴링에지에 각각 데이터를 동기시켜 입출력시키고 있다.
이 경우에 명령어도 기준클럭에 동기되어 메모리 장치에 입력되는데, 메모리 장치에 라이트/리드 명령어가 입력된 이후 데이터가 출력될 때까지의 클럭수를 카스레이턴시(CAS LATENCY)라고 한다.
여기서 명령어란 메모리 장치에 입력되는 명령어신호(csb,rasb,casb,web)들의 조합을 통해 입력되며, 메모리 장치는 이를 디코딩하여 내부동작에 적용하게 된다.
또한, 라이징에지와 폴링에지에 각각 데이터를 동기시켜 입출력시키는 DDR 메모리 장치의 경우에는, 클럭신호에 대한 데이터의 입출력 타이밍이 조금이라도 지연되면 제대로 타이밍에 맞게 데이터를 입출력시키고 처리하기 어렵기 때문에, 데이터의 입출력타이밍에 동기된 별도의 신호인 데이터스트로브 신호를 이용하고 있다.
즉, 데이터가 입력되거나 출력되는 경우에는 출력되는 데이터의 수에 대응하여 데이터스트로브 신호가 클럭킹하고, 반도체 메모리 장치는 이 데이터스트로브 신호에 따라 데이터를 입력받고, 출력하고 있는 것이다.
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도이다
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 명령어신호(csb,rasb,casb,web)들을 입력받아 버퍼링하여 전달하기 위한 명령어 입력버퍼부(10)와, 명령어 입력버퍼부(10)에 의해 버퍼링된 명령어신호를 일정시간 지연시켜 출력하기 위한 명령어지연부(20)와, 명령어지연부(20)에 의해 지연된 명령어신호를 디코딩하여 출력하기 위한 명령어디코더(30)와, 명령어디코더(30)에서 출력되는 라이트 동작신호(wtp6)에 응답하여 데이터 입력인에이블신호(en_dinds)를 생성하여 출력하는 데이터 입력인에이블 제어부(50)와, 데이터 입력인에이블신호(en_dinds)에 응답하여 데이터(DATA)를 입력받아 내부회로로 전달하기 위한 데이터 입력버퍼부(60)와, 데이터 입력버퍼(60)에 의해 전달되는 데이터를 라이트 동작신호(wtp6)에 응답하여 정해진 곳에 저장하도록 수행하는 라이트 명령수행회로(40)를 구비한다.
여기서 명령어디코더(30)는 라이트명령어 뿐 아니라 리드명령어와 프리차지명령어등 다른 명령어도 디코딩하지만, 여기서는 라이트관련 신호만 출력하는 것으로 표시하였다.
도2는 도1에 도시된 명령어 입력버퍼부와, 명령어지연부를 나타내는 블럭구성도이다.
도2를 참조하여 살펴보면, 명령어 입력버퍼부(10)는 각각 칩선택신호(csb)와, 라스신호(rasb)와, 카스신호(casb)와, 라이트인에이블신호(web)를 클럭인에이블 신호(cke) 및 기준신호(vref)와 함께 입력받아 버퍼링하여 출력하는 명령어 입 력버퍼(11 ~ 14)를 구비한다.
명령어지연부(20)는 명령어 입력버퍼(11 ~ 14)에 대응하여 구비되며, 대응하는 명령어 입력버퍼에서 출력되는 신호를 소정시간 지연하여 출력하기 위한 다수의 명령어딜레이(21 ~ 24)를 구비한다. 여기서 명령어지연부가 하는 역할은 입력된 명령어신호의 셋업 및 홀드타이밍을 조절하는 역할을 한다.
도3은 도1에 도시된 명령어디코더를 나타내는 회로도로서, 특히 라이트 동작신호(wrp5)를 생성하는 부분을 나타내는 회로도이다.
도3을 참조하여 살펴보면, 명령어디코더(30)는 다수의 명령어딜레이(21 ~ 24)에 의해 전달된 명령어신호(ca2,ras2b,cas3,we2)를 내부클럭신호(clkp4)에 응답하여 입력받아 하이레벨 펄스형태의 라이트동작신호(wtp6)를 생성하여 출력하도록 회로구성되어 있다.
도4는 도1에 도시된 데이터 입력인에이블 제어부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 데이터 입력인에이블 제어부(50)는 하이레벨 펄스를 가지는 라이트동작신호(wtp6)가 입력되면, 데이터 입력인에이블 신호(en_dinds)가 하이레벨로 활성화되어 출력되도록 회로구성되어 있다.
여기서 내부클럭신호(clkp4)와, 제어신호(yburst,wt6rd5b)는 데이터 입력인에이블 신호(endinds)가 로우레벨로 비활성화되는 상태를 제어하기 위한 신호이다.
파워업신호(pwrup)는 전원전압의 안정적인 공급이 후에 입력되는 신호인데, 전원전압의 안정적인 공급이후에 데이터 입력인에이블 신호(en_dinds)가 하이레벨로 될 수 있도록 하기 위해 입력된다.
도5는 도2에 도시된 명령어 입력버퍼를 나타내는 회로도로서 특히 칩선택신호(csb)를 입력받는 명령어 입력버퍼를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 명령어 입력버퍼(11)를 클럭인에이블신호(cke)에 인에이블되어, 기준신호(vref)에 대응하여 칩선택신호(csb)를 입력받아 버퍼링하여 다음단으로 전달하도록 회로구성되어 있다.
명령어 입력버퍼는 단지 칩선택신호(csb)등의 명령어신호를 버퍼링하는 것뿐만 아니라, 외부에서 입력되는 명령어신호가 가지는 레벨을 메모리 장치의 내부에서 사용하는 신호의 레벨로 변한하여 전달하는 역할도 하게 된다.
도6은 도2에 도시된 명령어 딜레이를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 명령어 딜레이(21)는 입력단(sh)에 인가된 신호를 지연시켜 출력단(shd)로 출력하도록 구성되어 있고, 이를 위해 캐패시터(C1 ~ C6)와, 인버터(I18 ~ I23)를 구비하고 있다.
각 캐패시터(C1 ~ C6)에 연결된 스위치를 제어하여 명령어 딜레이(21)의 딜레이양이 조절된다.
도7은 개선된 데이터 입력인에이블 제어부를 나타내는 회로도이다.
도7은 고속으로 데이터를 입출력시키는 메모리 장치에 적용시키기 위해 도4에 도시된 데이터 입력제어부(50)을 개량한 것으로, 명령어제어신호(wtp6)을 이용하여 데이터 입력인에이블 신호(en_dinds)를 활성화시키는 동작과, 액티브시에는 무조건 데이터 입력인에이블 신호(en_dinds)를 활성화시킨 다음 리드동작시에 잠시 비활성화시키도록 하는 동작을 선택할 수 있게 되어 있다.
이를 선택하는 기준은 카스레이턴시(CL)에 따라 정해지는데, 여기서는 카스레이턴시가 4 또는 5인경우에는 액티브시에는 무조건 데이터 입력인에이블 신호(en_dinds)를 활성화시킨 다음 리드동작시에 잠시 비활성화시키도록 하는 동작을 수행하도록 되어 있다.
도8은 종래기술에 의한 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도1 내지 도8을 참조하여 종래기술에 의한 반도체 메모리 장치의 동작과 그 문제점을 살펴본다.
라이트 명령(write command)을 위한 명령어신호(ca2,ras2b,cas3,we2)가 입력되면, 명령어 입력버퍼부(10)는 내부의 신호레벨로 바꾼다음, 명령어 지연부(20)로 출력한다. 명령어지연부(20)에서는 명령어 입력버퍼부(10)에서 전달되는 명령어신호(ca2,ras2b,cas3,we2)의 셋업 및 홀드타이밍을 위해 소정시간 지연시킨 다음 출력한다.
명령어 디코더(30)는 명령어지연부(20)에서 출력되는 명령어신호(ca2,ras2b,cas3,we2)을 디코딩하여 라이트명령어임을 감지한 다음, 내부클럭신호(clkp4)에 동기된 라이트 동작신호(wtp)을 생성하여 데이터 입력인에이블 제어부(50)와 라이트 명령수행회로(40)로 출력한다.
데이터 입력인에이블 제어부(50)은 라이트 동작신호(wtp)에 응답하여 데이터 입력인에이블 신호(en_dinds)를 하이레벨로 출력시킨다.
데이터 입력버퍼부(50)는 하이레벨의 데이터 입력인에이블 신호(en_dinds)에 응답하여 데이터를 입력받아 라이트 명령수행회로(40)로 전달하게 된다.
라이트 명령수행회로(40)는 라이트 명령수행회로(40)에 따라서 입력되는 데이터를 정해진 곳에 저장하게 된다.
따라서 데이터 입력버퍼부(60)는 항상 인에이블 상태가 아니라 데이터가 입력되는 구간에서만 인에이블 상태를 유지한다. 이는 데이터 입력버퍼부(60)의 동작전류를 줄이기 위한 것인데, 라이트명령어가 입력되는 타이밍과 데이터가 입력되는 타이밍에는 한클럭정도의 여유가 있기 때문에 가능한 것이다.
데이터 입력인에이블 신호(en_dinds)는 라이트 동작신호(wtp)에 응답하여 활성화되고, 버스트길이만큼의 클럭이 지나간 이후에는 디스에이블되어, 데이터 입력인에이블 신호(en_dinds)가 인에이블 되는 구간에서는 데이터 입력버퍼부(60)가 인에이블되어 데이터가 입력되는 것이다.
그런데, 데이터 입력인에이블 신호(en_dinds)는 외부에서 입력되는 클럭신호와 상관없이 라이트명령을 위한 명령어신호가 입력되는 타이밍에서 일정한 시간 이후에 인에이블되도록 되어 있다.
이 때 메모리 장치가 저주파수로 동작하는 경우에는 라이트명령을 위한 명령어신호가 입력된 이후 데이터 입력인에이블 신호(en_dinds)를 인에이블시키기 위한 타이밍이 충분하지만, 고주파수에서는 충분한 타이밍이 확보되지 않는다.
이는 실질적으로 라이트명령을 위한 명령어신호가 입력된 이후 데이터 입력인에이블 신호(en_dinds)를 인에이블시키기 위한 타이밍이 동작클럭의 한클럭밖에 여유가 없기 때문이다.
따라서 고주파수로 동작하는 반도체 메모리 장치의 경우에는 라이트명령을 위한 명령어신호가 입력된 이후, 첫번째 데이터는 받아들이지 못하는 에러가 발생한다.
이를 해결하기 위해 도7에 도시된 바와 같이, 데이터 입력 인에이블 제어부를 개선시켜서 구비시키게 된다.
이 경우에는 카스레이턴시가 2,2.5,3 등일 경우에는 전술한 방식대로 데이터 입력인에이블 신호(en_dinds)를 활성화시키고, 카스레이턴시가 4 또는 5인 경우에는 액티브신호(rasidle)를 이용하여 데이터 입력인에이블 신호(en_dinds)를 활성화시키고 있다가, 리드명령어가 입력되는 경우에만 잠시 비활성화시키는 방법을 이용한다.
따라서 이 때에는 데이터 입력버퍼부(60)가 거의 인에이블상태를 유지하게 되어 전류소모가 상대적으로 크게 증가하게 된다.
본 발명에서는 전술한 문제점을 해결하기 위해, 고주파수로 동작하는 반도체 메모리 장치에서도 데이터를 안정적으로 입력받을 수 있으면서도, 데이터 입력부의 동작전류를 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 명령어 신호를 입력받아 버퍼링하여 전달하되, 라이트 명령에 응답하는 감지신호를 출력하는 명령어 입력버퍼부; 제어신호에 의해 데이터 입력인에이블 신호의 준비상태인 제1 레벨로 셋팅하고, 상기 명령어 입력버퍼부에서 출력되는 감지신호에 응답하여, 상기 데이터 입력인에이블 신호를 제2 레벨로 활성화시켜 출력하기 위한 데이터 입력인에이블 제어부; 외부에서 입력되는 데이터를 상기 데이터 입력인에이블 신호에 응답하여 입력받아 코어영역으로 전달하기 위한 데이터 입력버퍼부; 상기 명령어 입력버퍼부에서 전달되는 명령어신호를 디코딩하여 출력하기 위한 명령어디코더; 및 상기 명령어디코더에서 디코딩하는 결과에 따라 상기 데이터 입력버퍼부에서 전달되는 데이터를 저장하기 위한 상기 코어영역를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 클럭신호에 동기되어 데이터를 입출력시키는 동기식 반도체 메모리 장치의 구동방법에 있어서, 상기 칩선택신호와, 상기 라스신호와, 상기 카스신호와, 상기 라이트인에이블신호를 통해 동작명령을 입력받아 전달하는 명령어 전달단계; 감지신호를 제1 레벨로 셋팅하는 단계; 상기 동작명령중 라이트명령을 감지하여 상기 감지신호를 제2 레벨로 활성화시켜 출력하는 라이트 감지단계; 상기 라이트 명령에 대응하여 입력되는 데이터를 상기 감지신호에 응답하여 입력받는 데이터 입력단계; 상기 명령어 전달단계에서 전달된 신호를 클럭신호에 대한 셋업/홀드타이밍을 맞추기 위해 소정시간 지연시켜 전달하는 셋업/홀드 타이밍보정단계; 및 상기 타이밍보정단계에 의해 전달된 신호를 디코딩하여, 상기 데이터 입력단계에 의해 입력된 데이터를 저장시키는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도9는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도9를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 명령어 신호(csb,rasb,casb,web)를 입력받아 버퍼링하여 전달하되, 라이트 명령에 응답하는 감지신호(buf_enp)를 출력하는 명령어 입력버퍼부(100)와, 명령어 입력버퍼부(100)에서 출력되는 감지신호(buf_enp)에 응답하여, 데이터 입력인에이블 신호(en_dinds)를 생성하여 출력하기 위한 데이터 입력인에이블 제어부(400)와, 외부에서 입력되는 데이터(DATA)를 데이터 입력인에이블 신호(en_dinds)에 응답하여 입력받아 코어영역(600)으로 전달하기 위한 데이터 입력버퍼부(500)와, 명령어 입력버퍼부(100)에서 전달되는 명령어신호를 디코딩하여 출력하기 위한 명령어디코더(300)와, 명령어디코더(300)에서 디코딩하는 결과에 따라 데이터 입력버퍼부(500)에서 전달되는 데이터를 저장하기 위한 코어영역(600)을 구비한다.
또한, 본 실시예에 따른 반도체 메모리 장치는 명령어 입력버퍼부(100)와 명령어디코더(300) 사이에 구비되며, 명령어 입력버퍼부(100)에서 전달되는 명령어신호를 클럭신호와의 셋업/홀드타이밍을 맞추기 위해 소정시간 지연시켜 출력하는 명령어지연부(200)를 더 구비한다.
도10은 도9에 도시된 명령어 입력버퍼부를 나타내는 회로도이다.
도10을 참조하여 살펴보면, 명령어 입력버퍼부(100)는 칩선택신호(cs)를 입력받아 전달하기 위한 명령어 입력버퍼와, 라스신호(rasb)를 입력받아 전달하기 위한 명령어 입력버퍼와,카스신호(casb)를 입력받아 전달하기 위한 명령어 입력버퍼와, 라이트인에이블신호(web)를 입력받아 전달하기 위한 명령어 입력버퍼(110)와, 명령어 입력버퍼(110)에 의해 전달되는 명령어신호를 조합하여 라이트 명령을 감지하여 감지신호(buf_enp)를 생성하고 데이터 입력인에이블 제어부(400)로 출력하기 위한 신호조합부(120)를 구비한다.
여기서 각 명령어버퍼는 명령어 신호(csb,rasb,casb,web)를 기준신호(vref)에 응답하여 입력받으며, 클럭인에이블 신호(cke)에 응답하여 활성화된다.
또한, 각 명령어버퍼는 입력된 명령어 신호(csb,rasb,casb,web)를 버퍼링하여 출력하며, 그 반전된 신호(cs3,ras3,cas3,we3)도 함께 출력하게 된다.
신호조합부(120)는 반전된 칩선택신호(cs3)와, 라스신호(ras2b)와, 카스신호 (cas3)와, 라이트인에이블신호(we3)를 입력받는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력을 반전하여 데이터 입력인에이블 제어부(400)로 출력되는 감지신호(buf_enp)를 출력하기 위한 인버터(I28)를 구비한다.
도11은 도9에 도시된 데이터 입력 인에이블 제어부를 나타내는 회로도이다.
도11을 참조하여 살펴보면, 전체적인 회로구성은 도4에 도시된 데이터 입력 인에이블 제어부를 구성하는 회로와 같은 회로로 구성되어 있으나, 명령어 디코더에서 출력되는 디코딩된 라이트명령신호(wtp6)를 입력받는 것이 아니라, 명령어 입력버퍼부(10)에서 출력되는 라이트명령을 감지한 감지신호(buf_enp)를 입력받아 데이터 입력인에이블신호(en_dinds)를 활성화시켜 출력하게 된다.
도12는 도9에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
이하에서는 도9 내지 도12를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
메모리 장치는 명령어 입력버퍼부(100)를 통해 명령어 신호(csb,rasb,casb,web)를 입력받아 명령어지연부(200)로 전달하는 한편, 라이트명령에 대한 명령어신호가 입력되면, 이를 감지하여 감지신호(buf_enp)를 활성화시켜 출력한다.
데이터 입력인에이블 제어부(400)는 감지신호(buf_enp)에 응답하여 데이터 입력인에이블신호(en_dinds)를 활성화시켜 출력하게 된다.
데이터 입력버퍼부(500)는 데이터 입력인에이블신호(en_dinds)에 응답하여 앞에서 감지한 라이트 명령에 대응하여 입력된 데이터를 입력받아 코어영역(600)으 로 전달하게 된다.
한편, 명령어 지연부(200)는 명령어 입력버퍼부(100)에서 전달된 신호를 메모리 장치가 데이터를 입출력시키는데 있어서 기준이 되는 클럭신호에 대한 셋업/홀드타이밍을 맞추기 위해 소정시간 지연시켜 전달한다.
이어서 명령어디코더(300)는 명령어지연부(300)에서 전달된 신호를 디코딩하여 코어영역으로 전달하는데, 여기서는 라이트명령을 디코딩한 신호(wtp6)을 출력하게 된다.
메모리 코어영역(600)에서는 신호(wtp6)에 응답하여 데이터 입력버퍼부(500)에서 전달된 데이터신호를 정해진 곳에 저장하게 된다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 라이트 명령을 수행하기 위해 입력되는 명령어신호를 이용해서 바로 데이터를 입력시키고, 입력된 데이터를 라이트 명령에 대한 디코딩한 결과를 이용해서 정해진 곳에 저장시키게 된다.
따라서 고주파수로 데이터를 입력받는 메모리 장치에 있어서도 라이트할 데이터를 입력받는 입력마진이 증가되어 안정적으로 데이터를 입력받아 저장할 수 있게 된다.
종래에 고속으로 데이터를 입력받는 경우에는 명령어신호를 이용하지 못하고, 항상 데이터 입력부를 인에이블시킨 다음, 카스레이턴시를 이용해서 일정시간만 디스에이블시켜 많은 전류를 소모하던 문제점이 있었다.
본 발명에서는 고속으로 데이터를 입력받는 상태에서도 라이트 명령어를 이 용하여 데이터의 입력을 제어할 수 있게 되어, 데이터 입력부를 효율적으로 활성화시킬 수 있어 불필요한 전류소모를 막을 수 있게 되었다.
도12에는 전술한 데이터를 입력받는 과정이 도시되어 있는 데, 명령어신호(csb,rasb,casb,web)에 응답하여 감지신호(buf_enp)가 생성되고, 감지신호(buf_enp)에 응답하여 데이터 입력인에이블 신호(en_dinds)가 생성되는 것을 알 수 있다.
도13은 도10에 도시된 데이터 입력제어신호 생성부의 다른 실시예를 나타내는 회로도이다.
도13을 참조하여 살펴보면, 신호조합부는 반전된 칩선택신호(cs3)와, 라스신호(ras2b)와, 카스신호(cas3)와, 라이트인에이블신호(we3)를 입력받는 낸드게이트(ND9)와, 낸드게이트(ND9)의 출력을 소정시간 지연시켜 출력하기 위한 딜레이와, 딜레이의 출력을 반전하여 출력하기 위한 인버터(I22)와, 인버터(I22)의 출력과 낸드게이트(ND9)의 출력을 입력받아 데이터 입력인에이블 제어부(500)로 출력되는 감지신호(en_dinds)를 출력하기 위한 노어게이트(NOR6)를 구비한다.
도13에 도시된 신호조합부는 입력된 명령어신호를 이용하여 감지신호를 생성하는 데 있어서 펄스형태로 생성하여 출력하게 되는 점만 다를 뿐 본 실시예에 따른 메모리 장치에서는 하는 역할을 도10의 신호조합부와 같기 때문에 자세한 설명은 생략한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 명령어신호를 디코딩하는 타이밍에 대해 데이터를 입력받는 타이밍에 대한 마진이 증가되어, 고속으로 동작하는 메모리 장치에서도 안정적으로 데이터를 입력받을 수 있게 되었다.
또한, 고속으로 동작하는 메모리 장치에서도 데이터의 입력제어를 라이트명령으로 제어할 수 있어, 데이터 입력부를 보다 효율적으로 동작시킬 수 있으며, 이로인해 데이터를 입력받는데 사용되는 전류를 보다 줄일 수 있게 되었다.

Claims (6)

  1. 명령어 신호를 입력받아 버퍼링하여 전달하되, 라이트 명령에 응답하는 감지신호를 출력하는 명령어 입력버퍼부;
    제어신호에 의해 데이터 입력인에이블 신호의 준비상태인 제1 레벨로 셋팅하고, 상기 명령어 입력버퍼부에서 출력되는 감지신호에 응답하여, 상기 데이터 입력인에이블 신호를 제2 레벨로 활성화시켜 출력하기 위한 데이터 입력인에이블 제어부;
    외부에서 입력되는 데이터를 상기 활성화된 데이터 입력인에이블 신호에 응답하여 입력받아 코어영역으로 전달하기 위한 데이터 입력버퍼부;
    상기 명령어 입력버퍼부에서 전달되는 명령어신호를 디코딩하여 출력하기 위한 명령어디코더; 및
    상기 명령어디코더에서 디코딩하는 결과에 따라 상기 데이터 입력버퍼부에서 전달되는 데이터를 저장하기 위한 상기 코어영역
    을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 명령어 입력버퍼부와 명령어디코더 사이에 구비되며, 상기 명령어 입력버퍼부에서 전달되는 명령어신호를 클럭신호와의 셋업/홀드타이밍을 맞추기 위해 소정시간 지연시켜 출력하는 명령어지연부(200)를 더 구비하는 것을 특징으로하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 명령어 입력버퍼부는
    칩선택신호를 입력받아 전달하기 위한 제1 명령어 입력버퍼;
    라스신호를 입력받아 전달하기 위한 제2 명령어 입력버퍼;
    카스신호를 입력받아 전달하기 위한 제3 명령어 입력버퍼;
    라이트인에이블신호를 입력받아 전달하기 위한 제4 명령어 입력버퍼; 및
    상기 제1 내지 제4 명령어 입력버퍼에 의해 전달되는 명령어신호를 조합하여 라이트 명령을 감지하여 상기 감지신호를 생성하여 상기 데이터 입력인에이블 제어부로 출력하기 위한 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 신호조합부는
    반전된 상기 칩선택신호와, 상기 라스신호와, 반전된 상기 카스신호와, 반전된 상기 라이트인에이블신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하여 상기 데이터 입력인에이블 제어부로 출력되는 상기 감지신호를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반 도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 신호조합부는
    반전된 상기 칩선택신호와, 상기 라스신호와, 반전된 상기 카스신호와, 반전된 상기 라이트인에이블신호를 입력받는 낸드게이트;
    상기 낸드게이트이 출력을 소정시간 지연시켜 출력하기 위한 딜레이;
    상기 딜레이의 출력을 반전하여 출력하기 위한 인버터;
    상기 인버터의 출력과 상기 낸드게이트의 출력을 입력받아 상기 데이터 입력인에이블 제어부로 출력되는 상기 감지신호를 출력하기 위한 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 클럭신호에 동기되어 데이터를 입출력시키는 동기식 반도체 메모리 장치의 구동방법에 있어서,
    상기 칩선택신호와, 상기 라스신호와, 상기 카스신호와, 상기 라이트인에이블신호를 통해 동작명령을 입력받아 전달하는 명령어 전달단계;
    감지신호를 제1 레벨로 셋팅하는 단계;
    상기 동작명령중 라이트명령을 감지하여 상기 감지신호를 제2 레벨로 활성화시켜 출력하는 라이트 감지단계;
    상기 라이트 명령에 대응하여 입력되는 데이터를 상기 감지신호에 응답하여 입력받는 데이터 입력단계;
    상기 명령어 전달단계에서 전달된 신호를 클럭신호에 대한 셋업/홀드타이밍을 맞추기 위해 소정시간 지연시켜 전달하는 셋업/홀드 타이밍보정단계; 및
    상기 타이밍보정단계에 의해 전달된 신호를 디코딩하여, 상기 데이터 입력단계에 의해 입력된 데이터를 저장시키는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
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