JP3123473B2 - 半導体記憶装置 - Google Patents
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Description
り、特に外部信号に同期して動作するシンクロナス・ラ
ンダム・アクセス・メモリのリード・ライト動作制御機
能を有する半導体記憶装置に関する。
成図、図8は図7の動作説明図を示す。図7に示す従来
の半導体記憶装置は、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ(以後SDRAMという)の
リード・ライト動作制御を有する装置で、そのカラムア
クセスは、リード動作時にコマンドを入力してから、デ
ータが出力されるまでのクロック遅れ時間、CAS(カ
ラム・アドレス・ストローブ)レイテンシが存在する。
憶装置の動作について説明するに、クロック信号入力端
子15より入力されるクロック信号は、クロック信号線
1501によってSDRAM1内部に分配される。ま
た、このSDRAM1はアドレスコマンド入力端子11
を入力端に接続したクロック信号に同期して動作するア
ドレス、コマンド入力初段2と、SDRAM1全体の動
作を司る制御論理回路3と、クロックに同期して動作す
るYアドレスラッチ、Yデコーダ4と、Xデコーダ、R
OW制御回路5と、ダイナミック・ランダム・アクセス
・メモリ(DRAM)セル6と、データアンプ7と、デ
ータアウトラッチ8と、データ入力初段9と、ライトバ
ッファ10と、データアウトバッファ17とから構成さ
れている。
制御論理回路3より出力されるXアドレスおよび制御信
号線群302によって動作し、DRAMセル6のROW
アドレスを決定する。DRAMセル6は、Yアドレスラ
ッチ、Yデコーダ4によってアドレスを決定してデータ
の読み出し/書き込みを行う。データアンプ7は、読み
出されたデータを増幅する。データアウトラッチ8は、
データアンプ7によって増幅されたデータをクロック信
号に同期してデータアウトバッファ17を介してデータ
入出力端子12に出力する。データ入力初段9は、クロ
ック信号に同期に動作して、データ入出力端子12より
入力するライトデータをラッチする。ライトバッファ1
0は、ライトデータをDRAMセル6に書き込む。ま
た、Yアドレスラッチ、Yデコーダ4やデータアウトラ
ッチ8は、CASレイテンシが多い場合、複数台が直列
に配置されている。
動作について説明する。まず、読み出し動作の場合、読
み出しコマンド(例えばR1)をアドレスコマンド入力
端子11に入力すると、クロック信号入力端子15に同
期して、アドレス、コマンド入力初段2にラッチされ
る。
ッチ、Yデコータ4にYアドレスがラッチされることに
より、読み出しアドレス(カラムアドレス)が決定して
DRAMセル6から読み出しデータが出力される。この
読み出しデータは、データアンプ7で増幅され、次のク
ロック信号に同期して、データアウトラッチ8にラッチ
された後、データアウトバッファ17を介してデータ入
出力端子12に出力される。
ドをラッチするクロックを含めて、3クロックで読み出
しデータがデータ入出力端子12に出力開始され、実際
に読み出されるのは、図8に示すように4クロック目で
ある。
(例えばW1)をアドレスコマンド入力端子11に入力
すると、クロック信号入力端子15に同期して、アドレ
ス、コマンド入力初段2にラッチされる。その後、クロ
ックに同期してYアドレスラッチ、Yデコータ4にYア
ドレスがラッチされることにより、書き込みアドレス
(カラムアドレス)が決定する。
出力端子12より入力するライトデーダが、データ入力
初段9によりラッチされた後、ライトバッファ10を通
してDRAMセル6に入力されることによって、ライト
データがDRAMセル6に書き込まれる。このライトコ
マンド入力をラッチするクロックからライト完了まで
は、2クロックで完了する。
成図を示す。この従来の半導体記憶装置は、特開平7−
182870号公報記載のシンクロナス・スタティック
・ランダム・アクセス・メモリ(以後SSRAMとい
う)の例で、図10に示す外部アドレス信号ADDが図
9のバッファ回路21、ラッチ回路23、25、26及
び27を介して内部アドレス信号W2ADDとしてコン
パレータ35に供給される。また、ラッチ回路23の出
力アドレス信号は、ラッチ回路31を介して図10に示
すような内部アドレス信号RADDとしてマルチプレク
サ34に供給される。更に、ラッチ回路26の出力信号
は、ラッチ回路28、29及び30を介して内部アドレ
ス信号W1ADDとしてマルチプレクサ34とコンパレ
ータ35にそれぞれ供給される。
WEは、図9のバッファ回路22、ラッチ回路24を介
してラッチ回路32に供給されてラッチされる。このラ
ッチ回路32の出力信号は、図10に示す如き内部ライ
トイネーブル信号NWEinとしてマルチプレクサ3
4、メモリセルアレイ36の読出回路37、書込回路3
8及び論理ゲート33にそれぞれ供給されると共に、ラ
ッチ回路40及び41を介して論理ゲート42に供給さ
れる。
は、図10に示す外部クロック信号CLKをバッファ回
路56を通して得られた内部クロック信号PH1が入力
される。論理ゲート33の出力信号PH1・WEは図1
0に示され、ラッチ回路25及び28にそれぞれラッチ
パルスとして印加され、論理ゲート42の出力信号PH
1・WEDはラッチ回路53及び55にラッチパルスと
して印加される。
書き込みデータは、バッファ回路52を介してラッチ回
路53でラッチされて書き込みデータWD2とされ、更
にラッチ回路54を介してラッチ回路55でラッチされ
て書き込みデータWD1とされる。書き込みデータWD
1は書き込みデータWD2と共にマルチプレクサ45に
供給される一方、書込回路38に供給される。
アドレス信号W1ADDとRADDが一致したときにハ
イレベルの信号を出力する。コンパレータ35のもう一
方は、内部アドレス信号W2ADDとRADDが一致し
たときにハイレベルの信号を出力する。AND回路4
3、44はコンパレータ35の出力信号と内部ライトイ
ネーブル信号NEWinとを受け、両入力信号が共にH
レベルのときにHレベルの信号を出力する。マルチプレ
クサ45はAND回路43の出力信号がHレベルのとき
には書き込みデータWD1を選択してマルチプレクサ4
7に入力し、AND回路44の出力信号がHレベルのと
きには書き込みデータWD2を選択してマルチプレクサ
47に入力する。
44の出力信号をOR回路46により論理和演算して得
た信号がHレベルのときにマルチプレクサ45から入力
されたデータを出力し、Lレベルのときは読出し回路3
7からの読出しデータを出力する。このマルチプレクサ
47の出力データは、ラッチ回路48、49及びトライ
ステートバッファ50を介して外部へ出力される。
ネーブル信号NWEinがLレベルであるときは、内部
アドレス信号W1ADDを選択してデコーダ39に図1
0に示す内部アドレス信号WADDとして入力し、NW
EinがHレベルであるときは、内部アドレス信号RA
DDを選択してデコーダ39に図10に示す内部アドレ
ス信号AADDとして入力する。従って、読出し動作時
においては、内部アドレス信号RADDがデコーダ39
に与えられてメモリセルアレイ36から読出し回路37
により読出されたデータが出力される。また、書き込み
動作時においては、内部アドレス信号W1ADDがデコ
ーダ39に与えられてメモリセルアレイ36に、書込回
路38を通して入力されたライトデータWD1又はWD
2が書き込まれる。
ライトデータとライトアドレスをラッチ回路27、3
0、54、55に格納し、クロックに同期して次のライ
トサイクルでラッチ回路に格納されたデータをメモリセ
ルアレイ36に書き込むパイプライン処理を行うことに
より、リード動作時のレイテンシ(3クロック)とライ
ト動作時のレイテンシ(3クロック)を合わせ、これに
よってデータ入出力のバンド幅を改善しようとしてい
る。
に示した従来の半導体記憶装置では、リード動作時のレ
イテンシとライト動作時のレイテンシに差があることか
ら、リードデータが出力されるまでライトコマンドを入
力できず、そのため、SDRAMでリード動作、ライト
動作を繰り返すとデータ入出力端子の実効的なバンド幅
の低下が起きてしまう。
時と、ライト時のCASレイテンシの差が3.4と大き
く、これに対応する様にライトアドレス、ライトデータ
を格納するためには、レイテンシの差が、3の場合、Y
アドレス格納レジスタはYアドレス長×3ビット、デー
タ格納レジスタはデータ長×3ビットとレジスタ数が非
常に大きくなり、そのためSSRAMの様に、ライトア
ドレス、ライトデータを格納して、次のライト動作時に
書き込む構成をSDRAMに適応すると、チップサイズ
が大きくなる。
で、追加するレジスタ、制御論理を最小限にして、デー
タ入出力端子の実効バンド幅を向上し得る半導体記憶装
置を提供することを目的とする。
の増大を最小限に抑えてライト動作を優先的に行う半導
体記憶装置を提供することにある。
成するため、クロック信号入力端子より入力されたクロ
ック信号に同期して、アドレスおよびコマンド入力端子
より入力されたアドレスおよびコマンド信号をラッチし
て、アドレスおよびコマンド信号を出力するアドレス、
コマンド入力初段と、アドレスおよびコマンド信号を入
力として受け、Xアドレスおよび制御信号、Yアドレス
信号を出力する制御論理回路と、Xアドレスおよび制御
信号を入力として受け、Xアドレスを指定しロウアドレ
ス系を制御するXアドレス制御手段と、Yアドレス信号
を入力として受け、クロック信号に同期してYアドレス
をラッチして、Yアドレスを指定するYアドレス制御手
段と、Xアドレス制御手段及びYアドレス制御手段によ
って指定されたXアドレス、Yアドレスが入力されて読
み出し、書き込み動作を行うメモリセルと、クロック信
号に同期して動作し、アドレス、コマンド入力初段にラ
イトコマンドが入力されたときに、読み出し途中のメモ
リセルの出力データをラッチして待避させる待避レジス
タと、ライト動作が終了すると待避レジスタに退避され
ているデータを選択し、それ以外の場合はメモリセルの
出力データを選択する待避データ選択回路と、退避デー
タ選択回路の出力データを、クロック信号に同期してラ
ッチした後データ入出力端子へ出力する出力手段と、デ
ータ入出力端子より入力されたライトデータを、クロッ
ク信号に同期してメモリセルに供給して書き込ませる入
力手段とを有する構成としたものである。
ドを入力すると、メモリセルの出力データを待避レジス
タにラッチして、メモリセルをライト可能な状態にし、
データ入出力端子よりライトデータを入力手段を介して
メモリセルに供給してライト動作を優先的に行い、ライ
ト動作終了後、待避レジスタに待避したデータを出力手
段を介して出力してリード動作を再開する。
て説明する。
の実施の形態の構成図を示す。同図中、図7と同一構成
部分には同一符号を付してある。この実施の形態は、図
1に示すように、クロック信号入力端子15より入力す
るクロック信号線1501に同期して動作し、アドレス
コマンド入力端子11よりアドレスおよびコマンドを入
力し、制御論理回路3へアドレスおよびコマンドを出力
するアドレス、コマンド入力初段2と、SDRAM1の
全ての制御を司る制御論理回路3と制御論理回路3から
出力されるYアドレス信号線群301をクロック信号線
1501に同期してラッチしてDRAMセル6に出力す
るYアドレスラッチ、Yデコーダ4と、制御論理回路3
から出力されるXアドレスおよび制御信号線群302を
入力して、DRAMセル6のXアドレスを選択するXデ
コーダ、ROW系制御回路5と、Yアドレスラッチ、Y
デコーダ4からXアドレス、Yアドレスを入力して、デ
ータを書き込み、読み出しを行うDRAMセル6と、D
RAMセル6から読み出されるデータを増幅するデータ
アンプ7とデータアンプ出力信号線群701を入力して
クロック信号に同期して動作し、データアンプ7の出力
データをラッチする待避レジスタ13と、データアンプ
出力信号線群701と待避レジスタ出力信号線群130
1とを選択し、一方をデータアウトラッチ8に出力する
待避データ選択回路14と、クロック信号に同期して動
作し、セレクタ出力信号線群1401を入力し、クロッ
クに同期して出力するデータアウトラッチ8と、データ
アウト信号線群801を入力してデータ入出力端子12
に出力するデータアウトバッファ17と、データ入出力
端子12より入力されたデータをクロック信号線150
1に同期して入力するデータ入力初段9と、データ入力
初段9によって入力されたデータをDRAMセル6に書
き込むライトバッファ10とからなる構成である。
併せ参照して詳細に説明する。まず、リード動作の場
合、アドレスコマンド入力端子11に入力されたリード
コマンド(例えば、図2の(11)に示すR1)は、ク
ロック信号入力端子15を介して入力されるクロック信
号に同期して、アドレス、コマンド入力初段2にてラッ
チされ、制御論理回路3を介してYアドレス信号が図2
に示す如くYアドレス信号線群301に出力される。入
力端子15よりの次のクロック信号によって、このYア
ドレスはYアドレスラッチ、Yデコーダ4に取り込まれ
た後、図2に401で示すようにDRAMセル6にYア
ドレスを指定する。
は、リードデータをデータアンプ7に出力する。このリ
ードデータはデータアンプ出力信号線群701及び退避
データ選択回路14を介して次のクロックでデータアウ
トラッチ8にラッチされる。データアウトラッチ8にラ
ッチされたデータは、データアウトバッファ17を介し
てデータ入出力端子12に出力される。
入力端子11に入力されたライトコマンド(例えば、図
2の(11)に示すW1)は、クロック信号入力端子1
5を介して入力されるクロック信号に同期して、アドレ
ス、コマンド入力初段2にてラッチされる。制御論理回
路3は、アドレス、コマンド入力初段2から入力された
ライトコマンドからYアドレス信号をYアドレス信号線
群301に出力する。Yアドレスラッチ、Yデコーダ4
は、このYアドレス信号線群301に出力されたYアド
レス信号を、次のクロックでラッチしてデコードし、得
られたYアドレス(図2にY1で示す)をYアドレス信
号線群401へ出力し、DRAMセル6にYアドレスを
指定する。
ンドがリードコマンドの場合、このクロック信号で読み
出し途中のデータアンプ7の出力信号は、待避レジスタ
13に格納され、DRAMセル6はリード動作を中断す
る。従って、YアドレスY1指定時は、図2にLATC
H(1301)で示すように、待避レジスタ13にはデ
ータアンプ7の読み出し途中データ「DR4」が格納さ
れ、データアウトラッチ8には、図2にBUF(80
1)で示すように、読み出しデータ「DR3」が引き続
き格納される。
ジでは、データ入出力端子12には図2にI/O(1
2)で示すように入力データ「DW1」が入力されるた
め、DRAMセル6には図2のDRAM CELL中に
CW1で示すように入力データ「DW1」が書き込まれ
る。
ンドがアドレスコマンド入力端子11に入力された場合
(例えば図2の(11)に示すR5)、このリードコマ
ンドはアドレス、コマンド入力初段2によりラッチさ
れ、制御論理回路3を介してYアドレス信号がYアドレ
ス信号線群301に出力され、更に次のクロック信号に
よって、このYアドレスはYアドレスラッチ、Yデコー
ダ4に取り込まれた後、DRAMセル6に入力される。
ライトコマンドW2によるDRAMセル6によるライト
動作終了後、次のクロックに同期して退避データ選択回
路14が退避レジスタ13の出力を選択するように動作
してデータアウトラッチ8に退避レジスタ13の格納デ
ータDR4をラッチさせ、データアウトバッファ17を
介してデータ入出力端子12へ出力させる。
タ選択回路14がデータアンプ7の出力データを選択す
るように制御され、リードコマンドR5によりDRAM
セル6から読み出されたデータDR5がデータアンプ7
及び退避データ選択回路14を通してデータアウトラッ
チ8でラッチされた後、データアウトバッファ17を介
してデータ入出力端子12から出力される。なお、図2
では、データDR5が読み出される前にライトコマンド
W3によるライトデータDW3がデータ入出力端子12
から入力されるので、上記の読み出しデータDR5はデ
ータアウトラッチ8に格納され続け、次のリードコマン
ド入力時まで待機する。
て、図面を参照して説明する。
2の実施の形態の構成図を示す。同図中、図1と同一構
成部分には同一符号を付し、その説明を省略する。この
第2の実施の形態は、図3に示すように、データバスを
第1のリードライトバス1101と第2のリードライト
バス901として、リード動作用ライト動作共用した点
に特徴がある。その動作については、図1で示した第1
の実施形態の動作と同じである。
説明する。図4は本発明になる半導体記憶装置の一実施
例の構成図を示す。同図中、図1と同一構成部分には同
一符号を付してある。本実施例は、クロック信号線15
01を介して入力されるクロック信号に同期して動作す
る。アドレス、コマンド入力初段2と、信号線1601
の内部クロック信号に同期して動作するYアドレスラッ
チ、Yデコーダ4と、制御論理回路3から出力されるリ
ード制御信号305が入力されて信号線1602にリー
ドクロックを出力し、ライト制御信号306が入力され
て信号線1603にライトクロックを出力するクロック
バッファ16と、コマンドおよびアドレスが入力されて
Xアドレスおよび制御信号302、Yアドレス信号30
1、リード制御信号305、ライト制御信号306、待
避データラッチ信号303、待避データ選択信号304
を出力し、SDRAM1の全てを司る制御論理回路3
と、Xアドレスおよび制御信号302が入力されて、D
RAMセル6のXアドレスを指定するXデコーダ、RO
W系制御回路5と、Yアドレスラッチ、Yデコーダ4に
よってXアドレス、Yアドレスが指定されると、データ
の読み出し、書き込み動作を行うDRAMセル6と、読
み出されたデータを増幅して出力するデータアンプ7
と、待避データラッチ信号303によってデータアンプ
7からのデータアンプ出力信号線群701のデータをラ
ッチする待避レジスタ13と、待避データ選択信号30
4によって、データアンプ出力信号線群701と待避レ
ジスタ出力信号線群1301の信号の一方を選択してセ
レクタ出力信号線群1401へ出力する退避データ選択
回路14と、リードクロック信号線1602からのリー
ドクロックに同期してデータをラッチするデータアウト
ラッチ8と、データアウトラッチ8の出力をデータ入出
力端子12に出力するデータアウトバッファ17と、デ
ータ入出力端子12に入力されるライトデータをライト
クロック信号線1603のライトクロックによってラッ
チするデータ入力初段9と、ライトデータをDRAMセ
ル6に書き込むライトバッファ10を有する。
のタイミングチャートを併せ参照して詳細に説明する。
クロックバッファ16は、クロック信号入力端子15よ
りクロック信号線1501に入力されたクロック信号
(図5にCLK(15)で示す)に同期したリードコマ
ンド(図5(11)のR1〜R12)、ライトコマンド
(図5(11)のW1〜W10)により、制御論理回路
3から出力されたリード制御信号305、ライト制御信
号306を入力として受け、リードクロック信号線16
02に図5にRCLKで示すリードクロックを、ライト
クロック信号線1603に図5にWCLKで示すライト
クロックを出力し、またクロック信号線1501のクロ
ック信号と同相の内部クロック信号を内部クロック信号
線1601へ出力する。
ド、ライトコマンドを入力することによって、待避デー
タラッチ信号303(図5のRCLK)、待避データ選
択信号304(図5のSEL)を出力する。この待避デ
ータラッチ信号303によって、待避レジスタ13はデ
ータアンプ7の出力をラッチする。退避データ選択回路
14は、待避データ選択信号304によって、データア
ンプ7の出力信号(図5のD.A.)か待避レジスタ1
3の出力信号(図5のLATCH)の一方を選択してデ
ータアウトラッチ8へ供給することによって、第1の実
施の形態で説明したと同様の動作によりライトコマンド
が入力されるとリード途中のデータを待避させてライト
動作を行い、ライト動作終了後、クロック信号に同期し
てリード動作を再開する。
2の実施例の構成図を示す。同図中、図4と同一構成部
分には同一符号を付し、その説明を省略する。この第2
の実施例は、図6に示すように、データバスを第1のリ
ードライトバス1101と第2のリードライトバス90
1として、リード動作用ライト動作共用した点に特徴が
ある。その動作については、図4で示した第1の実施例
の動作と同じである。
リード動作中にライトコマンドを入力すると、メモリセ
ルの出力データを待避レジスタにラッチして、メモリセ
ルをライト可能な状態にして、データ入出力端子よりラ
イトデータをデータ入力手段を介してライト動作を優先
的に行い、ライト終了後、データアウトラッチに格納さ
れた待避レジスタに待避したデータを出力してリード動
作を再開するようにしたため、リード動作、ライト動作
時のレイテンシの差によるコマンド未入力期間をなくす
ことができ、よってデータ入出力端子のリードライト繰
り返し動作時の実効的バンド幅を向上できる。
ータバス幅×1ビットでよいため(例えば、16I/O
のメモリなら追加レジスタは16台)、回路全体の大規
模化を最小限に抑えられる。
る。
・メモリ(SDRAM) 2 アドレス、コマンド入力初段 3 制御論理回路 4 Yアドレスラッチ、Yデコーダ 5 Xデコーダ、ROW系制御回路 6 ダイナミック・ランダム・アクセス・メモリ(DR
AM)セル 7 データアンプ 8 データアウトラッチ 9 データ入力初段 10 ライトバッファ 11 アドレスコマンド入力端子 12 データ入出力端子 13 待避レジスタ 14 待避データ選択回路 15 クロック信号入力端子 16 クロックバッファ 17 データアウトバッファ 301 Yアドレス信号線群 302 Xアドレスおよび制御信号線群 303 待避データラッチ信号 304 待避データ選択信号 305 リード制御信号 306 ライト制御信号 401 デコードされたYアドレス信号線群 701 データアンプ出力信号線群 801 データアウト信号線群 901 リードライトバス 1001 ライトデータ信号線群 1101 リードライトバス 1301 待避レジスタ出力信号線群 1401 セレクタ出力信号線群 1501 クロック信号線 1601 内部クロック信号線 1602 リードクロック信号線 1603 ライトクロック信号線
Claims (3)
- 【請求項1】 クロック信号入力端子より入力されたク
ロック信号に同期して、アドレスおよびコマンド入力端
子より入力されたアドレスおよびコマンド信号をラッチ
して、アドレスおよびコマンド信号を出力するアドレ
ス、コマンド入力初段と、 前記アドレスおよびコマンド信号を入力として受け、X
アドレスおよび制御信号、Yアドレス信号を出力する制
御論理回路と、 前記Xアドレスおよび制御信号を入力として受け、前記
Xアドレスを指定しロウアドレス系を制御するXアドレ
ス制御手段と、 前記Yアドレス信号を入力として受け、前記クロック信
号に同期して該Yアドレスをラッチして、Yアドレスを
指定するYアドレス制御手段と、 前記Xアドレス制御手段及びYアドレス制御手段によっ
て指定された前記Xアドレス、Yアドレスが入力されて
読み出し、書き込み動作を行うメモリセルと、 前記クロック信号に同期して動作し、前記アドレス、コ
マンド入力初段にライトコマンドが入力されたときに、
読み出し途中の前記メモリセルの出力データをラッチし
て待避させる待避レジスタと、 ライト動作が終了すると前記待避レジスタに退避されて
いるデータを選択し、それ以外の場合は前記メモリセル
の出力データを選択する待避データ選択回路と、 前記退避データ選択回路の出力データを、前記クロック
信号に同期してラッチした後データ入出力端子へ出力す
る出力手段と、 前記データ入出力端子より入力されたライトデータを、
前記クロック信号に同期して前記メモリセルに供給して
書き込ませる入力手段とを有することを特徴とする半導
体記憶装置。 - 【請求項2】 前記クロック信号入力端子より入力され
たクロック信号と、前記制御論理回路から出力されるリ
ード制御信号及びライト制御信号とを入力として受け、
前記リード制御信号に基づき前記入力クロック信号に同
期したリードクロック信号を発生し、前記ライト制御信
号に基づき前記入力クロック信号に同期したライトクロ
ック信号を発生し、前記入力クロック信号に同期した内
部クロック信号を発生するクロックバッファを設け、前
記内部クロック信号を前記Yアドレス制御手段にクロッ
ク信号として入力し、前記リードクロック信号を前記出
力手段に前記クロック信号として入力し、前記ライトク
ロック信号を前記入力手段に前記クロック信号として入
力することを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記メモリセルは、ダイナミック・ラン
ダム・アクセス・メモリセルであることを特徴とする請
求項1又は2記載の半導体記憶装置。
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