JPH11273341A

JPH11273341A - 半導体装置及びデータ処理システム

Info

Publication number: JPH11273341A
Application number: JP10068010A
Authority: JP
Inventors: Hirotaka Ogata; 宏孝緒方; Sadayuki Morita; 貞幸森田; Hirofumi Zushi; 弘文厨子; Takanori Miyase; 崇徳宮瀬; Takahiro Sonoda; 崇宏園田; Haruko Kawachino; 晴子川内野; Kiyoshi Nagai; 清永井
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-03-18
Filing date: 1998-03-18
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】外部とのインタフェース回路に差動入力バッ
ファを有する半導体装置の電力消費を低減する。【解決手段】半導体装置は、差動入力バッファ（１）
と差動入力バッファの出力に入力が接続されたラッチ回
路（２）とを有する。差動入力バッファは、参照電位
（Ｖｒｅｆ）と外部信号（ＩＮ）とを差動入力とする差
動入力アンプと、差動入力アンプに高電位側電源を供給
するパワースイッチ（Ｑ５）と、差動入力アンプに低電
位側電源を供給する第２のパワースイッチ（Ｑ６）とを
有する。制御回路（３）は同期クロック信号（ＱＣＬＫ
ｂ）の状態に応じて差動入力バッファを交互に活性／非
活性に制御し、それに同期してラッチ回路を入力可能／
ラッチ状態に制御するから、差動入力バッファで常時貫
通電流が流れることを阻止でき、半導体装置の低消費電
力に寄与できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部とのインタフ
ェース回路に差動入力バッファを有する半導体装置に係
り、特に差動入力バッファの電力消費を低減する技術に
関し、例えば、ＳＤＲＡＭ（シンクロナス・ダイナミッ
ク・ランダム・アクセス・メモリ）に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】メモリモジュール向けの小信号振幅イン
タフェースとしてＳＳＴＬ（Stub Series Terminated t
ransceiver Logic）がある。このインタフェース仕様に
代表される小信号振幅インタフェースを半導体装置で実
現する場合、外部とのインタフェース回路に差動入力バ
ッファを採用することができる。例えば、ＳＳＴＬイン
タフェースでは、Ｖｒｅｆ（≒Ｖｃｃ×０．４５）を参
照電位とし、半導体装置の外部入力初段に、カレントミ
ラー型の差動アンプを設け、入力信号を高速にＣＭＯＳ
レベルに変換し、後段にて入力データをラッチ回路にラ
ッチするように構成されている。

【０００３】尚、ＳＳＴＬインタフェース仕様を有する
半導体装置について記載された文献の例として、Ｈ．８
ＥＩＡＪＥＤ−５５１２、３．３Ｖ用スタブ直列終
端型論理標準機能仕様がある。

【０００４】

【発明が解決しようとする課題】しかしながら、外部イ
ンタフェース仕様に前記ＳＳＴＬインタフェース仕様が
採用された半導体装置において、外部との信号インタフ
ェース回路の全てが入力初段バッファに前記カレントミ
ラー型差動アンプを有し、それらは常に入力動作可能に
されていなければならない。前記カレントミラー型差動
アンプを動作可能に維持するために常に動作電流を流し
つづけると、それによって半導体装置、更にはシステム
全体の電力消費量が大きくなり過ぎることが本発明者に
よって見出された。

【０００５】本発明の目的は、外部とのインタフェース
回路に差動入力バッファを有する半導体装置の電力消費
を低減することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】〔１〕半導体装置は、外部信号の入力イン
タフェース回路である差動入力バッファ（１）と前記差
動入力バッファの出力に入力が接続されたラッチ回路
（２）とを有し、クロック同期動作する。前記差動入力
バッファは、一方の差動入力を参照電位（Ｖｒｅｆ）と
し他方の差動入力を外部信号（ＩＮ）とする差動入力ア
ンプと、前記差動入力アンプに高電位側電源を供給する
第１のパワースイッチトランジスタ（Ｑ５）と、前記差
動入力アンプに低電位側電源を供給する第２のパワース
イッチトランジスタ（Ｑ６）とを有する。差動入力バッ
ファ及びラッチ回路を制御する制御回路（３）は、入力
動作用の同期クロック信号（ＱＣＬＫｂ）の第１の状態
に同期して前記第１及び第２のパワースイッチトランジ
スタをオン状態に制御して差動入力バッファを活性化す
ると共に前記ラッチ回路を入力動作可能とし、入力動作
用の同期クロック信号の第２の状態に同期して前記第１
及び第２のパワースイッチトランジスタをオフ状態に制
御して差動入力バッファを非活性化すると共に前記ラッ
チ回路をデータラッチ状態に制御する。

【０００９】上記により、入力動作用の同期クロック信
号の状態に応じて差動入力バッファを交互に活性、非活
性に制御できるから、これによって、差動入力バッファ
に流れる貫通電流を少なくすることができる。

【００１０】また、差動入力バッファは高電位側及び低
電位側の双方の電源供給系にパワースイッチを有し、当
該バッファの活性／非活性化制御では、双方のパワース
イッチを並列的にスイッチ動作させるから、差動入力バ
ッファが非活性化されたとき当該バッファの出力の不所
望な反転や大きな変動などを最小限に抑えることができ
る。したがって、ラッチ回路のラッチ動作に対して差動
入力バッファの非活性化タイミングを遅延させることを
要せず、ラッチ回路のラッチタイミングと差動入力バッ
ファの非活性化タイミングとの制御が簡単になり、しか
も差動入力バッファの動作期間を極力短くでき低消費電
力化の観点からも優れている。

【００１１】前記制御回路は、パワーダウン信号（Ｐ
Ｄ）を入力し、パワーダウン信号の第１の状態に呼応し
て前記クロック信号の状態に拘わらず前記第１及び第２
のパワースイッチトランジスタをオフ状態に制御すると
共に前記ラッチ回路の出力を所定の論理値に強制し、パ
ワーダウン信号の第２の状態に呼応して前記前記クロッ
ク信号の状態に従った制御を行なうことができる。

【００１２】〔２〕上記とは別の観点による発明は、差
動入力バッファとラッチ回路との間にトランスファゲー
ト（４）を配置し、ラッチタイミングに同期してトラン
スファゲートを閉じ、差動入力バッファを非活性化する
ときその出力を強制的にラッチ回路の入力から分離させ
る。これにより、差動入力バッファの非活性化時にラッ
チ回路が誤ったデータをラッチする虞を確実に排除する
ことができる。但し、トランジスタ数は第１の観点によ
る発明よりも若干増えることが予想される。

【００１３】前記制御回路は、パワーダウン信号を入力
し、パワーダウン信号の第１の状態に呼応して前記クロ
ック信号の状態に拘わらず前記パワースイッチトランジ
スタ及びトランスファゲートをオフ状態に制御すると共
に前記ラッチ回路の出力を所定の論理値に強制し、パワ
ーダウン信号の第２の状態に呼応して前記前記クロック
信号の状態に従った制御を行なうことができる。

【００１４】前記差動入力バッファの出力端子と前記ト
ランスファゲートとの間を、前記クロック信号の第２の
状態に同期してプリチャージするプリチャージトランジ
スタ（Ｑ９）を設けることにより、差動入力トランジス
タが活性化された時、その差動増幅動作の高速性を保証
することができる。

【００１５】〔３〕半導体装置は、前記夫々前記差動入
力バッファを有するアドレス入力バッファ（２０，２
１）、データ入力バッファ（１６）、制御信号入力バッ
ファ（２８）を有し、チップ選択信号（ＣＳｂ）によっ
てチップ選択された状態で外部からコマンドを入力し、
入力したコマンドを解読して、メモリセル（ＭＣ）に対
するメモリ動作を行なう、ＳＤＲＡＭ（５）などとして
実現することができる。データ処理システムは、そのよ
うな半導体装置と、前記半導体装置にコマンドを供給す
るアクセス制御回路（１１１，１１３）とを実装基板に
搭載して構成することができる。上記より低消費電力化
された半導体装置を用いるから、データ処理システム全
体として電力消費量を低減することができる。

【００１６】

【発明の実施の形態】図１には本発明に係る半導体装置
の一例が示される。同図には一つの差動入力バッファを
中心とした回路部分が代表的に示されいる。図１に示さ
れる半導体装置は、単結晶シリコンのような１個の半導
体基板に、例えば公知のＣＭＯＳ集積回路製造技術によ
って形成され、クロック信号に同期動作される。

【００１７】図１において、１は差動入力バッファ、２
はラッチ回路、３は制御回路を示す。前記差動入力バッ
ファ１は、外部信号の入力インタフェース回路である。
ＩＮが外部入力信号を意味する。特に制限されないが、
差動入力バッファ１はＳＳＴＬインタフェース仕様を満
足するＳＳＴＬインタフェースバッファとされる。図１
では入力保護回路等は図示を省略してある。

【００１８】前記差動入力バッファ１は、一対の差動入
力ＭＯＳトランジスタＱ１，Ｑ２と、ＭＯＳトランジス
タＱ３，Ｑ４によるカレントミラー負荷とによって構成
された差動入力アンプを有する。差動入力トランジスタ
Ｑ２は参照電位Ｖｒｅｆを入力し、差動入力トランジス
タＱ１は外部入力信号ＩＮをゲートに受ける。ＭＯＳト
ランジスタＱ３，Ｑ４のコモンソースには、高電位側電
源ＶＣＣを供給するｐチャンネル型の第１のパワースイ
ッチＭＯＳトランジスタＱ５が設けられ、ＭＯＳトラン
ジスタＱ１，Ｑ２のコモンソースには、低電位側電源Ｇ
ＮＤを供給するｎチャンネル型の第２のパワースイッチ
ＭＯＳトランジスタＱ６が設けられている。

【００１９】前記ラッチ回路２は、特に制限されない
が、ノアゲートＮＯＲ２とクロックドインバータＣＩＶ
とが逆並列接続されて構成される。ＯＵＴはラッチ回路
２の出力信号である。

【００２０】前記制御回路３は、ノアゲートＮＯＲ１と
インバータＩＶを有し、入力動作用のクロック信号ＱＣ
ＬＫｂとパワーダウン信号ＰＤとに基づいて、差動入力
バッファ１及びラッチ回路２の動作を制御する。ノアゲ
ートＮＯＲ１はタイミングクロック信号ＱＣＬＫｂとパ
ワーダウン信号ＰＤを入力する。パワーダウン信号ＰＤ
は、ハイレベルによってパワーダウンを指示する。タイ
ミングクロック信号ＱＣＬＫｂは図２に例示されるよう
に半導体装置の動作サイクル毎に一定期間ローレベルに
される、ワンショットパルスのようなクロック信号とさ
れる。ノアゲートＮＯＲ１の出力はＭＯＳトランジスタ
Ｑ６のゲートに供給され、また、インバータＩＶを介し
てＭＯＳトランジスタＱ５のゲートに供給され、これに
より、パワースイッチＭＯＳトランジスタＱ５，Ｑ６
は、パワーダウン信号ＰＤがローレベルであることを条
件に、タイミングクロック信号ＱＣＬＫｂのローレベル
期間にオン状態にされ、ハイレベル期間にオフ状態にさ
れる。また、ノアゲートＮＯＲ１とインバータＩＶの出
力はラッチ回路のクロックドインバータＣＩＶを活性／
非活性制御し、パワーダウン信号ＰＤがローレベルであ
ることを条件に、タイミングクロック信号ＱＣＬＫｂの
ローレベル期間にラッチ回路２を入力動作可能とし、ハ
イレベル期間にラッチ状態に制御する。このタイミング
は図２に例示されている通りである。図２においてクロ
ック信号ＣＬＫは前記クロック信号ＱＣＬＫｂを生成す
るための動作基準クロック信号である。

【００２１】前記パワーダウン信号ＰＤがハイレベルの
ときは、前記タイミングクロック信号ＱＣＬＫｂの状態
に拘わらず前記パワースイッチＭＯＳトランジスタＱ
５，Ｑ６はオフ状態に制御され、前記ラッチ回路２の出
力はローレベルに強制される。

【００２２】上記構成により、入力動作用のタイミング
クロック信号ＱＣＬＫｂの状態に応じて差動入力バッフ
ァ１を交互に活性、非活性に制御できるから、差動入力
バッファ１で消費される貫通電流を少なくすることがで
きる。

【００２３】また、差動入力バッファは高電位側及び低
電位側の双方の電源供給系にパワースイッチＭＯＳトラ
ンジスタＱ５，Ｑ６を有し、当該バッファの活性、非活
性化制御では、双方のパワースイッチＭＯＳトランジス
タＱ５，Ｑ６を並列的にスイッチ動作させるから、差動
入力バッファ１が非活性化されたとき当該バッファ１の
出力が不所望に反転したり変動したりする事態を最小限
に抑えることができる。したがって、ラッチ回路２のラ
ッチ動作に対して差動入力バッファ１の非活性化タイミ
ングを遅延させることを要しないから、ラッチ回路のラ
ッチタイミングと差動入力バッファの非活性化タイミン
グとの制御が簡単になり、しかも差動入力バッファの動
作期間を極力短くでき低消費電力化の観点からも優れて
いる。

【００２４】図３には本発明に係る半導体装置の別の例
が示される。同図には一つの差動入力バッファを中心と
した回路部分が代表的に示されいる。図３に示される半
導体装置は、単結晶シリコンのような１個の半導体基板
に、例えば公知のＣＭＯＳ集積回路製造技術によって形
成され、クロック信号に同期動作される。

【００２５】図３において、１は差動入力バッファ、２
はラッチ回路、３は制御回路を示す。前記差動入力バッ
ファ１は外部信号の入力インタフェース回路である。Ｉ
Ｎが外部入力信号を意味する。特に制限されないが、差
動入力バッファ１はＳＳＴＬインタフェース仕様を満足
するＳＳＴＬインタフェースバッファとされる。図３で
は入力保護回路等は図示を省略してある。

【００２６】図１との相違点は、差動入力バッファ１の
パワースイッチＭＯＳトランジスタが低電位側のＱ６だ
けにされたこと、差動入力バッファ１とラッチ回路２と
の間にｐチャンネル型ＭＯＳトランジスタＱ７とｎチャ
ンネル型ＭＯＳトランジスタＱ８とから構成されるＣＭ
ＯＳトランスファゲート４が設けられたこと、そして、
差動入力バッファ１の出力端子にｐチャンネル型のプリ
チャージＭＯＳトランジスタＱ９が設けられたことであ
る。制御回路３は、ノアゲートＮＯＲ１の出力によって
パワースイッチＭＯＳトランジスタＱ６をスイッチ制御
する。ＣＭＯＳトランスファゲート４は、ノアゲートＮ
ＯＲ１の出力ととインバータＩＶの出力によってスイッ
チ制御され、ラッチ回路２によるラッチタイミングに同
期して閉じられ、差動入力バッファ１を非活性化すると
きその出力を強制的にラッチ回路２の入力から分離させ
る。これにより、差動入力バッファ１の非活性化時にラ
ッチ回路２が誤ったデータをラッチする虞を確実に排除
することができる。また、プリチャージＭＯＳトランジ
スタＱ９はラッチ回路２によるラッチタイミング（差動
入力バッファの非活性期間）に差動入力バッファ１の出
力端子を電源電圧ＶＣＣに向けてプリチャージする。こ
れにより、差動入力バッファ１が活性化された時、その
差動増幅動作の高速性を保証することができる。

【００２７】尚、図３の構成は図１の構成に比べてトラ
ンジスタ数は若干増えている。パワーダウン信号ＰＤに
よるパワーダウン制御は図１と同様である。前記ＣＭＯ
Ｓトランスファゲート４はパワーダウン時はカットオフ
される。

【００２８】図４には本発明に係る半導体装置の一例で
あるＳＤＲＡＭのブロック図が示される。同図に示され
るＳＤＲＡＭ５は、特に制限されないが、公知の半導体
集積回路製造技術によって単結晶シリコンのような一つ
の半導体基板に形成される。

【００２９】前記図１乃至図３で説明した差動入力バッ
ファ１、ラッチ回路２及び制御回路３等を用いる入力回
路は、図４に示されるカラムアドレスバッファ２０、ロ
ウアドレスバッファ２１、制御信号入力バッファ２８及
びデータ入力バッファ１６に夫々適用されている。前記
タイミングクロック信号ＱＣＬＫｂ、パワーダウン信号
ＰＤはＳＤＲＡＭ５の動作に従ってコントローラ２５か
ら出力される。

【００３０】図４に示されるＳＤＲＡＭ５は、バンクＡ
を構成するメモリアレイ１０ＡとバンクＢを構成するメ
モリアレイ１０Ｂを備える。夫々のメモリアレイ１０
Ａ，１０Ｂは、マトリクス配置されたダイナミック型の
メモリセルＭＣを備え、図に従えば、同一列に配置され
たメモリセルＭＣの選択端子は列毎のワード線ＷＬに結
合され、同一行に配置されたメモリセルのデータ入出力
端子は行毎に相補データ線ＢＬ，ＢＬｂに結合される。
同図にはワード線と相補データ線は一部だけが代表的に
示されているが、実際にはマトリクス状に多数配置され
ている。

【００３１】上記メモリアレイ１０Ａのワード線ＷＬは
ロウデコーダ１１Ａによるロウアドレス信号のデコード
結果に従って選ばれた１本がワードドライバ１２Ａによ
って選択レベルに駆動される。

【００３２】メモリアレイ１０Ａの相補データ線はセン
スアンプ及びカラム選択回路１３Ａに結合される。セン
スアンプ及びカラム選択回路１３Ａにおけるセンスアン
プは、メモリセルＭＣからのデータ読出しによって夫々
の相補データ線に現れる微小電位差を検出して増幅する
増幅回路である。それにおけるカラムスイッチ回路は、
相補データ線を各別に選択して相補共通データ線１４に
導通させるためのスイッチ回路である。カラムスイッチ
回路はカラムデコーダ１５Ａによるカラムアドレス信号
のデコード結果に従って選択動作される。メモリアレイ
１０Ｂ側にも同様にロウデコーダ１１Ｂ、ワードドライ
バ１２Ｂ、センスアンプ及びカラム選択回路１３Ｂ、そ
してカラムデコーダ１５Ｂが設けられている。上記相補
共通データ線１４はデータ入力バッファ１６の出力端子
及びデータ出力バッファ１７の入力端子に接続される。
データ入力バッファ１６の入力端子及びデータ出力バッ
ファ１７の出力端子は１６ビットのデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ１５に接続される。

【００３３】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０とロウアドレスバッファ２１にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号は夫々のバッファが保持する。ロウアドレスバ
ッファ２１は、リフレッシュ動作モードではリフレッシ
ュカウンタ２２から出力されるリフレッシュアドレス信
号をロウアドレス信号として取り込む。カラムアドレス
バッファ２０の出力はカラムアドレスカウンタ２３のプ
リセットデータとして供給され、カラムアドレスカウン
タ２３は後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、カラムデコーダ１５Ａ，１５Ｂに向けて出
力する。

【００３４】コントローラ２５は、特に制限されない
が、外部制御信号として、クロック信号ＣＬＫ、クロッ
クイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ、
カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレス
ストローブ信号ＲＡＳｂ、及びライトイネーブル信号Ｗ
Ｅｂ、及びデータイネーブル信号ＤＱＫＬ，ＤＱＭＵが
入力される。更に、コントローラ２５には図示を省略す
る信号経路を介してアドレス入力端子Ａ０〜Ａ９から制
御データが供給される。コントローラ２５は、それら信
号のレベルや変化のタイミングなどに基づいてＳＤＲＡ
Ｍの動作モード及び上記回路ブロックの動作を制御する
ための内部タイミング信号を形成するもので、そのため
のコントロールロジック（図示せず）とモードレジスタ
２６を備える。

【００３５】クロック信号ＣＬＫはＳＤＲＡＭ５のマス
タクロックとされ、その他の外部入力信号は当該クロッ
ク信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。

【００３６】チップセレクト信号ＣＳｂはそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。

【００３７】ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通
常のＤＲＡＭにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。

【００３８】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。パワーダウンモードとする場合にはクロックイ
ネーブル信号ＣＫＥはローレベルとされる。

【００３９】前記データイネーブル信号ＤＱＭＬ，ＤＱ
ＭＵは、例えばリードモードにおいてデータ出力バッフ
ァ１７に対するアウトプットイネーブルの制御を行う。
その信号ＤＱＭＬ，ＤＱＭＵがハイレベルのとき、デー
タ出力バッファ１７は端子Ｉ／Ｏ０〜Ｉ／Ｏ15の全てを
高出力インピーダンス状態にする。

【００４０】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。

【００４１】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がローレ
ベルの時はメモリバンクＡが選択され、ハイレベルの時
はメモリバンクＢが選択される。メモリバンクの選択制
御は、特に制限されないが、選択メモリバンク側のロウ
デコーダのみの活性化、非選択メモリバンク側のカラム
スイッチ回路の全非選択、選択メモリバンク側のみのデ
ータ入力バッファ１６及びデータ出力バッファ１７への
接続などの処理によって行うことができる。

【００４２】プリチャージコマンドサイクルにおけるＡ
８の入力は相補データ線などに対するプリチャージ動作
の態様を指示し、そのハイレベルはプリチャージの対象
が双方のメモリバンクであることを指示し、そのローレ
ベルは、Ａ９で指示されている一方のメモリバンクがプ
リチャージ対象であることを指示する。

【００４３】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（後述のカラムアドレス・リードコマンド、カ
ラムアドレス・ライトコマンド）サイクルにおけるＡ０
〜Ａ７のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００４４】次に、ＳＤＲＡＭ５のコマンドを簡単に説
明する。〔１〕モードレジスタセットコマンドは、上記
モードレジスタ２６をセットするためのコマンドであ
る。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，Ｗ
Ｅｂ＝ローレベルによって当該コマンドが指定され、セ
ットすべきデータ（レジスタセットデータ）はＡ０〜Ａ
９を介して与えられる（Ａ０〜Ａ９がコントローラ２１
２へ伝達される経路は図示を省略してある）。レジスタ
セットデータは、特に制限されないが、バーストレング
ス、ＣＡＳレイテンシー、ライトモードなどとされる。
〔２〕ロウアドレスストローブ・バンクアクティブコマ
ンは、ロウアドレスストローブの指示とＡ９によるメモ
リバンクの選択を有効にするコマンドであり、ＣＳｂ，
ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ８に供給されるア
ドレスがロウアドレス信号として取り込まれ、Ａ９に供
給される信号がメモリバンクの選択信号として取り込ま
れる。取り込動作は上述のようにクロック信号ＣＬＫの
立ち上がりエッジに同期して行われる。〔３〕カラムア
ドレス・リードコマンは、バーストリード動作を開始す
るために必要なコマンドであると共に、カラムアドレス
ストローブの指示を与えるコマンドであり、ＣＳｂ，Ｃ
ＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ７に供給されるア
ドレスがカラムアドレス信号として取り込まれる。これ
によって取り込まれたカラムアドレス信号はバーストス
タートアドレスとしてカラムアドレスカウンタ２３に供
給される。これによって指示されたバーストリード動作
においては、その前にロウアドレスストローブ・バンク
アクティブコマンドサイクルでメモリバンクとそれにお
けるワード線の選択が行われており、当該選択ワード線
のメモリセルが、クロック信号ＣＬＫに同期してカラム
アドレスカウンタ２３から出力されるアドレス信号に従
って順次選択されて、データが連続的に読出される。連
続的に読出されるデータ数は上記バーストレングスによ
って指定された個数とされる。また、データ出力バッフ
ァ１７からのデータ読出し開始は上記ＣＡＳレイテンシ
ーで規定されるクロック信号ＣＬＫのサイクル数を待っ
て行われる。その他に、カラムアドレス・ライトコマン
ド、プリチャージコマンド、オートリフレッシュコマン
ド等があるが、ここではその説明を省略する。

【００４５】図５にはＳＤＲＡＭ５を用いたデータ処理
システムの一例であるコンピュータシステムのブロック
図が示される。このコンピュータシステムは、プロセッ
サボード１１０と周辺回路によって構成される。プロセ
ッサボード１１０は、マイクロプロセッサ１１１を中心
に、当該マイクロプロセッサ１１１が結合されたプロセ
ッサバス１１２に、代表的に示されたメモリコントロー
ラ１１３及びＰＣＩ（Peripheral Component Interconn
ect）バスコントローラ１１４が結合される。メモリコ
ントローラ１１４には、マイクロプロセッサ１１１のワ
ーク領域若しくは一次記憶領域とされるメインメモリと
してのＳＤＲＡＭ５が結合されている。ＰＣＩバスコン
トローラ１１４は低速の周辺回路をＰＣＩバス１１６を
介してプロセッサバス１１２にインタフェースするブリ
ッジ回路として機能される。ＰＣＩバス１１６には、特
に制限されないが、ディスプレイコントローラ１１７、
ＩＤＥ（Integrated Device Electronics）インタフェ
ースコントローラ１１８、ＳＣＳＩ（Small Computer S
ystem Interface）インタフェースコントローラ１１９
及びその他のインタフェースコントローラ１２０が結合
されている。前記ディスプレイコントローラ１１７には
フレームバッファメモリ１２１が接続されている。

【００４６】周辺回路として、前記ディスプレイコント
ローラ１１７に結合されたディスプレイ１２２、ＩＤＥ
インタフェースコントローラ１１８に結合されたハード
ディスクドライブ（ＨＤＤ）１２３、ＳＣＳＩインタフ
ェースコントローラ１１９に結合されたイメージスキャ
ナ１２４、そして、前記その他のインタフェースコント
ローラ１２０に結合されたキーボード１２５、マウス１
２６、及びモデム１２７等が設けられている。

【００４７】図５のプロセッサボード１００によれば、
上記より低消費電力化されたＳＤＲＡＭ５を用いるか
ら、プロセッサボード１００全体として電力消費量を低
減することができる。

【００４８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４９】例えば、差動入力アンプの構成は図１及び
図３に限定されず適宜変更可能である。また、本発明に
係る半導体装置はＳＤＲＡＭに限定されず、ＳＳＲＡＭ
（シンクロナス・スタティック・ランダム・アクセス・
メモリ）等の他の記憶形式のメモリ、更にはＳＤＲＡＭ
などのメモリをオンチップしたマイクロプロセッサ若し
くはマイクロコンピュータなどのデータ処理用の半導体
装置など、種々の半導体装置に広く適用することができ
る。

【００５０】本発明は、外部とのインタフェース回路に
差動入力バッファを有する条件の半導体装置に適用する
ことができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、入力動作用の同期クロック信号
の状態に応じて差動入力バッファを交互に活性／非活性
に制御し、それに同期してラッチ回路を入力可能／ラッ
チ状態に制御するから、これによって、外部信号の入力
インタフェース用の差動入力バッファで常時貫通電流が
流れることを阻止でき、半導体装置の低消費電力に寄与
できる。

【００５３】差動入力バッファの高電位側及び低電位側
の双方の電源供給系にパワースイッチを設け、双方のパ
ワースイッチを並列的にスイッチ動作させて当該バッフ
ァの活性／非活性を制御するから、差動入力バッファが
非活性化されたとき当該バッファの出力が不所望に反転
したり大きく変動したりするのを抑制でき、これによっ
て、ラッチ回路のラッチ動作に対して差動入力バッファ
の非活性化タイミングを遅延させることを要せず、ラッ
チ回路のラッチタイミングと差動入力バッファの非活性
化タイミングとの制御を簡単できる。

【００５４】差動入力バッファとラッチ回路との間にト
ランスファゲートを配置し、ラッチタイミングに同期し
てトランスファゲートを閉じ、差動入力バッファを非活
性化するときその出力を強制的にラッチ回路の入力から
分離させることにより、差動入力バッファの非活性化時
にラッチ回路が誤ったデータをラッチする虞を確実に排
除することができる。

【００５５】そのような半導体装置を用いたデータ処理
システムは、システム全体として電力消費量を低減する
ことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の入力バッファを主体
として例示した回路図である。

【図２】差動入力バッファを用いた入力動作波形の一例
を示すタイミングチャートである。

【図３】本発明に係る半導体装置の入力バッファを主体
とした別の例を示す回路図である。

【図４】本発明に係る半導体装置の一例であるＳＤＲＡ
Ｍのブロック図である。

【図５】ＳＤＲＡＭを用いたプロセッサボードの一例を
示すブロック図である。

【符号の説明】

１差動入力バッファ（ＳＳＴＬインタフェースバッフ
ァ）２ラッチ回路３制御回路ＱＣＫＬｂタイミングクロック信号ＰＤパワーダウン信号ＩＮ外部入力信号Ｑ５，Ｑ６パワースイッチＭＯＳトランジスタＶｒｅｆ参照電位４トランスファゲート５ＳＤＲＡＭＱ９プリチャージＭＯＳトランジスタ１０Ａ，１０Ｂメモリアレイ１３Ａ，１３Ｂセンスアンプ及びカラム選択回路１６データ入力バッファ２０カラムアドレスバッファ２１ロウアドレスバッファ２５コントローラ２８制御信号入力バッファ１１１マイクロプロセッサ１１３メモリコントローラ

フロントページの続き (72)発明者森田貞幸東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者厨子弘文東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者宮瀬崇徳東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者園田崇宏東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者川内野晴子東京都国分寺市東恋ヶ窪三丁目１番地１日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者永井清東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】外部信号の入力インタフェース回路であ
る差動入力バッファと前記差動入力バッファの出力に入
力が接続されたラッチ回路とを有する、クロック同期型
の半導体装置であって、前記差動入力バッファは、一方の差動入力を参照電位と
し他方の差動入力を外部信号とする差動入力アンプと、
前記差動入力アンプに高電位側電源を供給する第１のパ
ワースイッチトランジスタと、前記差動入力アンプに低
電位側電源を供給する第２のパワースイッチトランジス
タとを含み、入力動作用の同期クロック信号の第１の状態に同期して
前記第１及び第２のパワースイッチトランジスタをオン
状態に制御して差動入力バッファを活性化すると共に前
記ラッチ回路を入力動作可能とし、入力動作用の同期ク
ロック信号の第２の状態に同期して前記第１及び第２の
パワースイッチトランジスタをオフ状態に制御して差動
入力バッファを非活性化すると共に前記ラッチ回路をデ
ータラッチ状態に制御する制御回路を有して成るもので
あることを特徴とする半導体装置。
【請求項２】前記制御回路は、パワーダウン信号を入
力し、パワーダウン信号の第１の状態に呼応して前記ク
ロック信号の状態に拘わらず前記第１及び第２のパワー
スイッチトランジスタをオフ状態に制御すると共に前記
ラッチ回路の出力を所定の論理値に強制し、パワーダウ
ン信号の第２の状態に呼応して前記前記クロック信号の
状態に従った制御を行なうものであることを特徴とする
請求項１記載の半導体装置。
【請求項３】外部信号の入力インタフェース回路であ
る差動入力バッファと前記差動入力バッファの出力に入
力が接続されたラッチ回路とを有する、クロック同期型
の半導体装置であって、前記差動入力バッファは、一方の差動入力を参照電位と
し他方の差動入力を外部信号とする差動入力アンプと、
前記差動入力アンプに電源を供給するパワースイッチト
ランジスタとを含み、前記ラッチ回路の入力端子と前記差動入力バッファの出
力端子との間に配置されたトランスファゲートと、入力動作用の同期クロック信号の第１の状態に同期して
前記パワースイッチトランジスタをオン状態に制御して
差動入力バッファを活性化すると共に前記トランスファ
ゲートをオン状態とし前記ラッチ回路を入力動作可能と
し、入力動作用の同期クロック信号の第２の状態に同期
して前記パワースイッチトランジスタをオフ状態に制御
して差動入力バッファを非活性化すると共に前記トラン
スファゲートをオフ状態とし前記ラッチ回路をデータラ
ッチ状態に制御する制御回路と、を有して成るものであ
ることを特徴とする半導体装置。
【請求項４】前記制御回路は、パワーダウン信号を入
力し、パワーダウン信号の第１の状態に呼応して前記ク
ロック信号の状態に拘わらず前記パワースイッチトラン
ジスタ及びトランスファゲートをオフ状態に制御すると
共に前記ラッチ回路の出力を所定の論理値に強制し、パ
ワーダウン信号の第２の状態に呼応して前記前記クロッ
ク信号の状態に従った制御を行なうものであることを特
徴とする請求項３記載の半導体装置。
【請求項５】前記差動入力バッファの出力端子と前記
トランスファゲートとの間を前記クロック信号の第２の
状態に同期してプリチャージするプリチャージトランジ
スタを更に含んで成るものであることを特徴とする請求
項４記載の半導体装置。
【請求項６】夫々前記差動入力バッファを有するアド
レス入力バッファ、データ入力バッファ、制御信号入力
バッファを有し、チップ選択信号によってチップ選択さ
れた状態で外部からコマンドを入力し、入力したコマン
ドを解読して、メモリセルに対するメモリ動作を行なう
ものであることを特徴とする請求項１乃至５の何れか１
項記載の半導体装置。
【請求項７】請求項６記載の半導体装置と、前記半導
体装置にコマンドを供給するアクセス制御回路とを実装
基板に搭載して成るものであることを特徴とするデータ
処理システム。