JPH1097790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】センスイネーブル信号の変化を検出して内部回
路の制御を行うことにより、動作を高速化することがで
き、低消費電力化することができる半導体記憶装置を提
供すること。 【解決手段】クロック信号に同期して内部回路を動作状
態とし、センスアンプを制御するセンスイネーブル信号
の変化を検出して内部回路を非動作状態とする内部制御
回路を有することにより、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであって、さらに詳しくは、クロック信号に
同期して動作する同期型メモリの動作の高速化および低
消費電力化に関するものである。

【０００２】

【従来の技術】同期型メモリにおいては、例えば図７の
タイミングチャートに示されるように、通常、デューテ
ィ比５０％のクロック信号が使用されており、このクロ
ック信号のハイレベル期間は、例えばワード線やセンス
アンプがオン状態とされて、読み出しおよび書き込み等
が行われるメモリ動作状態の期間とされ、逆に、クロッ
ク信号のローレベル期間は、ビット線およびビットバー
線のプリチャージおよびイコライズ等が行われるメモリ
非動作状態の期間とされている。

【０００３】しかしながら、読み出しおよび書き込み等
のアクセスタイムは、一般的に、ビット線およびビット
バー線等のプリチャージタイムよりも大きいため、アク
セスタイムに応じてデューティ比５０％のクロック信号
を用いていると、メモリ非動作状態の期間として余分
（無駄）な時間を取ることになって、動作の高速化を図
ることができない、換言すれば、デューティ比５０％の
クロック信号を使っていては動作を高速化することがで
きないという問題点があった。

【０００４】また、読み出し動作時に、負荷回路によっ
てビット線およびビットバー線をプリチャージしたま
ま、メモリセルの情報の読み出しを行う同期型メモリに
おいては、読み出し動作のためにワード線がアクティブ
状態とされ、メモリセルとビット線およびビットバー線
とが電気的に接続されている間、負荷回路に接続された
電源から、メモリセルに接続されたグランドに向かって
直流電流が流れてしまうため、消費電流が増大してしま
うという問題点もあった。

【０００５】同様に、例えばカレントミラー型センスア
ンプ等のセンスアンプにおいては、センスイネーブル信
号がオン状態となり、センスアンプがアクティブ状態に
なると、入力されるビット線およびビットバー線間の微
小電圧差を検出するときに、ビット線およびビットバー
線の電圧レベルに応じて、センスイネーブル信号がオン
状態とされている間、常に電源からグランドに向かって
直流電流が流れてしまい、消費電流が増大するという問
題点があった。

【０００６】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、センスイネーブ
ル信号の変化を検出して内部回路の制御を行うことによ
り、動作を高速化することができ、低消費電力化するこ
とができる半導体記憶装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のワード行および複数のビット列か
らなるメモリセルを有するメモリセル回路と、前記メモ
リセル回路の出力を増幅出力するセンスアンプとを備
え、クロック信号に同期して動作する半導体記憶装置で
あって、前記クロック信号に同期して内部回路を動作状
態とし、前記センスアンプを制御するセンスイネーブル
信号の変化を検出して内部回路を非動作状態とする内部
制御回路を有することを特徴とする半導体記憶装置を提
供するものである。

【０００８】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。

【０００９】図１および図２は、それぞれ本発明の半導
体記憶装置となる同期型メモリの一実施例のブロック図
およびその内部構成回路図である。これらの図に示され
る同期型メモリ１０は、本発明を適用する、例えばＤＲ
ＡＭ，ＳＲＡＭ等の揮発性メモリの回路構成の一例を示
すものであって、図示例においては、メモリセル回路１
２、アドレスデコーダ１４、入出力回路１６および制御
回路１８等を有して構成されている。

【００１０】図示例の同期型メモリ１０において、ま
ず、メモリセル回路１２は、図中上下方向に複数のワー
ド行、図中左右方向に複数のビット列からなるメモリセ
ルアレイを有するものである。ここで、メモリセル回路
１２は、図示例においては、メモリセル回路１２の１ビ
ット列分だけしか示していないが、各ビット列毎に、プ
リチャージ回路２０、複数のワード行からなるメモリセ
ル２２、イコライザ２４等を有している。

【００１１】メモリセル回路１２において、まず、プリ
チャージ回路２０は、基本的に、メモリセル回路１２に
書き込み動作も読み出し動作も行われないメモリ非動作
状態の期間に、ビット線ＢＬおよびビットバー線ＢＬｎ
をともに電源電位にプリチャージし、かつ、同電位にイ
コライズするためのものであって、図示例においては、
３つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）３４ａ，３４ｂ，３４ｃにより構成されている。

【００１２】ここで、ＮＭＯＳ３４ａ，３４ｂのドレイ
ンはともに電源に接続され、そのソースは、それぞれビ
ット線ＢＬおよびビットバー線ＢＬｎに接続されてい
る。また、ＮＭＯＳ３４ｃの入出力端子（ソースまたは
ドレイン）は、それぞれビット線ＢＬおよびビットバー
線ＢＬｎに接続され、ＮＭＯＳ３４ａ，３４ｂ，３４ｃ
のゲートは、ともにビット線ＢＬおよびビットバー線Ｂ
Ｌｎのプリチャージを制御するプリチャージ線ＬＤに接
続されている。

【００１３】メモリセル２２は１ビットの情報を保持す
るものであって、メモリセル２２には、メモリセル２２
への書き込みおよび読み出しを制御するワード線ＷＬが
入力され、そのデータ入出力端子は、それぞれビット線
ＢＬおよびビットバー線ＢＬｎに接続されている。

【００１４】ここで、図３に、上記メモリセルの一実施
例の構成回路図を示す。図示例のメモリセル２２は、Ｓ
ＲＡＭメモリセルの一例であって、Ｐ型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）３６ａ，３６ｂと、ＮＭ
ＯＳ３８ａ，３８ｂ，４０ａ，４０ｂとを有している。
ＰＭＯＳ３６ａおよびＮＭＯＳ３８ａ，ＰＭＯＳ３６ｂ
およびＮＭＯＳ３８ｂは、ともにＣＭＯＳインバータ４
２ａ，４２ｂを構成し、その入出力端子は互いにクロス
カップル接続されている。

【００１５】即ち、ＰＭＯＳ３６ａ，３６ｂのソースは
ともに電源に接続され、ＮＭＯＳ３８ａ，３８ｂのソー
スはともにグランドに接続されている。また、ＰＭＯＳ
３６ａおよびＮＭＯＳ３８ａのゲートは短絡され、その
ドレインも短絡され、それぞれインバータ４２ａの入力
端子および出力端子とされている。同様に、ＰＭＯＳ３
６ｂおよびＮＭＯＳ３８ｂのゲートは短絡され、そのド
レインも短絡され、それぞれインバータ４２ｂの入力端
子および出力端子とされている。

【００１６】そして、インバータ４２ａの出力端子は、
インバータ４２ｂの入力端子およびＮＭＯＳ４０ａの一
方の入出力端子に接続され、同様に、インバータ４２ｂ
の出力端子は、インバータ４２ａの入力端子およびＮＭ
ＯＳ４０ｂの一方の入出力端子に接続されている。ま
た、ＮＭＯＳ４０ａ，４０ｂの他方の入出力端子は、そ
れぞれビット線ＢＬおよびビットバー線ＢＬｎに接続さ
れ、そのゲートは、ともにワード線ＷＬに接続されてい
る。

【００１７】メモリセル２２は、例えばこのような構成
を有するものであるが、メモリセル２２としては、ＳＲ
ＡＭメモリセル、ＤＲＡＭメモリセル、各種のＲＯＭメ
モリセルのいずれであってもよいことは当然のことであ
る。

【００１８】イコライザ２４は、例えば書き込み動作後
のように、ビット線ＢＬおよびビットバー線ＢＬｎの電
位差が大きくなったときに、メモリ非動作状態の期間に
おいて、ビット線ＢＬおよびビットバー線ＢＬｎを急速
に同電位にイコライズするものであって、図示例ではＮ
ＭＯＳが用いられており、その入出力端子は、それぞれ
ビット線ＢＬおよびビットバー線ＢＬｎに接続され、そ
のゲートには、イコライズ線ＥＱが入力されている。

【００１９】次に、アドレスデコーダ１４は、アドレス
信号をデコードし、これに対応するワード行を指定する
ワード信号を生成するためのものであって、アドレスデ
ータラッチ５８、ＮＡＮＤゲート６０およびインバータ
６２等を有している。

【００２０】ここで、アドレスデータラッチ５８のデー
タ入力端子Ｄおよび反転イネーブル端子Ｇには、それぞ
れアドレス線ＡＤＤＲおよびラッチイネーブル線ＬＥが
入力され、その出力ＱはＮＡＮＤゲート６０の一方の入
力端子に入力されている。ＮＡＮＤゲート６０の他方の
入力端子にはワードイネーブル線ＷＥが入力され、その
出力はインバータ６２に入力され、インバータ６２の出
力はワード線ＷＬに出力されている。

【００２１】次に、入出力回路１６は、センスアンプ２
６、ライトドライバ２８、入力データラッチ４８ａおよ
び出力データラッチ４８ｂ等を有している。

【００２２】入出力回路１６において、まず、センスア
ンプ２６は、ビット線ＢＬおよびビットバー線ＢＬｎ間
に発生する微小差電圧を検出し、その微小差電圧を増幅
出力するものであって、センスアンプ２６には、センス
アンプ２６の動作を制御するセンスイネーブル線ＳＥが
入力され、そのデータ入出力端子は、それぞれビット線
ＢＬおよびビットバー線ＢＬｎに接続され、センスアン
プ２６の出力はセンスアンプ出力線ＳＯに出力されてい
る。

【００２３】なお、センスアンプ２６の構造に特に限定
はなく、例えばラッチ型センスアンプ、カレントミラー
型センスアンプ等、従来公知のいずれのセンスアンプも
適用可能である。

【００２４】ライトドライバ２８は、書き込み動作時
に、ビット線ＢＬおよびビットバー線ＢＬｎに、それぞ
れ書き込みデータおよびその反転データをドライブする
ものであって、図示例においては、指定されたカラムだ
けを選択的にドライブするカラムセレクタであるＮＭＯ
Ｓ４４ａ，４４ｂおよび駆動素子であるインバータ４６
ａ，４６ｂ，４６ｃにより構成されている。

【００２５】ここで、インバータ４６ａ，４６ｃには、
入力データラッチ４８ａの出力Ｑが入力され、インバー
タ４６ａの出力はインバータ４６ｂに入力され、インバ
ータ４６ｂ，４６ｃの出力は、それぞれＮＭＯＳ４４
ａ，４４ｂのソースに接続されている。また、ＮＭＯＳ
４４ａ，４４ｂのドレインは、それぞれビット線ＢＬお
よびビットバー線ＢＬｎに接続され、そのゲートには、
ともにカラムセレクト線ＷＲが入力されている。

【００２６】入力データラッチ４８ａおよび出力データ
ラッチ４８ｂは、それぞれ同期型メモリ１０への書き込
みデータおよび同期型メモリ１０からの読み出しデータ
を一時的に保持しておくためのものである。

【００２７】ここで、入力データラッチ４８ａのデータ
入力端子Ｄおよび反転イネーブル端子Ｇには、それぞれ
入力データ線ＤＩおよびラッチイネーブル線ＬＥが入力
され、その出力Ｑはライトドライバ２８に出力されてい
る。同様に、出力データラッチ４８ｂのデータ入力端子
Ｄおよびイネーブル端子Ｇには、それぞれセンスアンプ
出力線ＳＯおよびラッチイネーブル線ＬＥが入力され、
その出力Ｑは出力データ線ＤＯに出力されている。

【００２８】次に、制御回路１８は、同期型メモリ１０
の内部回路を制御する各種の制御信号を発生するもので
あって、ビット線ＢＬおよびビットバー線ＢＬｎのプリ
チャージおよびイコライズを制御するプリチャージ制御
回路７４、ビット線ＢＬおよびビットバー線ＢＬｎのイ
コライズを制御するイコライズ制御回路５２、ビット列
（カラム）への書き込みを制御する書き込み制御回路５
４および内部回路の動作を制御する内部制御回路５６等
を有している。

【００２９】制御回路１８において、まず、プリチャー
ジ制御回路７４は、インバータ７６を有しており、イン
バータ７６にはプリチャージイネーブル線ＬＤＮが入力
され、その出力はプリチャージ線ＬＤに出力されてい
る。イコライズ制御回路５２は、インバータ６４を有し
ており、インバータ６４にはイコライズイネーブル線Ｅ
ＱＮが入力され、その出力はイコライズ線ＥＱに出力さ
れている。

【００３０】書き込み制御回路５４は、ＮＡＮＤゲート
６６およびインバータ６８を有している。ＮＡＮＤゲー
ト６６には、それぞれライト制御線ＷＲＥおよびライト
イネーブル線ＷＲＮが入力され、その出力はインバータ
６８に入力され、インバータ６８の出力はカラムセレク
ト線ＷＲに出力されている。

【００３１】内部制御回路５６は、同期型メモリ１０の
内部回路を制御する各種の制御信号を生成するものであ
って、図示例においては、ＳＲラッチ７０、バッファ７
２およびＡＮＤゲート７３を有している。

【００３２】ここで、ＳＲラッチ７０のセット端子Ｓお
よびリセット端子Ｒには、それぞれクロック線ＣＬＫお
よびセンスイネーブル線ＳＥが入力され、その出力Ｑ
は、それぞれのバッファ７２を介して、それぞれワード
イネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャ
ージイネーブル線ＬＤＮ、イコライズイネーブル線ＥＱ
Ｎおよびライトイネーブル線ＷＲＮに出力されている。
また、ＡＮＤゲート７３には、ＳＲラッチ７０の出力Ｑ
およびワードイネーブル線ＷＥが入力され、その出力は
センスイネーブル線ＳＥに出力されている。

【００３３】図１のブロック図に示されるように、同期
型メモリ１０においては、メモリセル回路１２を構成す
るメモリセル２２のワード行およびビット列が増加する
につれて、それぞれ図中上方向および右方向にワードイ
ネーブル線ＷＥおよびセンスイネーブル線ＳＥの配線が
延長されるため、これらのワードイネーブル線ＷＥおよ
びセンスイネーブル線ＳＥの配線の寄生容量が増大し、
この寄生容量に応じて内部回路の動作タイミングも変化
する。

【００３４】しかしながら、本発明の半導体記憶装置に
おいては、図２の一例の同期型メモリ１０に示されるよ
うに、内部回路を制御する各種の制御信号がクロック信
号に同期して動作状態とされ、ワードイネーブル線ＷＥ
の寄生容量に応じて、即ち、同期型メモリ１０のワード
行数に応じて、その変化タイミングが自動的に調整さ
れ、さらに、センスイネーブル線ＳＥの寄生容量、即
ち、同期型メモリ１０のビット列数に応じて、その変化
タイミングが自動的に調整される。

【００３５】また、ワードイネーブル線ＷＥの変化タイ
ミングをセンスイネーブル線ＳＥにフィードバックして
いるため、センスイネーブル線ＳＥの変化タイミング
は、同期型メモリ１０のビット列数だけでなく、ワード
行数にも応じて自動的に調整され、さらに、センスイネ
ーブル線ＳＥの変化タイミングをＳＲラッチ７０にフィ
ードバックしているため、内部回路は、センスイネーブ
ル線ＳＥの変化タイミングに応じて自動的に非動作状態
とされる。

【００３６】このように、本発明の半導体記憶装置にお
いては、その内部回路を制御する各種の制御信号が、メ
モリサイズに応じて、その変化タイミングを自動的に調
整されるため、様々なメモリサイズの半導体記憶装置に
対応することができる。また、各種の制御信号は、クロ
ック信号に応じて動作状態とされ、メモリリードやメモ
リライト等の所望の動作終了後、すぐに非動作状態とさ
れるため、半導体記憶装置を高速化かつ低消費電力化す
ることができる。

【００３７】なお、図示例においては、ＳＲラッチを用
いているが、ＳＲラッチに限定されるものではなく、各
種のラッチや、例えばＪＫフリップフロップ等の各種の
フリップフロップを用いてもよいことはいうまでもない
ことである。また、図示例のＳＲラッチ７０は、入力端
子Ｓ，Ｒに入力されるハイレベルのパルスによって制御
されるものであるが、例えばローレベルのパルスで制御
してもよいし、例えば立ち上がりまたは立ち下がりのエ
ッジで制御するようにしてもよい。

【００３８】ここで、図４（ａ）および（ｂ）に、ＳＲ
ラッチおよびその動作タイミングチャートの一例を示
す。図示例のＳＲラッチ７０は、ＮＯＲゲート７８ａ，
７８ｂおよびインバータ８０を有し、ＮＯＲゲート７８
ａ，７８ｂは、その一方の入力端子と他方のＮＯＲゲー
トの出力端子とが互いにクロスカップル接続され、他方
の入力端子には、それぞれセンスイネーブル線ＳＥおよ
びクロック線ＣＬＫが入力されている。また、ＮＯＲゲ
ート７８ｂの出力はインバータ８０を介して出力Ｑとさ
れている。

【００３９】図示例のラッチ７０は、その出力Ｑが、入
力端子Ｓ，Ｒに入力されるハイレベルのパルスによって
制御されるものである。例えば、このＳＲラッチ７０に
おいて、クロック信号の周波数が低く、その周期が長い
場合、図４（ｂ）のタイミングチャートに示されるよう
に、クロック線ＣＬＫとセンスイネーブル線ＳＥとが同
時にハイレベルとなり、センスイネーブル線ＳＥがハイ
レベルになったとしても、クロック線ＣＬＫがハイレベ
ルであるために、ＳＲラッチ７０の出力Ｑをローレベル
にリセットできない。

【００４０】この場合、例えば図５に示されるように、
クロック信号の立ち上がりを検出して、所定幅のクロッ
クパルスを生成するクロックパルス回路を用いる必要が
ある。図示例のクロックパルス回路８２は、奇数個の直
列接続されたインバータ８４およびＡＮＤゲート８６を
有している。直列接続されたインバータ８４にはクロッ
ク線ＣＬＫが入力され、ＡＮＤゲート８６には、クロッ
ク線ＣＬＫおよび直列接続されたインバータ８４の出力
が入力され、ＡＮＤゲート８６の出力は、クロックパル
ス線ｃｌｋに出力されている。

【００４１】クロック線ＣＬＫをＳＲラッチ７０に直接
入力する代わりに、クロックパルス回路により生成され
るクロックパルス線ｃｌｋをＳＲラッチ７０に入力する
ことによって、クロック線ＣＬＫとセンスイネーブル線
ＳＥとが同時にハイレベルとなり、その動作が不安定に
なるのを避けることができる。なお、クロック信号の周
期が短く、クロック線ＣＬＫとセンスイネーブル線ＳＥ
とが同時にハイレベルにならない場合には、必ずしもク
ロックパルス回路が必要でないことは言うまでもないこ
とである。

【００４２】本発明の半導体記憶装置の一実施例となる
同期型メモリ１０は、基本的に以上のように構成され
る。なお、図示例においては、同期型のＳＲＡＭメモリ
セルを用いる揮発性メモリを例に挙げてその構成を説明
したが、本発明はこれに限定されず、例えば上記実施例
以外のＳＲＡＭ，ＤＲＡＭ等の揮発性メモリや、各種の
ＲＯＭ等の不揮発性メモリにも適用可能なことはいうま
でもないことである。

【００４３】次に、図６に示されるタイミングチャート
を参照しながら、上記同期型メモリ１０の動作について
説明する。

【００４４】同期型メモリ１０において、まず、メモリ
非動作状態の期間は、センスイネーブル線ＳＥ、ワード
イネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリチャ
ージイネーブル線ＬＤＮ、イコライズイネーブル線ＥＱ
Ｎおよびライトイネーブル線ＷＲＮはともにローレベル
であり、プリチャージ線ＬＤおよびイコライズ線ＥＱは
ともにハイレベルである。

【００４５】従って、センスアンプ２６は非動作状態で
あって、センスアンプ出力線ＳＯはローレベルである。
また、ワード線ＷＬはローレベルであって、全てのメモ
リセル２２は非動作状態である。ビット線ＢＬおよびビ
ットバー線ＢＬｎは電源電位にプリチャージされ、同電
位にイコライズされている。

【００４６】また、入力データラッチ４８ａおよびアド
レスデータラッチ５８はともにスルー（通過）状態であ
って、データ出力端子Ｑからは、それぞれアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力されてい
る。一方、出力データラッチ４８ｂはラッチ（保持）状
態であって、ラッチイネーブル信号ＬＥがローレベルに
変化する直前のセンスアンプ２６の出力がデータ出力端
子Ｑから出力されている。カラムセレクト線ＷＲはロー
レベルであって、ライトドライバ２８の出力は、ビット
線ＢＬおよびビットバー線ＢＬｎから電気的に切り離さ
れている。

【００４７】次に、データの読み出し動作時において
は、まず、読み出すワード行に対応するアドレス信号が
アドレス線ＡＤＤＲに入力される。次いで、クロック線
ＣＬＫがローレベルからハイレベルに変化すると、ＳＲ
ラッチ７０がセットされてハイレベルとなり、まず、ワ
ードイネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリ
チャージイネーブル線ＬＤＮ、イコライズイネーブル線
ＥＱＮおよびライトイネーブル線ＷＲＮがほぼ同時にハ
イレベルに変化する。

【００４８】このとき、入力データラッチ４８ａおよび
アドレスデータラッチ５８はともにラッチ状態となり、
データ出力端子Ｑからは、ラッチイネーブル信号ＬＥが
ハイレベルに変化する直前のアドレス線ＡＤＤＲおよび
入力データ線ＤＩのレベルが出力される。なお、読み出
し動作時には、ライト制御線ＷＲＥがローレベルとさ
れ、カラムセレクト線ＷＲがローレベルのままになって
いるため、ライトドライバ２８の出力は、ビット線ＢＬ
およびビットバー線ＢＬｎから電気的に切り離されてい
る。

【００４９】また、プリチャージ線ＬＤおよびイコライ
ズ線ＥＱはともにローレベルとなって、ビット線ＢＬお
よびビットバー線ＢＬｎのプリチャージおよびイコライ
ズが終了され、ワード線ＷＬがハイレベルとなって、ビ
ット線ＢＬとビットバー線ＢＬｎとの間に、メモリセル
２２の記憶情報に応じてそれぞれ微小差電圧が発生す
る。

【００５０】次いで、ワードイネーブル線ＷＥのハイレ
ベルに応じて、即ち、ワード線ＷＬがハイレベルとなっ
て、メモリセル２２の記憶情報が読み出されたタイミン
グに同期して、センスイネーブル線ＳＥがハイレベルに
変化し、ビット線ＢＬとビットバー線ＢＬｎとの間の微
小差電圧は、センスアンプ２６によって増幅され、セン
スアンプ出力線ＳＯに出力される。また、出力データラ
ッチ４８ｂはスルー状態となって、センスアンプ２６の
出力が出力データ線ＤＯに出力される。

【００５１】センスイネーブル線ＳＥのハイレベルに応
じて、即ち、センスアンプ２６によって、メモリセル２
２の記憶情報が増幅出力されたタイミングに同期して、
ＳＲラッチ７０がリセットされてローレベルとなり、セ
ンスイネーブル線ＳＥ、ワードイネーブル線ＷＥ、ラッ
チイネーブル線ＬＥ、プリチャージイネーブル線ＬＤ
Ｎ、イコライズイネーブル線ＥＱＮおよびライトイネー
ブル線ＷＲＮがほほ同時にローレベルに変化し、同期型
メモリ１０はメモリ非動作状態となる。

【００５２】次に、データの書き込み動作時において
は、まず、書き込まれるワード行に対応するアドレス信
号がアドレス線ＡＤＤＲに入力され、書き込みデータが
入力データ線ＤＩに入力される。次いで、クロック線Ｃ
ＬＫがローレベルからハイレベルに変化すると、ＳＲラ
ッチ７０がセットされてハイレベルとなり、まず、ワー
ドイネーブル線ＷＥ、ラッチイネーブル線ＬＥ、プリチ
ャージイネーブル線ＬＤＮ、イコライズイネーブル線Ｅ
ＱＮおよびライトイネーブル線ＷＲＮがほぼ同時にハイ
レベルに変化する。

【００５３】このとき、入力データラッチ４８ａおよび
アドレスデータラッチ５８はともにラッチ状態となり、
そのデータ出力端子Ｑからは、それぞれラッチイネーブ
ル信号ＬＥがハイレベルに変化する直前のアドレス線Ａ
ＤＤＲおよび入力データ線ＤＩのレベルが出力される。
プリチャージ線ＬＤおよびイコライズ線ＥＱはともにロ
ーレベルになって、ビット線ＢＬおよびビットバー線Ｂ
Ｌｎのプリチャージおよびイコライズが終了される。

【００５４】ここで、書き込み動作時には、指定された
ビット列のライト制御線ＷＲＥがハイレベルとされ、カ
ラムセレクト線ＷＲがハイレベルに変化する。このた
め、ビット線ＢＬおよびビットバー線ＢＬｎには、ライ
トドライバ２８によって、それぞれ入力データラッチ４
８ａの出力データおよびその反転データがドライブされ
る。また、ワード線ＷＬがハイレベルとなって、メモリ
セル２２に書き込みデータが書き込まれる。

【００５５】次いで、ワードイネーブル線ＷＥのハイレ
ベルに応じて、即ち、ワード線ＷＬがハイレベルとなっ
て、メモリセル２２に書き込みデータが書き込まれたタ
イミングに同期して、センスイネーブル線ＳＥがハイレ
ベルに変化し、ビット線ＢＬとビットバー線ＢＬｎとの
間の差電圧は、センスアンプ２６によって増幅され、セ
ンスアンプ出力線ＳＯに出力される。また、出力データ
ラッチ４８ｂはスルー状態となって、センスアンプ２６
の出力が出力データ線ＤＯに出力される。

【００５６】センスイネーブル線ＳＥのハイレベルに応
じて、即ち、センスアンプ２６によって、書き込みデー
タが増幅出力されたタイミングに同期して、ＳＲラッチ
７０がリセットされてローレベルとなり、センスイネー
ブル線ＳＥ、ワードイネーブル線ＷＥ、ラッチイネーブ
ル線ＬＥ、プリチャージイネーブル線ＬＤＮ、イコライ
ズイネーブル線ＥＱＮおよびライトイネーブル線ＷＲＮ
がほぼ同時にローレベルに変化して、同期型メモリ１０
はメモリ非動作状態に戻る。同期型メモリ１０は、基本
的に以上のように動作する。

【００５７】

【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置によれば、出力が確定すると即座にワード線
をオフしてイコライズ動作に入り、次のアクセスまで
（次にワード線がオンになるまで）充分にビット線およ
びビットバー線をイコライズすることができるため、動
作を高速化することができる。また、デューティ比に係
わらず、クロックの周波数を最適化することができ、読
み出し動作時に、負荷回路によってビット線およびビッ
トバー線をプリチャージしたまま、メモリセルの情報の
読み出しを行ったとしても、直流電流が流れる時間を最
短にすることができるため、消費電流を低減することが
できる。さらに、ワードイネーブル信号がワード行数に
応じた速度で動作し、かつ、センスアンプイネーブル信
号がワード行数およびビット列数に応じた速度で動作
し、内部回路の制御信号を生成して自分自身で非動作状
態となるため、様々なメモリサイズに対応することがで
きるという利点がある。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置の一実施例のブロッ
ク図である。

【図２】 本発明の半導体記憶装置の一実施例の内部構
成回路図である。

【図３】 メモリセルの一実施例の構成回路図である。

【図４】 （ａ）および（ｂ）は、それぞれＳＲラッチ
の一実施例の構成回路図およびその動作タイミングチャ
ートである。

【図５】 クロックパルス回路の一実施例の構成回路図
である。

【図６】 本発明の半導体記憶装置の動作を表す一実施
例のタイミングチャートである。

【図７】 同期型メモリの動作概念図である。

【符号の説明】

１０ 同期型メモリ １２ メモリセル回路 １４ アドレスデコーダ １６ 入出力回路 １８ 制御回路 ２０ プリチャージ回路 ２２ メモリセル ２４ イコライザ ２６ センスアンプ ２８ ライトドライバ ３４ａ，３４ｂ，３４ｃ，３８ａ，３８ｂ，４０ａ，４
０ｂ，４４ａ，４４ｂＮ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ３６ａ，３６ｂ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ） ４２ａ，４２ｂ，４６ａ，４６ｂ，４６ｃ，６２，６
４，６８，７６，８０，８４ インバータ ４８ａ 入力データラッチ ４８ｂ 出力データラッチ ５２ イコライズ制御回路 ５４ 書き込み制御回路 ５６ 内部制御回路 ５８ アドレスデータラッチ ６０，６６ ＮＡＮＤゲート ７０ ＳＲラッチ ７２ バッファ ７３，８６ ＡＮＤゲート ７４ プリチャージ制御回路 ７８ａ，７８ｂ ＮＯＲゲート ８２ クロックパルス回路 ＣＬＫ クロック線 ｃｌｋ クロックパルス線 ＡＤＤＲ アドレス線 ＤＩ 入力データ線 ＤＯ 出力データ線 ＢＬ ビット線 ＢＬｎ ビットバー線 ＬＤＮ プリチャージイネーブル線 ＬＤ プリチャージ線 ＬＥ ラッチイネーブル線 ＷＥ ワードイネーブル線 ＷＬ ワード線 ＥＱＮ イコライズイネーブル線 ＥＱ イコライズ線 ＳＥ センスイネーブル線 ＳＯ センスアンプ出力線 ＷＲＮ ライトイネーブル線 ＷＲＥ ライト制御線 ＷＲ カラムセレクト線

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のワード行および複数のビット列から
   なるメモリセルを有するメモリセル回路と、前記メモリ
   セル回路の出力を増幅出力するセンスアンプとを備え、
   クロック信号に同期して動作する半導体記憶装置であっ
   て、 前記クロック信号に同期して内部回路を動作状態とし、
   前記センスアンプを制御するセンスイネーブル信号の変
   化を検出して内部回路を非動作状態とする内部制御回路
   を有することを特徴とする半導体記憶装置。