JPH10261288A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 同期可能なクロック周波数帯域を拡大させ、
同期精度を向上させたシンクロナス・ミラー・ディレイ
回路を提供する。 【解決手段】 入力されたクロックを遅延させる入力段
回路と、それを通したパルス出力信号を順次伝播させる
基本遅延単位を構成する論理積ゲート回路からなるフォ
ワード・ディレイ・アレイＦＤＡと、入力段回路を通し
たパルスと各論理積ゲート回路の出力信号とを受け、そ
の出力をゲート制御信号とするミラー制御回路ＭＣＣ
と、それから対応する出力信号が供給され、ミラー制御
回路を通したパルスエッジをフォワード・ディレイ・ア
レイとは逆方向に伝播させる基本遅延単位を構成する論
理積ゲート回路からなるバックワード・ディレイ・アレ
イＢＤＡ及びドライバとを含む同期パルス発生回路にお
いて、入力段回路にデューティを小さくしたパルス発生
回路Ｐｗ、Ｎｌ、Ｇｌを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、クロック信号により同期して動作する半導
体集積回路装置、例えばシンクロナスダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）のクロック入力回
路に利用して有効な技術に関するものである。

【０００２】

【従来の技術】シンクロナス・ミラー・ディレイ回路
（ＳＭＤ）は、外部クロックと内部クロックとの同期を
とるための回路である。このようなシンクロナス・ミラ
ー・ディレイ回路については、アイ・エス・エス・シー
・シー ダイジェスト オブ テクニカル ペーバーズ
（ISSCC DIGIST OF TECHNICAL PAPERS）誌１９９６年２
月１０日、第 374頁〜第 375頁がある。

【０００３】

【発明が解決しようとする課題】図１１には、本願発明
者等において先に検討されたシンクロナス・ミラー・デ
ィレイ回路の回路図が示され、図１２にはその動作を説
明するための波形図が示されている。この回路におい
て、内部クロックＣＬＫout の立ち上がりと外部クロッ
クＣＬＫinの立ち上がりが同期する場合を考える。外部
クロックＣＬＫinは、遅延時間がそれぞれｄ１、ｄ２及
びｄ１の３つの遅延回路を通してフォワード・ディレイ
・アレイ回路（以下、ＦＤＡという）に入力される。こ
のＦＤＡ中を伝播しているｎサイクル目のクロックの立
ち上がりエッジは、コモン（以下、ＣＯＭＭＯＮいう）
として伝播されるｎ＋１サイクル目のクロックの立ち上
がりにより、上記ＦＤＡ中での伝播が止められ、同時に
伝播が止められた位置とちょうど対称の位置にあるバッ
クワード・ディレイ・アレイ（以下、ＢＤＡという）中
のノードに立ち上がりエッジが転送される。

【０００４】上記立ち上がりエッジは、ＦＤＡ中の伝播
時間ｔＤＡとちょうど同じ時間をかけてＢＤＡ中を伝播
し、遅延時間ｄ２の遅延回路（内部クロックドライバに
相当する）を通して、内部クロックＣＬＫout として出
力される。上記ＦＤＡ中のｎサイクル目の立ち上がりエ
ッジがｎ＋１サイクル目のＣＯＭＭＯＮの立ち上がりエ
ッジによって伝播が止められることから、次式（１）と
いう関係が成立する。ここで、ｔＣＫは、クロックＣＬ
Ｋinのサイクル時間（１周期）である。 ｄ２＋ｄ１＋ｔＤＡ＝ｔＣＫ ………（１）

【０００５】また、外部クロックＣＬＫinから内部クロ
ックＣＬＫout までの立ち上がりエッジの伝播時間は、
上記のような伝播経路に沿って計算すると次式（２）の
関係が成立する。つまり、外部クロックＣＬＫinから内
部クロックＣＬＫout までがちょうど２ｔＣＫに等しく
なり、上記の外部クロックＣＬＫinと内部クロックＣＬ
Ｋout とが同期することとなる。 ｄ１＋ｄ２＋ｄ１＋ｔＤＡ＋ｔＤＡ＋ｄ２＝２（ｄ１＋ｄ２＋ｔＤＡ） ＝２ｔＣＫ ……（２）

【０００６】上記同期動作が実現するには幾つかの条件
が必要である。まず、クロックサイクル中に対してｄ１
＋ｄ２が小さすぎると、ｎサイクル目のクロックにより
ＣＯＭＭＯＮがハイレベル（Ｈ）の期間中に、ＦＤＡの
入力信号ＦＤＡinもｎサイクル目のクロックによってハ
イレベル（Ｈ）になり、ミラー制御回路（以下、ＭＭＣ
という）のナンド（ＮＡＮＤ）ゲートによって、ＦＤＡ
内におけるクロックの立ち上がりエッジの伝播が止めら
れてしまう。この場合、上記の等式（１）は成立しなく
なる。

【０００７】したがって、ｎサイクル目のクロックによ
りＣＯＭＭＯＮがロウレベル（Ｌ）になってから、上記
ＦＤＡinがｎサイクル目のクロックによってハイレベル
（Ｈ）になる必要がある。この条件を図１２の動作波形
図上に示すと、網かけで示した期間τ１が正でなければ
ならないという条件になる。このことを式（３）で表
す。ただし、上記外部クロックＣＬＫinがパルス幅デュ
ーティ５０％であるとする。また、ｔＤは、上記ＦＤＡ
及びＢＤＡを構成する基本遅延単位（２入力のナンドゲ
ート回路が１個とインバータ回路が１個からなる信号経
路）の遅延時間である。 ｔＣＫ＜２（ｄ１＋ｄ２＋ｔＤ） ………（３）

【０００８】さらに、ｎ＋１サイクル目のクロックによ
りコモン（ＣＯＭＭＯＮ）がハイレベル（Ｈ）になるま
で、ｎサイクル目のクロックの立ち上がりエッジは、Ｆ
ＤＡ中になければならない。つまり、上記のようにｎ＋
１サイクル目のクロックによりＣＯＭＭＯＮがハイレベ
ル（Ｈ）になるまで、ｎサイクル目のクロックがＦＤＡ
を通り抜けてしまってはならない。この条件を次式
（４）で表す。ここで、ｎは上記基本遅延単位の繰り返
し数である。上記式（３）と式（４）からなる２つの条
件により同期可能なクロック周波数の下限が決められ
る。 ｔＣＫ＜ｎｔＤ＋ｄ１＋ｄ２ ………（４）

【０００９】逆に、クロックサイクルに対してｄ１＋ｄ
２が大きすぎると、ｔＤＡが短くなり、ｎサイクル目の
クロックによりＦＤＡinがまだハイレベル（Ｈ）になっ
ているときに、ＦＤＡからＢＤＡに転送されたｎサイク
ル目のクロックの立ち上がりエッジがＢＤＡ出力の２つ
の基本遅延単位前のナンドゲート回路ｂの入力まで戻っ
てきてしまう。このとき、ＣＯＭＭＯＮはｎ＋１サイク
ル目のクロックによりまだハイレベル（Ｈ）なので、上
記ＭＣＣによりナンドゲート回路ｂは非活性状態にあ
り、ＦＤＡからＢＤＡに転送されたｎサイクル目のクロ
ックの立ち上がりエッジの伝播を止めてしまう。この場
合にも、上記等式（１）は成立しなくなるので、ＦＤＡ
inがロウレベル（Ｌ）なって、ナンドゲート回路ｂが活
性化されてから、ＦＤＡからＢＤＡに転送されたｎサイ
クル目のクロックの立ち上がりエッジがＢＤＡ出力の２
つの基本遅延単位前に相当するナンドゲート回路ｂに到
達するように、ｔＤＡをある程度長くしなければならな
い。この条件を図１２の動作波形上に示すと、網かけで
示した期間τ２が正でなければならないという条件にな
る。このことを式で表すと次式（５）のようになる。た
だし、クロックＣＬＫinのパルス幅デューティは、５０
％であるとする。この条件により、同期可能なクロック
周波数の上限が決められる。 ｔＣＫ＝４／３（ｄ１＋ｄ２＋ｔＤ） ………（５）

【００１０】上記３つの条件式（３）、（４）及び
（５）より、０．３μｍプロセス、電源電圧３．３Ｖを
例にし、同期可能なクロック周波数の遅延時間ｄ２依存
性を計算した結果が図１４に示されている。ここで、Ｆ
ＤＡとＢＤＡの繰り返し数ｎを５０と仮定した。同図に
おいて、網かけをした領域が同期可能なクロックの周波
数帯域である。実際の回路においては、ｄ２は、固定で
あるために、実際の同期可能なクロック周波数帯域は、
網かけした領域の縦軸方向の切り口が大きいほど広いこ
とになる。同図により、同期可能なクロック周波数帯域
は、極めて狭い範囲に限定されていることが判る。同期
可能なクロックサイクルの最高値は、最低値の１．５倍
以下であり、素子のプロセスバラツキや電源電圧変動を
含めた、クロック周波数をこの帯域に制限するのは難し
い。

【００１１】また、上記式（２）の計算には、無視され
ている遅延成分があることが判明した。それは、ＦＤＡ
からＢＤＡへのクロックの立ち上がりエッジが転送され
るのに要する遅延時間δである。すなわち、図１３に示
すように、ＣＯＭＭＯＮがロウレベル（Ｌ）で、クロッ
クの立ち上がりエッジがＦＤＡ中を伝播し、同図の右端
の基本遅延単位の入力の直前まで到達しているとする。
この場合の主なノードの信号レベルがＨ又はＬとして図
中に示されいる。

【００１２】上記の状態でＣＯＭＭＯＮがハイレベル
（Ｈ）になると、まずＭＣＣのナンドゲート回路（ａ）
からＢＤＡにロウレベル（Ｌ）が出力された後に、この
ナンドゲート回路（ａ）により２段前のナンドゲート回
路（ｂ）が出力したロウレベル（Ｌ）がＦＤＡのナンド
ゲート回路（ｃ）及びインバータ回路（ｄ）の出力を反
転させ、ナンドゲート回路（ａ）の出力をロウレベル
（Ｌ）からハイレベルに反転させる。この最後のナンド
ゲート回路（ａ）の出力のＬ→Ｈ反転が、ＦＤＡからＢ
ＤＡに転送されたクロックの立ち上がりである。したが
って、転送はナンドゲート回路（ｂ）→（ｃ）→インバ
ータ回路（ｄ）→ナンドゲート回路（ａ）の４つのゲー
トを介して行われ、ＦＤＡの分解能〔ＦＤＡを構成する
基本遅延単位（ｃ，ｄの２つのゲート）の遅延時間〕よ
りも大きな遅延時間を発生して、同期の誤差として現れ
る。

【００１３】この発明の目的は、同期可能なクロック周
波数帯域を拡大させたシンクロナス・ミラー・ディレイ
回路を備えた半導体集積回路装置を提供することにあ
る。この発明の他の目的は、同期可能なクロック周波数
帯域を拡大させつつ、その同期精度を向上させたシンク
ロナス・ミラー・ディレイ回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力されたク
ロックを遅延させて取り込む入力段回路と、かかる入力
段回路を通したパルス信号を受けてその出力信号を順次
に伝播させる基本遅延単位を構成する論理積ゲート回路
からなるフォワード・ディレイ・アレイと、上記入力段
回路を通したパルスと各論理積ゲート回路の出力信号と
を受け、その出力を上記フォーワド・ディレイ・アレイ
の所定の論理積ゲートのゲート制御信号として伝えるミ
ラー制御回路と、上記ミラー制御回路から対応する出力
信号が供給され、かかるミラー制御回路を通したパルス
エッジを上記フォワード・ディレイ・アレイとは逆方向
に伝播させる基本遅延単位を構成する論理積ゲート回路
からなるバックワード・ディレイ・アレイ及びそれを出
力させるドライバとを含む同期パルス発生回路におい
て、上記入力段回路に入力パルスのパルス幅デューティ
を小さくさせたパルスを発生させるパルス発生回路を設
ける。

【００１５】

【発明の実施の形態】図１には、この発明に係るシンク
ロナス・ミラー・ディレイ回路（同期パルス発生回路）
の一実施例の回路図が示されている。同図の各回路は、
特に制限されないが、シンクロナスＤＡＭを構成する他
の回路とともに、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【００１６】この実施例のシンクロナス・ミラー・ディ
レイ回路は、前記同様に外部クロックを取り込み入力部
と、ＦＤＡ、ＭＣＣ及びＢＤＡと負荷回路、内部クロッ
クのドライバとしての出力部から構成される。この実施
例では、上記入力部において外部クロックＣＬＫinの入
力バッファにパルス信号発生回路を設け、クロックＣＬ
Ｋinの立ち上がりエッジあるいは立ち下がりエッジから
かかるクロックＣＬＫinの周波数に依存しない一定のパ
ルス幅を持ったパルス信号を発生させる。

【００１７】つまり、外部端子から入力された外部クロ
ックＣＬＫinは、入力バッファＢ１を介して、パルス発
生回路に供給される。パルス発生回路は、上記入力バッ
ファＢ１の出力信号を遅延させてパルス幅を設定する遅
延回路Ｐｗとインバータ回路Ｎ１、上記入力バッファＢ
１と上記インバータ回路Ｎ１の遅延信号とを受けるナン
ドゲート回路Ｇ１から構成される。このナンドゲート回
路Ｇ１の出力信号は、インバータ回路Ｎ２とＮ３を通し
てＣＯＭＭＯＮに伝えられる。

【００１８】上記インバータ回路Ｎ２とＮ３を通したパ
ルス発生回路の出力信号は、他方において遅延回路を構
成するインバータ回路Ｎ４，Ｎ５及びバッファ回路Ｂ２
とＢ３とを通してＦＤＡに入力される。ＦＤＡは、ナン
ドゲート回路とインバータ回路からなる基本遅延単位か
ら構成される。ＦＤＡの初段回路と２段目の回路のナン
ドゲート回路Ｇ１１とＧ２１は、一方の入力には論理１
に対応したハイレベルが定常的に供給されている。初段
回路のインバータ回路Ｎ１１から出力信号が形成され
て、一方において第２段目のナンドゲート回路Ｇ２１の
他方の入力に供給される。上記インバータ回路Ｎ１１か
ら出力信号は、他方においてＭＣＣのナンドゲート回路
Ｇ１２の一方の入力に供給される。このナンドゲート回
路Ｇ１２の方の入力は、上記ＣＯＭＭＯＮに接続され
る。

【００１９】上記ＦＤＡの第３段目の基本遅延単位を構
成するナンドゲート回路の一方の入力には、２つ前であ
る初段回路に対応したＭＣＣのナンドゲート回路Ｇ１２
の出力信号が供給される。同様に、第４段目以降の基本
遅延単位を構成するナンドゲート回路の一方の入力に
は、それぞれ２つ前のＦＤＡの基本遅延単位の出力信号
に対応して設けられたＭＣＣの上記同様なナンドゲート
回路の出力信号が順次に供給される。特に制限されない
が、上記のような基本遅延単位が５０段縦列形態に接続
されてＦＤＡが構成される。上記１つの基本遅延単位に
おける信号伝播遅延時間は、それぞれがｔＤのように同
じく形成される。

【００２０】ＭＣＣでは、それぞれＦＤＡにおける各段
の基本遅延単位の出力信号とＣＯＭＭＯＮとを受けるナ
ンドゲート回路から構成される。ＭＣＣを構成する各ナ
ンドゲート回路Ｇ１２、Ｇ２２等は、ＢＤＡを構成する
ナンドゲート回路Ｇ１３，Ｇ２３等の一方の入力に供給
される。上記ナンドゲート回路Ｇ１３，Ｇ２３は、上記
ＦＤＡと逆方向に信号伝播させる。すなわち、ナンドゲ
ート回路Ｇ２３の出力信号は、インバータ回路Ｎ２２を
介してナンドゲート回路Ｇ１３の他方の入力に伝えられ
る。このＢＤＡの基本遅延単位を、上記ＦＤＡの基本遅
延単位と等価にするために、ダミー回路として負荷が設
けられる。つまり、上記インバータ回路Ｎ２２の出力信
号は、ＭＣＣに対応したダミー回路としてナンドゲート
回路Ｇ２４に供給される。このナンドゲート回路Ｇ２４
の他方の入力は、他の同様なナンドゲート回路Ｇ１４等
の同様な入力と共通に接続され、同図では省略されてい
るが、固定的にハイレベル又はロウレベルが供給され
る。

【００２１】ＢＤＡは、上記のように信号伝播方向が、
上記ＦＤＡとは逆方向にされ、実質的に上記ＦＤＡと同
じ構成にされる。それ故、ＦＤＡを通して伝えられるク
ロックのエッジは、ＢＤＡにより逆方向に同じ信号遅延
時間を以て伝えられる。上記ＢＤＡの出力信号ＢＤＡou
t は、内部クロックドライバとしてのインバータ回路Ｎ
６とＮ７を通して出力され、内部クロックＣＬＫout が
形成される。

【００２２】この実施例では、上記入力部での遅延時間
ｄ１は、上記入力バッファＢ１、クロック発生回路とイ
ンバータ回路Ｎ２，Ｎ３と、バッファ回路Ｂ２でのそれ
ぞれの信号伝播遅延時間とされる。遅延時間ｄ２は、上
記インバータ回路Ｎ４とＮ５での信号伝播遅延時間とさ
れる。そして、バッファ回路Ｂ３は、上記ＦＤＡからＭ
ＣＣを通してＢＤＡに伝えられるパルスエッジの遅延時
間δに対応した遅延時間に設定される。これにより、Ｓ
ＭＤの同期精度の向上を図ることができる。上記内部ク
ロックドライバとしてのインバータ回路Ｎ６，Ｎ７での
信号伝播遅延時間は、上記インバータ回路Ｎ４，Ｎ５に
対応した遅延時間ｄ２に設定される。

【００２３】図２には、この発明に係るシンクロナス・
ミラー・ディレイ回路を説明するための動作波形図が示
されている。この実施例においても、前記同様にクロッ
クの立ち上がりエッジは、ＦＤＡ中の伝播時間ｔＤＡと
ちょうど同じ時間をかけてＢＤＡ中を伝播し、遅延時間
ｄ２の遅延回路（内部クロックドライバに相当する）を
通して、内部クロックＣＬＫout として出力される。上
記ＦＤＡ中のｎサイクル目の立ち上がりエッジがｎ＋１
サイクル目のＣＯＭＭＯＮの立ち上がりエッジによって
伝播が止められることから、次式（６）という関係が成
立する。 ｄ２＋ｄ１＋δ＋ｔＤＡ＝ｔＣＫ ………（６）

【００２４】また、外部クロックＣＬＫinから内部クロ
ックＣＬＫout までの立ち上がりエッジの伝播時間は、
上記のような伝播経路に沿って計算すると次式（７）の
関係が成立する。つまり、外部クロックＣＬＫinから内
部クロックＣＬＫout までがちょうど２ｔＣＫに等しく
なり、上記の外部クロックＣＬＫinと内部クロックＣＬ
Ｋout とが同期することとなる。 d1＋d2＋d1＋δ＋tDA ＋δ＋tDA ＋d2＝２（d1＋d2＋δ＋tDA ） ＝２tCK ………（７）

【００２５】同期条件についてみると、図１２と比較し
てτ１とτ２が長くなっており、上限が緩やかになって
いることが判る。前記式（３）に相当する条件は、次式
（８）で与えられる。ここで、Ｐｗは、パルス発生回路
で形成されたパルスのパルス幅である。この式の中に
は、ｔＣＫは含まれず、外部クロック周波数に対する条
件でなくなっていることが判る。 Ｐｗ＜ｄ１＋ｄ２＋δ＋ｔＤＡ ………（８）

【００２６】本実施例における長周期側の条件は、パル
スがＦＤＡを通り抜けてしまわないための条件式は、次
式（９）で示される。 ｔＣＫ＜ｎｔＤ＋ｄ１＋ｄ２＋δ ………（９） ここで、前記式（３）に相当する条件による制限が無く
なった結果、基本遅延単位の繰り返し数ｎを増やすこと
により、最長周期を伸ばすことが可能となる。短周期側
の条件は、前記の場合と変わらないが、式の形が若干変
わり、式（１０）のようになる。 ｔＣＫ＞ｄ１＋ｄ２＋ｔＤ＋（Ｐｗ＋δ）／２ ………（１０）

【００２７】上記のような２種類の条件により、前記と
同じ例について、同期可能なクロック周波数のｄ２依存
性を計算した結果が図３である。前記図１４と比較して
周波数帯域が広がっていることが判る。

【００２８】図４には、この発明に係るシンクロナス・
ミラー・ディレイ回路の他の一実施例の回路図が示され
ている。この実施例では、パルス発生回路で形成された
パルスは、ＣＯＭＭＯＮに伝えられる。つまり、ＭＣＣ
側に対してのみ伝えられるようにするものである。ただ
し、ＦＤＡに入力される外部クロックＣＬＫinとの遅延
時間を等しくするために、入力部において、パルス発生
回路に対応したナンドゲート回路やインバータ回路が設
けられて、同じ遅延時間ｄ１が設定される。

【００２９】この実施例の同期条件は、長周期側につい
ては前記実施例と同じであり、式（９）で与えられる。
短周期側については、上述の実施例の条件に別の条件が
もう１つ加わる。これは、ＣＯＭＭＯＮのパルス幅デュ
ーティがＦＤＡinのパルス幅デューティより小さいため
に必要な条件であり、図５に示した動作波形図におい
て、τ３＞０、つまり次式（１１）として与えられる。 ｔＣＫ＞２（ｄ１＋ｄ２＋δ−Ｐｗ） ………（１１）

【００３０】上記外部クロックＣＬＫinのパルス幅デュ
ーティは、前記同様に５０％であると仮定している。τ
３＜０の場合、ＦＤＡinがまだｎサイクル目のハイレベ
ル（Ｈ）であるときに、ＣＯＭＭＯＮがｎ＋１サイクル
目のロウレベル（Ｌ）になるため、上記ハイレベル
（Ｈ）がＦＤＡ中を伝播し始める。そして、ＦＤＡinは
一旦ロウレベル（Ｌ）になり、次のクロックサイクル
（ｎ＋１）で再びハイレベル（Ｈ）となるが、この間Ｃ
ＯＭＭＯＮはｎ＋１サイクル目のロウレベル（Ｌ）のま
まであるから、ＦＤＡ中に２つの立ち上がりエッジが伝
播することになってしまい、外部クロックＣＬＫinと内
部クロックＣＬＫout が同期しなくなるので、上記条件
式（１１）が必要となる。

【００３１】図６には、前記と同じ例で同期可能なクロ
ック周波数のｄ２依存性を計算した結果が示されてい
る。この実施例でも、前記図１４に比較して、十分に広
い周波数帯域を確保することが判る。そして、この実施
例では、次式（１２）の条件が成立する場合、パルス幅
デューティが５０％の外部クロックＣＬＫinに対して、
同じくパルス幅デューティガ５０％の内部クロックＣＬ
Ｋout を形成することができるという特長もある。 ｔＣＫ＞２（ｄ１＋ｄ２＋δ） ………（１２）

【００３２】図７には、この発明が適用されるダイナミ
ック型ＲＡＭ（シンクロナスＤＲＡＭ）の一実施例の要
部ブロック図が示されている。同図には、シンクロナス
ＤＲＡＭのうち、入出力バッファと、それに関連する内
部回路が代表として例示的に示されている。

【００３３】クロック入力バッファ（Ｃlock Ｉnput
Ｂuffer)１は、外部クロックＣＬＫの他に、チップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ及びライト
イネーブル信号／ＷＥ等の制御信号を受けて、内部動作
に必要な各種制御信号を形成する。上記外部クロックＣ
ＬＫは、前記図１又は図４のようなシンクロナス・ミラ
ー・ディレイ回路により構成された同期クロック発生回
路に入力され、ここで上記外部クロックＣＬＫに同期し
た内部クロックが形成される。

【００３４】つまり、外部クロックＣＬＫは、上記のよ
うな同期クロック発生回路に入力され、ここで外部クロ
ックと同期した内部クロックが形成される。この構成で
は、外部クロックＣＬＫをそのまま内部クロックとして
用いるに比べて、入力バッファでの信号遅延を実質的に
無くすことができ、時間マージンを大きくできるのでそ
の分外部クロックＣＬＫの高周波数化にも十分対応でき
るようにされる。

【００３５】アドレス入力バッファ（Ａddress Ｉnput
Ｂuffer)２は、後述するように時系列的に入力される
アドレス信号を取り込む。このアドレス入力バッファ２
からは、ロウ系アドレス信号やカラム系アドレス信号の
他に、モード設定に用いられるコード情報Ｃode も取り
込まれる。このコード情報Ｃode は、モードデコーダ
（Ｍode Ｄecoder) ５に含まれるモードレジスタにセッ
トされ、モードデコーダ５によって解読され、それに対
応した動作を実現するための制御信号が形成される。

【００３６】データ入力バッファ（Ｄata Ｉnput Ｂuf
fer)３は、入出力端子Ｉ／Ｏから供給される書き込み信
号を取り込み、図示しないメモリアレイ( Ｍemory arra
y)に書き込みデータＤata として伝えられる。データ出
力バッファ（Ｄata ＯutputＢuffer)４は、メモリアレ
イ( Ｍemory array)から読み出された読み出しデータＤ
ata を外部端子Ｉ／Ｏから送出させる。

【００３７】ラス系コントロール回路（ＲＡＳ系Ｃontr
ol) ６は、モードデコーダ５の出力により、ロウ系アド
レスカウンタ（Ｒow系Ａddress Ｃounter) ７と、ロウ
系アドレスプレデコーダ（Ｒow系Ａddress pre- Ｄecod
er) １０を制御して、ロウ系のアドレス選択動作を制御
する。上記ロウ系アドレスカウンタ７には、ロウアドレ
ス信号（Ｒow Ａddress) が初期値として入力される。
ロウ系アドレスプレデコーダ１０は、アドレス信号を解
読してバンク０と１（Ｂank-0 とＢank-1)にプレデコー
ドされたアドレス信号( Ｒow Ａddress')を送出する。

【００３８】バンクコントロール回路（Ｂank Ｃontro
l) ９は、モードデコーダ５からの出力信号により、カ
ラム系アドレスカウンタ（Ｃolumn 系Ａddress Ｃount
er) ８と、カラム系アドレスプレデコーダ（Ｃolumn Ａ
ddress pre- Ｄecoder) １２を制御して、ロウ系のアド
レス選択動作を制御する。カラム系アドレスカウンタ８
には、カラムアドレス信号（Ｃolumn Ａddress) が初期
値として入力される。このカラム系アドレスカウンタ８
は、バーストカウンタ（Ｂurst Ｃounter )とも呼ばれ
る。カラム系アドレスプレデコーダ１2 は、アドレス信
号を解読してメモリアレイ( Ｍemory array)にプレデコ
ードされたアドレス信号( Ｃolumn Ａddress')を送出す
る。

【００３９】ロウ系アドレスプレデコーダ１０には、冗
長回路（Ｒedundancy)１１が設けられ、不良のワード線
が冗長ワード線に置き替えられる。同様に、カラム系ア
ドレスプレデコーダ１２には、冗長回路（Ｒedundancy)
１３が設けられ、不良のデータ線が冗長データ線に置き
替えられる。

【００４０】図８には、上記シンクロナスＤＲＡＭ（以
下、単にＳＤＲＡＭという）の一実施例の全体ブロック
図が示されている。同図に示されたＳＤＲＡＭは、特に
制限されないが、公知の半導体集積回路の製造技術によ
って単結晶シリコンのような１つの半導体基板上に形成
される。同図においては、シンクロナスＤＲＡＭの全体
回路の理解を容易にするため、図７と同じ回路ブロック
であっても全体的に統一させるために別の回路記号によ
り表している。

【００４１】この実施例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂを備える。それぞれのメモリアレイ２００Ａと２
００Ｂは、マトリクス配置されたダイナミック型メモリ
セルを備え、図に従えば同一列に配置されたメモリセル
の選択端子は列毎のワード線（図示せず）に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に相補データ線（図示せず）に結合される。

【００４２】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。

【００４３】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路２０
２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補
共通データ線２０４は入力バッファ２１０の出力端子及
び出力バッファ２１１の入力端子に接続される。入力バ
ッファ２１０の入力端子及び出力バッファ２１１の出力
端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
１５に接続される。

【００４４】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０５とロウアドレスバッファ２０６にア
ドレスマルチプレクス形式で取り込まれる。供給された
アドレス信号はそれぞれのバッファが保持する。ロウア
ドレスバッファ２０６はリフレッシュ動作モードにおい
てはリフレッシュカウンタ２０８から出力されるリフレ
ッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００４５】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ（記号／はこれが付された信号がロウ
イネーブルの信号であることを意味する）、ロウアドレ
スストローブ信号／ＲＡＳ、及びライトイネーブル信号
／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜
Ａ９からの制御データとが供給され、それらの信号のレ
ベルの変化やタイミングなどに基づいてＳＤＲＡＭの動
作モード及び上記回路ブロックの動作を制御するための
内部タイミング信号を形成するもので、そのためのコン
トロールロジック（図示せず）とモードレジスタ３０を
備える。

【００４６】クロック信号ＣＬＫは、前記のように同期
クロック発生回路に入力され、ここで形成された内部ク
ロックとの同期がとられる。この内部クロックは、ＳＤ
ＲＡＭのマスタクロックとされ、その他の外部入力信号
は当該内部クロック信号の立ち上がりエッジに同期して
有意とされる。チップセレクト信号／ＣＳはそのロウレ
ベルによってコマンド入力サイクルの開始を指示する。
チップセレクト信号／ＣＳがハイレベルのとき（チップ
非選択状態）やその他の入力は意味を持たない。但し、
後述するメモリバンクの選択状態やバースト動作などの
内部動作はチップ非選択状態への変化によって影響され
ない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤ
ＲＡＭにおける対応信号とは機能が相違され、後述する
コマンドサイクルを定義するときに有意の信号とされ
る。

【００４７】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００４８】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。

【００４９】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がロウレ
ベルの時はメモリバンクＢＡＮＫＡが選択され、ハイレ
ベルの時はメモリバンクＢＡＮＫＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入力バッファ２１０及び出力バッファ２
１１への接続などの処理によって行うことができる。

【００５０】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ロウレベルは、Ａ９で指示されている一方のメモリバン
クがプリチャージの対象であることを指示する。

【００５１】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００５２】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページとされ、設
定可能なＣＡＳレイテンシイは１，２，３とされ、設定
可能なライトモードは、バーストライトとシングルライ
トとされる。

【００５３】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００５４】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。

【００５５】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００５６】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００５７】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００５８】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００５９】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００６０】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００６１】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００６２】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ１５においてデータが衝突しない限り、処理が終
了していないコマンド実行中に、当該実行中のコマンド
が処理対象とするメモリバンクとは異なるメモリバンク
に対するプリチャージコマンド、ロウアドレスストロー
ブ・バンクアクティブコマンドを発行して、内部動作を
予め開始させることが可能である。

【００６３】ＳＤＲＡＭ２２は、クロック信号ＣＬＫ
（内部クロック信号）に同期してデータ、アドレス、制
御信号を入出力できるため、ＤＲＡＭと同様の大容量メ
モリをＳＲＡＭに匹敵する高速動作させることが可能で
あり、また、選択された１本のワード線に対して幾つの
データをアクセスするかをバーストレングスによって指
定することによって、内蔵カラムアドレスカウンタ２０
７で順次カラム系の選択状態を切り換えていって複数個
のデータを連続的にリード又はライトできることが理解
されよう。

【００６４】図９には、この発明に係るＳＤＲＡＭのリ
ードサイクルの一例を説明するためのタイミング図が示
されている。／ＣＳと／ＲＡＳのロウレベルより、ロウ
アドレスＲ：ａが取り込まれる。また、アドレスＡ１１
（バンクセレクトＢＳ）のロウレベルにより、バンク−
０がアクティブにされてバンク−０に対してロウ系のア
ドレス選択動作が開始される。３クロック後に、／ＣＡ
Ｓがロウレベルにされて、カラムアドレスＣ：ａが取り
込まれてカラム系の選択動作が開始される。

【００６５】ＣＡＳレイテンシイが３にされてるとする
と、３クロック後に出力信号ａが出力される。バースト
リードが指定されているなら、以後クロックに同期して
データａ＋１、ａ＋２、ａ＋３が順次に出力される。こ
のような読み出し動作と平行して、アクティブバンク−
１の指定と、それに対応したロウアドレスＲ：ｂと、そ
れから３クロック遅れてカラムアドレスＣ：ｂが入力さ
れる。これにより、３クロック後にデータｂ、ｂ＋１、
ｂ＋２、ｂ＋３が順次に読み出される。

【００６６】リードバンク−１を指定してカラムアドレ
スＣ：ｂ’を入力すると、引き続いてそれより３クロッ
クに遅れてデータｂ’とｂ’＋１が出力される。２クロ
ック後に、リードバック−１を指定してカラムアドレス
Ｃ：ｂ”を入力するとｂ’がｂ”に置き替えられるので
それより３クロックに遅れてデータｂ”とｂ”＋１、
ｂ”＋２、ｂ”＋３が出力される。

【００６７】図１０には、この発明に係るＳＤＲＡＭの
ライトサイクルの一例を説明するためのタイミング図が
示されている。／ＣＳと／ＲＡＳのロウレベルより、ロ
ウアドレスＲ：ａが取り込まれる。また、アドレスＡ１
１（バンクセレクトＢＳ）のロウレベルにより、バンク
−０がアクティブにされてバンク−０に対してロウ系の
アドレス選択動作が開始される。３クロック後に、／Ｃ
ＡＳがロウレベルにされて、カラムアドレスＣ：ａが取
り込まれてカラム系の選択動作が開始され、それと同時
に入力された書き込み信号ａが選択されたメモリセルに
書き込まれ、以下バーストライトに対応してカラムアド
レスが更新されて、データａ＋１、ａ＋２、ａ＋３がク
ロックに同期して書き込まれる。

【００６８】このようなバースト書き込み動作と平行し
て、アクティブバンク−１の指定と、それに対応したロ
ウアドレスＲ：ｂと、それから３クロック遅れてカラム
アドレスＣ：ｂが入力され、書き込みデータｂが書き込
まれる。以下、上記同様にｂ＋１、ｂ＋２、ｂ＋３がク
ロックに同期して順次に書き込まれる。以下、ライトバ
ンク−１を指定してカラムアドレスＣ：ｂ’を入力し、
書き込みデータｂ’とｂ’＋１を入力し、リードバック
−１を指定してカラムアドレスＣ：ｂ”を入力すると、
カラムアドレスがｂ’からｂ”に置き替えられるので、
それよに対応したデータｂ”とｂ”＋１、ｂ”＋２、
ｂ”＋３が順次に書き込まれる。

【００６９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子から入力されたクロックを遅延させて
取り込む入力段回路と、かかる入力段回路を通したパル
ス信号を受けてその出力信号を順次に伝播させる基本遅
延単位を構成する論理積ゲート回路からなるフォワード
・ディレイ・アレイと、上記入力段回路を通したパルス
と各論理積ゲート回路の出力信号とを受け、その出力を
上記フォーワド・ディレイ・アレイの所定の論理積ゲー
トのゲート制御信号として伝えるミラー制御回路と、上
記ミラー制御回路から対応する出力信号が供給され、か
かるミラー制御回路を通したパルスエッジを上記フォワ
ード・ディレイ・アレイとは逆方向に伝播させる基本遅
延単位を構成する論理積ゲート回路からなるバックワー
ド・ディレイ・アレイ及びそれを出力させるドライバと
を含む同期パルス発生回路において、上記入力段回路に
入力パルスのパルス幅デューティを小さくさせたパルス
を発生させるパルス発生回路を設けることにより、同期
可能な外部クロックの周波数帯域を広くすることができ
るという効果が得られる。

【００７０】（２） 外部端子から入力されたクロック
を遅延させて取り込む入力段回路と、かかる入力段回路
を通したパルス信号を受けてその出力信号を順次に伝播
させる基本遅延単位を構成する論理積ゲート回路からな
るフォワード・ディレイ・アレイと、上記入力段回路を
通したパルスと各論理積ゲート回路の出力信号とを受
け、その出力を上記フォーワド・ディレイ・アレイの所
定の論理積ゲートのゲート制御信号として伝えるミラー
制御回路と、上記ミラー制御回路から対応する出力信号
が供給され、かかるミラー制御回路を通したパルスエッ
ジを上記フォワード・ディレイ・アレイとは逆方向に伝
播させる基本遅延単位を構成する論理積ゲート回路から
なるバックワード・ディレイ・アレイ及びそれを出力さ
せるドライバとを含む同期パルス発生回路において、パ
ルス発生回路を設けて上記ミラー制御回路に入力パルス
のパルス幅デューティを外部クロックに比べて小さくさ
せることにより、同期可能な外部クロックの周波数帯域
を広くすることができるという効果が得られる。

【００７１】（３） 上記入力回路又は上記第１及び第
２の入力段回路には、フォワード・ディレイ・アレイか
らミラー制御回路を通してバックワード・ディレイ・ア
レイにパルスエッジが伝えられる遅延時間に相当する遅
延時間を持つ遅延回路を挿入することにより同期精度を
高くすることができるという効果が得られる。

【００７２】（４） 上記同期パルス発生回路をシンク
ロナスダイナミック型ＲＡＭに搭載することにより、そ
の動作速度をいっそう速くすることができるという効果
が得られる。

【００７３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、入力
パルスと内部パルスとの同期化は、パルスの立ち下がり
エッジを同期させるようにするものであってもよい。基
本遅延単位は、実質的に論理積動作を行うものであれば
何であってもよい。この発明に係る同期パルス発生回路
は、シンクロナスＤＲＡＭの他、外部から入力されたク
ロック信号と同期した内部クロック信号を必要とする各
種半導体集積回路装置に広く利用できる。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力されたク
ロックを遅延させて取り込む入力段回路と、かかる入力
段回路を通したパルス信号を受けてその出力信号を順次
に伝播させる基本遅延単位を構成する論理積ゲート回路
からなるフォワード・ディレイ・アレイと、上記入力段
回路を通したパルスと各論理積ゲート回路の出力信号と
を受け、その出力を上記フォーワド・ディレイ・アレイ
の所定の論理積ゲートのゲート制御信号として伝えるミ
ラー制御回路と、上記ミラー制御回路から対応する出力
信号が供給され、かかるミラー制御回路を通したパルス
エッジを上記フォワード・ディレイ・アレイとは逆方向
に伝播させる基本遅延単位を構成する論理積ゲート回路
からなるバックワード・ディレイ・アレイ及びそれを出
力させるドライバとを含む同期パルス発生回路におい
て、上記入力段回路に入力パルスのパルス幅デューティ
を小さくさせたパルスを発生させるパルス発生回路を設
けることにより、同期可能な外部クロックの周波数帯域
を広くすることができる。

【図面の簡単な説明】

【図１】この発明に係るシンクロナス・ミラー・ディレ
イ回路（同期パルス発生回路）の一実施例を示す回路図
である。

【図２】図１のシンクロナス・ミラー・ディレイ回路を
説明するための動作波形図である。

【図３】図１の回路の同期可能な外部クロック周波数帯
域を示す特性図である。

【図４】この発明に係るシンクロナス・ミラー・ディレ
イ回路の他の一実施例を示す回路図である。

【図５】図４のシンクロナス・ミラー・ディレイ回路を
説明するための動作波形図である。

【図６】図４の回路の同期可能な外部クロック周波数帯
域を示す特性図である。

【図７】この発明が適用されるシンクロナスダイナミッ
ク型ＲＡＭの一実施例を示す要部ブロック図である。

【図８】図７のシンクロナスＤＲＡＭの一実施例を示す
全体ブロック図である。

【図９】この発明に係るシンクロナスＤＲＡＭのリード
サイクルの一例を説明するためのタイミング図である。

【図１０】この発明に係るシンクロナスＤＲＡＭのライ
トサイクルの一例を説明するためのタイミング図であ
る。

【図１１】本願発明に先立って検討されたシンクロナス
・ミラー・ディレイ回路の回路図である。

【図１２】図１１の回路動作を説明するための動作波形
図である。

【図１３】本願発明に先立って検討されたシンクロナス
・ミラー・ディレイ回路の一部回路図である。

【図１４】図１１の回路の同期可能な外部クロック周波
数帯域を示す特性図である。

【符号の説明】

Ｂ１〜Ｂ３…バッファ回路、Ｎ１〜Ｎ６、Ｎ１１〜Ｎ２
２…インバータ回路、Ｇ１，Ｇ１１〜Ｇ２４…ナンドゲ
ート回路、ＦＤＡ…フォワード・ディレイ・アレイ、Ｍ
ＣＣ…ミラー制御回路、ＢＤＡ…バックワード・ディレ
イ・アレイ、１…クロック入力バッファ、２…アドレス
入力バッファ、３…データ入力バッファ、４…データ出
力バッファ、５…モードデコーダ、６…ラスコントロー
ル回路、７…ロウ系アドレスカウンタ、８…カラム系ア
ドレスカウンタ、９…バンクコントロール回路、１０…
ロウ系アドレスプレデコーダ、１１…ロウ系冗長回路、
１２…カラム系アドレスプレデコーダ、１３…カラム系
冗長回路、２２…ＳＤＲＡＭ、３０…モードレジスタ、
２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１
Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ
及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコ
ーダ、２０５…カラムアドレスバッファ、２０６…ロウ
アドレスバッファ、２０７…カラムアドレスカウンタ、
２０８…リフレッシュカウンタ、２１０…入力バッフ
ァ、２１１…出力バッファ、２１２…コントローラ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｓ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部端子から入力されたクロックを遅延
   させ、外部クロックに対してパルス幅デューティを小さ
   くしたパルス幅を持つパルスを形成するパルス発生回路
   を含む入力段回路と、 かかる入力段回路を通したパルス信号を受けてその出力
   信号を順次に伝播させる基本遅延単位を構成する論理積
   ゲート回路からなるフォワード・ディレイ・アレイと、 上記入力段回路を通したパルスと各論理積ゲート回路の
   出力信号とを受け、その出力を上記フォワード・ディレ
   イ・アレイの所定の論理積ゲートのゲート制御信号とし
   て伝えるミラー制御回路と、 上記ミラー制御回路から対応する出力信号が供給され、
   かかるミラー制御回路を通したパルスエッジを上記フォ
   ワード・ディレイ・アレイとは逆方向に伝播させる基本
   遅延単位を構成する論理積ゲート回路からなるバックワ
   ード・ディレイ・アレイとを含む同期パルス発生回路を
   備えてなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記入力段回路には、第１の遅延時間の
   信号遅延を行う第１の遅延回路と第２の遅延回路、第２
   の遅延時間の信号遅延を行う第３の遅延回路を含み、上
   記バックワード・ディレイ・アレイの出力信号は、上記
   第２の遅延時間を持つクロックドライバを通して出力さ
   れるものであることを特徴とする請求項１の半導体集積
   回路装置。
3. 【請求項３】 外部端子から入力されたクロックを遅延
   させ、外部クロックに対してパルス幅デューティを小さ
   くしたパルス幅を持つパルスを形成するパルス発生回路
   を含む第１の入力段回路と、 上記第１の入力段回路の遅延時間と同じ遅延時間を持つ
   ようにされた第２の入力段回路と、 上記第２の入力段回路を通したパルス信号を受けてその
   出力信号を順次に伝播させる基本遅延単位を構成する論
   理積ゲート回路からなるフォワード・ディレイ・アレイ
   と、 上記第１の入力段回路を通したパルスと各論理積ゲート
   回路の出力信号とを受け、その出力を上記フォーワド・
   ディレイ・アレイの所定の論理積ゲートのゲート制御信
   号として伝えるミラー制御回路と、 上記ミラー制御回路から対応する出力信号が供給され、
   かかるミラー制御回路を通したパルスエッジを上記フォ
   ワード・ディレイ・アレイとは逆方向に伝播させる基本
   遅延単位を構成する論理積ゲート回路からなるバックワ
   ード・ディレイ・アレイとを含む同期パルス発生回路を
   備えてなることを特徴とする半導体集積回路装置。
4. 【請求項４】 上記第１及び第２の入力段回路には、そ
   れぞれ第１の遅延時間の信号遅延を行う第１の遅延回路
   と第２の遅延回路、第２の遅延時間の信号遅延を行う第
   ３の遅延回路を含み、上記バックワード・ディレイ・ア
   レイの出力信号は、上記第２の遅延時間を持つクロック
   ドライバを通して出力されるものであることを特徴とす
   る請求項３の半導体集積回路装置。
5. 【請求項５】 上記入力段回路には、フォワード・ディ
   レイ・アレイからミラー制御回路を通してバックワード
   ・ディレイ・アレイにパルスエッジが伝えられる遅延時
   間に相当する遅延時間を持つ遅延回路が挿入されるもの
   であることを特徴とする請求項１又は請求項３の半導体
   集積回路装置。
6. 【請求項６】 上記半導体集積回路装置は、シンクロナ
   スダイナミック型ＲＡＭを構成するものであり、上記同
   期クロック発生回路は、そのクロック入力回路に用いら
   れるものであることを特徴とする請求項１又は請求項３
   の半導体集積回路装置。