JPH06202932A - Ｄｒａｍアクセス信号タイミング生成回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ＤＲＡＭへの高速なアクセスを可能
とするＤＲＡＭアクセス信号タイミング生成回路を提供
することにある。 【構成】システムクロックに同期し、プロセッサ側から
のＤＲＡＭ領域に対するアクセス信号がアクティブのと
き、ＤＲＡＭに対して所定のタイミングでロウアドレス
ストローブ信号、カラムアドレスストローブ信号を出力
するＤＲＡＭ制御回路のＤＲＡＭアクセス信号タイミン
グ生成回路において、前記アクセス信号がアクティブの
とき、システムクロックの変化点に同期して動作開始
し、ロウアドレスストローブ信号を発生すると共に、次
の１周期後のシステムクロック変化点にてカラムアドレ
スストローブ信号を出力するタイミング発生手段6Aを設
けて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）アクセス制御を、シス
テムクロックに同期して実行するＤＲＡＭアクセス信号
タイミング生成回路に関するものである。

【０００２】

【従来の技術】マイクロプロセッサなどのプロセッサ
（ＣＰＵ）により、ＤＲＡＭをアクセスする際にはアド
レスデータをＤＲＡＭに与え、目的のアドレスを特定す
るが、ＣＰＵからの当該アドレスデータは通常多重化さ
れている。

【０００３】従って、ＤＲＡＭをアクセスする場合、ロ
ウ（列）アドレスストローブ“／ＣＡＳ信号”（／は負
論理アクティブであることを示す）、カラム（行）アド
レスストローブ“／ＲＡＳ信号”が必要である。すなわ
ち、列アドレスストローブはＤＲＡＭに用いられるクロ
ック信号の一つであり、ＤＲＡＭに入って来る多重化さ
れたアドレス信号のうち、列アドレスの取り込みを制御
すると同時に列デコーダ、出力バッファ、データ入力回
路等を制御するのに使用される。また、行アドレススト
ローブは多重化されたアドレス信号のうち、行アドレス
の取り込みと、行デコーダおよびセンスアンプの制御に
使用される。

【０００４】従って、ＤＲＡＭアクセス信号タイミング
生成回路を用いて、“／ＲＡＳ”および“／ＣＡＳ”の
生成タイミングを制御するようにし、正しくアクセスで
きるようにする。ところで、従来の同期式ＤＲＡＭアク
セス信号タイミング生成回路は、例えば、図３に示す如
き構成を採用しており、同期用システムクロックの立上
がりあるいは立下がりのいずれか一方のみに同期して動
作するように構成されていた。

【０００５】すなわち、図３はＤＲＡＭ制御回路であ
り、図３において、１はデコーダ、２はアービタ、３は
ＤＲＡＭアクセス有効決定部、４はリフレッシュタイマ
部である。上記のデコーダ１はＣＰＵとはアドレス信号
線およびそのイネーブル信号線と接続されており、アド
レス信号線にＤＲＡＭ領域のアクセスのためのアドレス
信号（アドレスデータ）１１があり、かつ、イネーブル
信号線にイネーブル出力１２があるとき、ＤＲＡＭアク
セス信号を出力するものである。

【０００６】すなわち、アドレス信号線はＣＰＵからの
アドレス信号１１を伝達するものであり、また、イネー
ブル信号線はＣＰＵからアドレスのイネーブル出力１２
を伝達するものであって、イネーブル信号線にイネーブ
ル出力１２があるとき、デコーダ１はアドレス信号線の
アドレス信号１１をデコードし、ＣＰＵがＤＲＡＭの割
り付けられたアドレス領域をアクセスするアドレスデー
タである場合にＤＲＡＭアクセス信号線にＤＲＡＭアク
セス信号１３を出力するものである。デコーダ１はＤＲ
ＡＭアクセス信号１３出力をＤＲＡＭアクセス信号線を
介してアービタ２とＤＲＡＭアクセス有効決定部３に供
給するようにしてある。また、リフレッシュタイマ部４
はＤＲＡＭのリフレシュサイクルを管理して、ＤＲＡＭ
のリフレシュ時間において信号を出力するものであり、
システムクロック６１を入力として動作する。

【０００７】アービタ２は調停回路であり、ＤＲＡＭア
クセス信号線の出力１３とリフレッシュタイマ部４の出
力を入力として調停信号を出力するものである。例え
ば、アービタ２は調停結果が“Ｌ”のとき、アクセスサ
イクル有効、“Ｈ”のときリフレッシュサイクル有効と
し、アクセスもリフレッシュ要求もない場合は、アクセ
ス有効の論理であるものとする。

【０００８】ＤＲＡＭアクセス有効決定部３はＤＲＡＭ
のアクセスが有効である時点を決定する回路であり、デ
コーダ１の出力と、アービタ２の出力のノア論理をとる
ものである。リフレッシュタイマ４はシステムクロック
６１に基づいて一定間隔でリフレッシュサイクル要求を
発生するものである。

【０００９】リフレッシュタイミングジェネレータ５
は、アービタ２の出力とシステムクロック６１に基づい
て列（ロウ）およ行（カラム）用のリフレッシュタイミ
ング信号“／ＲＥＦＲＡＳ”と“／ＲＥＦＣＡＳ”を出
力するものであり、ＤＲＡＭアクセス信号タイミング制
御部６はＤフリップフロップを２連、直列に接続した構
成であり、ＤＲＡＭアクセス有効決定部３からのＤＲＡ
Ｍアクセス有効信号と、システムクロック６１に基づい
てアクセスタイミング信号“／ＡｃｃＲＡＳ”と“／Ａ
ｃｃＣＡＳ”の信号を出力するものである。

【００１０】また、制御信号出力部７は、これらリフレ
ッシュタイミング信号“／ＲＥＦＲＡＳ”と“／ＲＥＦ
ＣＡＳ”およびアクセスタイミング信号“／ＡｃｃＲＡ
Ｓ”と“／ＡｃｃＣＡＳ”に基づいて、“／ＲＡＳ”出
力７１、“／ＣＡＳ”出力７２とアドレスマルチプレク
サ８への選択信号７３を出力するものである。

【００１１】アドレスマルチプレクサ８はＣＰＵからの
多重化アドレス信号８１と、選択信号７３とを受けて、
ロウカラム多重アドレス信号８２を選択抽出してＤＲＡ
Ｍへ送るものである。

【００１２】このような構成のＲＡＭ制御回路は、ＣＰ
Ｕからのアドレス信号１１がアドレス信号線を介して伝
達され、また、ＣＰＵからのイネーブル信号１２がイネ
ーブル信号線を介してデコーダ１に入力される。従っ
て、イネーブル信号線にイネーブル出力１２があり、か
つアドレス信号１１がＤＲＡＭの割り付けられたアドレ
ス領域をアクセスするアドレスデータであるとき、デコ
ーダ１はＤＲＡＭアクセス信号線にＤＲＡＭアクセス信
号１３を出力する。このＤＲＡＭアクセス信号はアービ
タ２とＤＲＡＭアクセス有効決定部３に供給される。

【００１３】一方、リフレッシュタイマ部４はシステム
クロック６１を入力として動作し、ＤＲＡＭのリフレシ
ュサイクルを管理して、ＤＲＡＭのリフレシュ時間にお
いて信号をアービタ２に出力する。

【００１４】そして、アービタ２はこれらの入力信号を
元に、ＤＲＡＭのリフレシュ時間外において、ＤＲＡＭ
アクセス信号があるとき、及びアクセスもリフレッシュ
要求もないときにアクセスサイクル有効の調停信号を出
力する。

【００１５】このアクセスサイクル有効の調停信号はＤ
ＲＡＭアクセス有効決定部３とリフレッシュタイミング
ジェネレータ５に与えられ、この信号とデコーダ１から
の出力を受けたＤＲＡＭアクセス有効決定部３はプリセ
ット入力３１をを解除する。

【００１６】ＤＲＡＭアクセス信号タイミングジェネレ
ータ６はプリセット入力３１が解除されるとシリアル入
力が“Ｌ”レベルに固定されているので、システムクロ
ック６１の最初の立上がり点で第１段出力のＱ１出力
（アクセス時の“／ＲＡＳ”信号）６２´が“Ｌ”レベ
ルとなり、次の立上がり点でＱ２出力（アクセス時の
“／ＣＡＳ”信号）６３´が“Ｌ”レベルとなる。

【００１７】従って、最初のシステムクロックの立上が
りにより、“／ＡｃｃＲＡＳ”を、そして、次のシステ
ムクロックの立上がりにより、“／ＡｃｃＣＡＳ”を出
力する。

【００１８】ＤＲＡＭ制御信号出力部７は“／ＡｃｃＲ
ＡＳ”により“／ＲＡＳ”信号を出力し、“／ＡｃｃＣ
ＡＳ”により、“／ＣＡＳ”を出力する一方、選択制御
信号線７３に選択制御信号を出力する。アドレスマルチ
プレクサ８はこの選択制御信号を受けて、入力されてい
るＣＰＵからの多重化アドレス信号を通し、ロウカラム
アドレスの多重アドレス信号としてＤＲＡＭに与える。

【００１９】このようにして、アクセスサイクル有効の
調停信号が出力されている時は、調停信号の出力期間の
最初のクロックパルスを受けた時点からＲＡＳアクセス
タイムに入り、列カラムが決定され、次のクロックパル
スを受けた時点でＣＡＳアクセスタイムに入り、行カラ
ムが決定され、さらにその次のクロックパルスによりリ
ード・ライトに入る。

【００２０】ＣＰＵはシステムクロック６１を２分周し
たＣＰＵクロックにて動作し、このＣＰＵクロックをマ
シンサイクルとして、数マシンサイクルで１命令を実行
する仕組みになっており、アドレスイネーブルの後、デ
ータの読出し開始時点は図４に示すように、２マシンサ
イクル目の立ち下がりであり、データのセットアップタ
イムに余裕がない。

【００２１】なお、ＤＲＡＭのリフレッシュ期間はリフ
レッシュタイミングジェネレータ５より、リフレッシュ
タイミング信号“／ＲＥＦＲＡＳ”と“／ＲＥＦＣＡ
Ｓ”が出力され、ＤＲＡＭのリフレッシュが行われる
が、リフレッシュタイミング信号“／ＲＥＦＲＡＳ”と
“／ＲＥＦＣＡＳ”はＤＲＡＭ制御信号出力部７にも与
えられ、ＤＲＡＭ制御信号出力部７はこの信号のある期
間はアクセスるために、“／ＲＡＳ”と“／ＣＡＳ”は
出力されない。

【００２２】

【発明が解決しようとする課題】このように図３のＲＡ
Ｍ制御回路では、リフレッシュサイクルとの競合がない
場合にはＣＰＵからのＤＲＡＭアクセス信号入力をシス
テムクロックの立上がりでとらえて、“／ＲＡＳ”信号
７１を出力し、更にシステムクロック次の立上がりで
“／ＣＡＳ”信号７２を出力するようにしている。

【００２３】ここでデコーダ１のゲート遅延等により、
図４のようにＣＰＵ側からのＤＲＡＭアクセス信号１３
が、クロックの立上がり直後に入力された時、アクセス
実行時のＲＡＳ信号であるＱA 信号６２´の出力が、約
１クロック遅れてしまい、ＣＰＵからのＤＲＡＭアクセ
スをノーウェイトで実行すると、例えば、ＤＲＡＭの
“／ＲＡＳ”信号のアクセスタイムが１００ｎｓ、シス
テムクロックが２０ＭＨｚ程度の一般的なシステムを考
えた場合、ＣＰＵのリードデータサンプル点ＥでＤＲＡ
Ｍからのリードデータのセットアップタイムが確保でき
ず、アクセスミスを誘発する不具合がある。

【００２４】この不具合を解決すべく、ＤＲＡＭアクセ
スにウェイトステート挿入し、ＤＲＡＭからのリードデ
ータのセットアップタイムを確保しようとすると、ＣＰ
ＵからＤＲＡＭ領域へのアクセス時間が長くなり、結果
的にシステムの性能が落ちてしまい、標準的なシステム
に対してさえも対応しきれないと云う問題が生じる。

【００２５】このように、従来の方式では同期用のシス
テムクロックの立上がりあるいは立下がりのいずれか一
方のみに、同期して動作する構成となっているために、
ＣＰＵ側からのＤＲＡＭアクセス信号がクロックのサン
プル点直後に入力された場合は約１クロック分、“／Ｒ
ＡＳ”，“／ＣＡＳ”信号が遅延し、アクセスミスが発
生することから、高速化できないと云う問題があった。

【００２６】そこで、この発明の目的とするところは、
ＤＲＡＭアクセス信号の入力後、速やかに“／ＲＡ
Ｓ”，“／ＣＡＳ”信号を発生させることができて、Ｄ
ＲＡＭへの高速なアクセスを可能とするＤＲＡＭアクセ
ス信号タイミング生成回路を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、システム
クロックに同期し、プロセッサ側からのダイナミックＲ
ＡＭ（ＤＲＡＭ）領域に対するアクセス信号がアクティ
ブのとき、ＤＲＡＭに対して所定のタイミングでロウア
ドレスストローブ信号、カラムアドレスストローブ信号
を出力するＤＲＡＭ制御回路のＤＲＡＭアクセス信号タ
イミング生成回路において、前記アクセス信号がアクテ
ィブのとき、システムクロックの変化点に同期して動作
開始し、ロウアドレスストローブ信号を発生すると共
に、次の１周期後のシステムクロック変化点にてカラム
アドレスストローブ信号を出力するタイミング発生手段
を設けて構成する。

【００２８】

【作用】上記の構成において、プロセッサ側からＤＲＡ
Ｍ領域に対するアクセス信号がアクティブのとき、ＤＲ
ＡＭに対して所定のタイミングでロウアドレスストロー
ブ、カラムアドレスストローブを出力し、ＤＲＡＭのロ
ウアドレス、カラムアドレスのアクセスを制御するが、
プロセッサからのＤＲＡＭ領域に対するアクセス信号が
アクティブのとき、前記タイミング発生手段はシステム
クロックの変化点に同期して動作し、ロウアドレススト
ローブ信号を発生すると共に、次の１周期後のシステム
クロック変化点にてカラムアドレスストローブ信号を出
力する。

【００２９】このように、タイミング発生手段は前記ア
クティブのとき、システムクロックの変化点すなわち、
システムクロックの立上がり、立ち下がりのいずれの変
化点でも同期して動作開始するようにし、最初の動作時
にロウアドレスストローブ信号を、そして、システムク
ロック１周期後にカラムアドレスストローブ信号を出力
するようにしたことにより、ＤＲＡＭアクセス信号入力
がアクティブ（有効）となった時点からロウアドレスス
トローブがアクティブ（有効）となるまでの最大ディレ
ータイムは、従来のシステムクロック１クロック分か
ら、１／２クロックに短縮され、その分、プロセッサに
おけるリードデータサンプル点までのアクセスタイムを
確保することができる。

【００３０】従って、この発明によれば、ＤＲＡＭアク
セス信号の入力後、速やかにロウアドレスストローブ信
号（／ＲＡＳ），カラムアドレスストローブ信号（／Ｃ
ＡＳ）を発生させることが可能となり、ＤＲＡＭへの高
速なアクセスが可能となるＤＲＡＭアクセス信号タイミ
ング生成回路を提供することができる。

【００３１】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。

【００３２】図１は本発明の一実施例を示すブロック図
である。図１において、１はデコードを行うデコーダ、
２はアービタ、３はＤＲＡＭアクセス有効決定部、１１
はアドレス信号線を介して図示しないＣＰＵからデコー
ダ１に与えられるアドレス信号、１２はアドレス信号１
１のイネーブル信号、１３はデコーダ１からの出力であ
って、アービタ２およびＤＲＡＭアクセス有効決定部３
に与えられるＤＲＡＭアクセス信号である。

【００３３】また、３１はＤＲＡＭアクセス有効決定部
３からＤＲＡＭアクセスタイミングジェネレータ６Ａの
プリセット入力端子に与えられるプリセット入力、４は
リフレッシュタイマ部、５はリフレッシュサイクル信号
タイミングジェネレータである。

【００３４】上記ＤＲＡＭアクセスタイミングジェネレ
ータ６Ａはシフトレジスタにより構成されており、シス
テムクロック６１の立上がり、立下がり両変化点で動作
するタイミングジェネレータである。

【００３５】６１はシステムクロック、６２はＤＲＡＭ
アクセス信号タイミングジェネレータ６Ａの第１段出力
からＤＲＡＭ制御信号出力部７に送られる“／ＡｃｃＲ
ＡＳ”信号、６３は前記ＤＲＡＭアクセス信号タイミン
グジェネレータ６の第３段出力からＤＲＡＭ制御信号出
力部７に送られる“／ＡｃｃＣＡＳ”信号、７はＤＲＡ
Ｍ制御信号出力部である。

【００３６】アドレス信号１１および、アドレスのイネ
ーブル信号１２はＣＰＵから出力され、イネーブル信号
１２出力があるとき、デコーダ１はアドレス信号１１を
デコードし、ＣＰＵがＤＲＡＭの割り付けられたアドレ
ス領域をアクセスするアドレスデータである場合にＤＲ
ＡＭアクセス信号線にＤＲＡＭアクセス信号１３を出力
するものである。

【００３７】デコーダ１はＤＲＡＭアクセス信号出力を
ＤＲＡＭアクセス信号線を介してアービタ２とＤＲＡＭ
アクセス有効決定部３に供給するようにしてある。ま
た、リフレッシュタイマ部４はＤＲＡＭのリフレシュサ
イクルを管理して、ＤＲＡＭのリフレシュ時間において
信号を出力するものであり、システムクロック６１を入
力として動作する。

【００３８】アービタ２は調停回路であり、ＤＲＡＭア
クセス信号１３の出力とリフレッシュタイマ部４の出力
を入力として調停信号を出力するものである。例えば、
アービタ２は調停結果が“Ｌ”のとき、アクセスサイク
ル有効、“Ｈ”のときリフレッシュサイクル有効とし、
アクセスもリフレッシュ要求もない場合は、アクセス有
効の論理であるものとする。

【００３９】ＤＲＡＭアクセス有効決定部３はＤＲＡＭ
のアクセスが有効である時点を決定する回路であり、デ
コーダ１の出力と、アービタ２の出力のノア論理をとる
ものである。リフレッシュタイマ４はシステムクロック
６１に基づいて一定間隔でリフレッシュサイクル要求を
発生するものである。

【００４０】リフレッシュタイミングジェネレータ５
は、アービタ２の出力とシステムクロック６１に基づい
て列（ロウ）およ行（カラム）用のリフレッシュタイミ
ング信号“／ＲＥＦＲＡＳ”と“／ＲＥＦＣＡＳ”を出
力するものであり、ＤＲＡＭアクセス信号タイミング制
御部６は、ＤＲＡＭアクセス有効決定部３からのＤＲＡ
Ｍアクセス有効信号と、システムクロック６１に基づい
てアクセスタイミング信号“／ＡｃｃＲＡＳ”と“／Ａ
ｃｃＣＡＳ”の信号を出力するものである。

【００４１】また、制御信号出力部７は、これらリフレ
ッシュタイミング信号“／ＲＥＦＲＡＳ”と“／ＲＥＦ
ＣＡＳ”およびアクセスタイミング信号“／ＡｃｃＲＡ
Ｓ”と“／ＡｃｃＣＡＳ”に基づいて、“／ＲＡＳ”出
力７１、“／ＣＡＳ”出力７２とアドレスマルチプレク
サ８への選択信号７３を出力するものである。

【００４２】アドレスマルチプレクサ８は多重化アドレ
ス信号線を介して与えられるＣＰＵからの多重化アドレ
ス信号８１と、選択信号線を介して与えられる選択信号
７３とを受けて、ロウカラム多重アドレス信号８２を選
択抽出してＤＲＡＭへ送るものである。

【００４３】上記構成の本装置は、基本的には図３で説
明した従来構成と同じであり、従来システムにおけるＤ
フリップフロップ２連直列接続構成のＤＲＡＭアクセス
信号タイミングジェネレータ６を、システムクロックの
立上がりと立ち下がりで動作するＤＲＡＭアクセス信号
タイミングジェネレータ６Ａに変更した点が異なる。従
って、この構成の変更により動作が異なる部分を中心に
図２のタイミングチャ−トを参照して説明をする。

【００４４】このような構成の本装置は、まず、図示し
ないＣＰＵからアドレスデータ１１をアドレス信号線よ
り受け、また、アドレスイネーブル信号線を介してアド
レスイネーブル信号１２を受けると、アドレスデータが
ＤＲＡＭ領域をアクセスすることを示すアドレスデータ
である場合に、デコーダ１はＤＲＡＭ領域へのアクセス
であることを検知し、ＤＲＡＭアクセス信号線を介して
アービタ２およびＤＲＡＭアクセス有効決定部３に対し
てＤＲＡＭアクセス信号１３を出力する。

【００４５】アービタ２はリフレッシュタイマ４が一定
間隔で送って来るリフレッシュサイクル要求と、上記Ｄ
ＲＡＭアクセス信号とを調停し、調停結果をＤＲＡＭア
クセス有効決定部３とリフレッシュサイクル信号タイミ
ングジェネレータ５に対して出力する。この例では、調
停結果が“Ｌ”のとき、アクセスサイクル有効、“Ｈ”
のときリフレッシュサイクル有効とし、アクセスもリフ
レッシュ要求もない場合は、アクセス有効の論理である
ものとする。

【００４６】リフレッシュサイクル有効の場合、リフレ
ッシュサイクル信号生成回路５が動作し、ＣＡＳビフォ
アＲＡＳリフレッシュサイクルを実行する。ＤＲＡＭア
クセス有効決定部３はＤＲＡＭアクセス信号線からのＤ
ＲＡＭアクセス信号１３が有効かつアービタ２からの調
停結果が、ＤＲＡＭアクセス有効を示していることを検
知すると、後段のＤＲＡＭアクセス信号タイミングジェ
ネレータ６Ａのプリセット入力３１を解除する。

【００４７】前記ＤＲＡＭアクセス信号タイミングジェ
ネレータ６Ａはシステムクロックの立上がり、立下がり
の両変化点で動作するシフトレジスタ構成となってお
り、プリセット入力３１が解除されるとシリアル入力が
“Ｌ”レベルに固定されているので、その後のシステム
クロック６１の最初の変化点（立上がりでも立ち下がり
でも良い）で第１段出力のＱ１出力（アクセス時の“／
ＲＡＳ”信号）６２が“Ｌ”レベルとなり、その後の３
番目の変化点（立上がりでも立ち下がりでも良い）でＱ
３出力（アクセス時の“／ＣＡＳ”信号）６３が“Ｌ”
レベルとなる。

【００４８】前記“／ＲＡＳ”信号６２，“／ＣＡＳ”
信号６３は、ＤＲＡＭ制御信号出力部７を通過してそれ
ぞれ“／ＲＡＳ”出力７１、“／ＣＡＳ”出力７２とし
てＤＲＡＭに与えられ、ＤＲＡＭのアクセスを実行す
る。前記ＤＲＡＭ制御信号出力部７はアクセスサイクル
時とリフレッシュサイクル時の入力信号を“／ＲＡＳ”
７１、“／ＣＡＳ”７２として出力する他に、アドレス
マルチプレクサ８への選択信号線の出力７３でも行う。

【００４９】アドレスマルチプレクサ８は選択信号７３
により、アドレス信号線を介してＣＰＵから入力される
アドレス信号８１をロウ，カラムアドレスに多重化して
信号８２としてＤＲＡＭに送る。図示しないＤＲＡＭは
信号７１，７２，８２およびＣＰＵからのリードライト
信号線により与えられる信号により、アクセスを制御さ
れる。

【００５０】このようにＤＲＡＭアクセス有効時に、シ
ステムクロック６１に同期して動作してアクセスタイミ
ング信号“／ＡｃｃＲＡＳ”と“／ＡｃｃＣＡＳ”の信
号を出力するＤＲＡＭアクセス信号タイミングジェネレ
ータ６Ａとして、システムクロックの変化点すなわち、
システムクロック半サイクル単位で動作する構成とした
ことから、例えば、図２のようなＣＰＵ命令実行サイク
ルで、ＣＰＵからのアドレスイネーブル信号１２に対し
てデコーダ出力１３がディレータイム分だけ、遅れるこ
とでＤＲＡＭアクセス信号タイミングジェネレータ６の
プリセット解除がシステムクロック立上がり後になって
も、システムクロックの変化点Ａで“／ＲＡＳ”出力
が、そして、変化点Ｃで“／ＣＡＳ”出力が出力開始さ
れる。

【００５１】この結果、ＤＲＡＭの“／ＲＡＳ”アクセ
スタイムが１００ｎｓ、システムクロック２０ＭＨｚの
システムの場合でも、ＣＰＵ側のリードデータサンプル
点Ｅに対するデータセットアップタイムを２０ｎｓ程
度、確保することができるようになり、これによってＤ
ＲＡＭのアクセスを確実に実行できるようになる。

【００５２】このように、本システムはタイミング生成
回路に、システムクロックの立上がり、立下がりの両変
化点で動作するシフトレジスタを使用し、ＣＰＵ側から
のＤＲＡＭアクセス信号入力をプリセット解除信号とし
てこのシフトレジスタに入力するようにし、ＤＲＡＭア
クセス信号入力により、当該シフトレジスタのプリセッ
ト解除を行い、その後のシステムクロックの変化点で該
シフトレジスタを動作させて該シフトレジスタの第１段
出力、第３段出力を、ＤＲＡＭアクセス制御信号の行ア
ドレスストローブである“／ＲＡＳ”、列アドレススト
ローブである“／ＣＡＳ”信号としてそれぞれ用いるよ
うにしたので、ＤＲＡＭアクセス信号入力が有効になっ
てから、最初のシステムクロック変化点で、“／ＲＡ
Ｓ”信号を出力でき、その後の第３番目の変化点で、
“／ＣＡＳ”信号を出力できるようになるものである。

【００５３】その結果、ＤＲＡＭアクセス信号入力が有
効となった時点から“／ＲＡＳ”信号有効となるまでの
最大ディレータイムがシステムクロック１クロック分か
ら１／２クロックに短縮され、その分、ＣＰＵにおける
リードデータサンプル点までのアクセスタイムを確保す
ることができる。

【００５４】従って、このシステムによれば、ＤＲＡＭ
アクセス信号の入力後、速やかに“／ＲＡＳ”，“／Ｃ
ＡＳ”信号を発生させることができるようになり、ＤＲ
ＡＭへの高速なアクセスが可能になる。なお、本発明は
上記し、かつ、図面に示す実施例に限定することなく、
その要旨を変更しない範囲内で適宜変形して実施し得る
ものである。

【００５５】

【発明の効果】以上詳述したようにこの発明によれば、
ＤＲＡＭアクセス信号の入力後、速やかにロウアドレス
ストローブ信号（／ＲＡＳ），カラムアドレスストロー
ブ信号（／ＣＡＳ）を発生させることが可能となり、Ｄ
ＲＡＭへの高速なアクセスが可能となるＤＲＡＭアクセ
ス信号タイミング生成回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成を示すブロック
図。

【図２】図１の動作を説明するタイミングチャート。

【図３】従来例を説明するブロック図。

【図４】図３の動作を説明するタイミングチャート。

【符号の説明】

１…デコーダ ２…アービタ ３…ＤＲＡＭアクセス有効決定部 ４…リフレッ
シュタイマ部 ６Ａ…ＤＲＡＭアクセス信号タイミングジェネレータ ７…制御信号出力部 ８…アドレスマルチプレクサ １１…アドレ
ス信号線 １２…イネーブル信号線 １３…ＤＲＡ
Ｍアクセス信号線 ６１…システムクロック ７１…／ＲＡ
Ｓ出力 ７２…／ＣＡＳ出力 ８１…アドレ
ス信号 ８２…ロウカラム多重アドレス信号 ／ＡｃｃＲＡＳ，／ＡｃｃＣＡＳ…アクセスタイミング
信号 ／ＲＥＦＲＡＳ，／ＲＥＦＣＡＳ…リフレッシュタイミ
ング信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システムクロックに同期し、プロセッサ
   側からのダイナミックＲＡＭ領域に対するアクセス信号
   がアクティブのとき、ダイナミックＲＡＭに対して所定
   のタイミングでロウアドレスストローブ信号、カラムア
   ドレスストローブ信号を出力するダイナミックＲＡＭ制
   御回路のダイナミックＲＡＭアクセス信号タイミング生
   成回路において、 前記アクセス信号がアクティブのとき、システムクロッ
   クの変化点に同期して動作開始し、ロウアドレスストロ
   ーブ信号を発生すると共に、次の１周期後のシステムク
   ロック変化点にて、カラムアドレスストローブ信号を出
   力するタイミング発生手段を設けて構成することを特徴
   とするＤＲＡＭアクセス信号タイミング生成回路。