JP3908356B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体集積回路に関し、詳しくはクロック信号に同期させ入力信号をラッチする半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期して動作する半導体装置は、クロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫを同期信号として用いて、他の信号のデータ取り込みを行う。この際、クロック信号ＣＬＫの立ち上がりエッジで確実にデータを取り込むためには、立ち上がりエッジよりセットアップタイムＴｓ前にはデータが確定していなければならず、また立ち上がりエッジの後少なくともホールドタイムＴｈの間はデータを保たなければならない。これらセットアップタイムＴｓ及びホールドタイムＴｈは、カタログに記載されており、ユーザはこのカタログ記載のセットアップタイムＴｓ及びホールドタイムＴｈが確保されるように、クロック信号ＣＬＫ及び他の信号を半導体装置に供給する必要がある。
【０００３】
例えば、クロックサイクルが10ｎｓであり、セットアップタイムＴｓ及びホールドタイムＴｈが各々3 ｎｓである場合、クロック信号ＣＬＫの立ち上がりエッジを中心として前後6 ｎｓの間は、データ信号の有効な値を持続させる必要がある。
【０００４】
【発明が解決しようとする課題】
半導体装置の動作速度を向上させるためには、クロック信号ＣＬＫの周波数を高くして、データ入出力速度を速くする必要がある。しかしながら例えば、クロックサイクルを5 ｎｓにした場合に、セットアップタイムＴｓ及びホールドタイムＴｈは比例的に各々1.5 ｎｓになり、クロックサイクル5 ｎｓのうちの3 ｎｓの期間に、ユーザはデータ有効期間を一致させなければならない。逆に言えば、クロックサイクル5 ｎｓのうちの2 ｎｓの間に、データ変化を行わなければならない。このように、クロック信号ＣＬＫの周波数が高くなるにつれて、データ供給タイミングに関してユーザ側に要求される精度が厳しくなるので、システムを構築するのが難しくなる。
【０００５】
従って、ユーザ側にとっては、このようにセットアップタイムＴｓ及びホールドタイムＴｈで要求されるデータ供給タイミングではなく、より緩やかな条件でデータ供給可能であることが望ましい。例えば、クロックサイクルが5 ｎｓである場合に、要求されるデータ変化タイミングが、このクロックサイクルと同一の5 ｎｓの範囲内で許容されるならば、ユーザ側にとっては最も緩やかな条件となる。即ち、１クロックサイクル期間内で任意のタイミングでのデータ変化を許容して、変化後の信号レベルをデータとして読み込む構成とすれば、ユーザ側はデータ変化のタイミングを１クロックサイクル期間内にさえ納めればよく、システムを構築するのが容易になる。
【０００６】
従って本発明は、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして読み込み可能な半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明に於ては、半導体集積回路は、クロック信号の１クロックサイクルの期間である所定期間内に信号レベルが変化する複数の入力信号に関して該所定期間内で最も遅い信号変化タイミングを検出するタイミング検出回路と、該最も遅い信号変化タイミングに信号変化タイミングが一致するように、該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、該タイミング検出回路により検出された該最も遅い信号変化タイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【０００８】
上記発明に於いては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【０００９】
請求項２の発明に於ては、請求項１記載の半導体集積回路に於て、クロック信号を受け取り、前記最も遅い信号変化タイミングに信号変化タイミングが一致するように、該クロック信号を遅延させる第２の遅延調整回路と、該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００１０】
上記発明に於いては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００１１】
請求項３の発明に於ては、請求項２記載の半導体集積回路に於て、前記タイミング検出回路は、前記複数の入力信号の各々に対応して設けられ対応する入力信号の信号レベルが変化するとセットされる複数のラッチ回路と、該複数のラッチ回路が全てセットされると出力を変化させる回路を含むことを特徴とする。
【００１２】
上記発明に於いては、単純な回路構成によって、最も遅い信号変化タイミングを検出することが出来る。請求項４の発明に於ては、請求項２記載の半導体集積回路に於て、前記所定期間は、前記クロック信号の１サイクルであることを特徴とする。上記発明に於いては、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして確実に読み込むことが出来る。
【００１３】
請求項５の発明に於ては、請求項２記載の半導体集積回路に於て、前記第１の遅延調整回路及び前記第２の遅延調整回路は、キャリブレーションモードに於いて動作することを特徴とする。上記発明に於いては、キャリブレーションモードに於いて入力信号の遅延量及びクロック信号の遅延量を適切な値に設定し、その後の通常動作モードで既に設定された遅延量を用いて確実なデータ読み込みを実現することが出来る。
【００１４】
請求項６の発明に於ては、請求項５記載の半導体集積回路に於て、コマンド入力により前記キャリブレーションモードを設定するコマンド検出回路を更に含むことを特徴とする。上記発明に於いては、キャリブレーションモードをコマンド入力により設定することが出来る。
【００１５】
請求項７の発明に於ては、請求項５記載の半導体集積回路に於て、電源投入を検出することにより前記キャリブレーションモードを設定する電源投入検出回路を更に含むことを特徴とする。上記発明に於いては、キャリブレーションモードを電源投入により設定することが出来る。
【００１６】
請求項８の発明に於ては、請求項５記載の半導体集積回路に於て、電源電圧及び温度を監視して変化を検出することにより前記キャリブレーションモードを設定する検出・設定回路を更に含むことを特徴とする。上記発明に於いては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定することが出来る。
【００１７】
請求項９の発明に於ては、請求項８記載の半導体集積回路に於て、前記検出・設定回路は、電源電圧及び温度を監視して変化を検出する検出回路と、該検出回路からの通知により前記キャリブレーションモードを設定すると共に、前記タイミング検出回路が前記最も遅い信号変化タイミングを検出した回数を計数して、計数値が所定値になると前記キャリブレーションモードを解除する設定回路を含むことを特徴とする。
【００１８】
上記発明に於いては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定すると共に、遅延量調整を所定回数実行した段階でキャリブレーションモードを解除することが出来る。請求項１０の発明に於ては、半導体集積回路は、複数の入力信号のうちで最もタイミングの遅い信号を検出するタイミング検出回路と、該最もタイミングの遅い信号と同期するように該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、該タイミング検出回路により検出された該最もタイミングの遅い信号のタイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００１９】
上記発明に於いては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００２０】
請求項１１の発明に於ては、請求項１０記載の半導体集積回路に於て、クロック信号を受け取り、前記最もタイミングの遅い信号に同期するように、該クロック信号を遅延させる第２の遅延調整回路と、該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００２１】
上記発明に於いては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００２２】
【発明の実施の形態】
以下に於いて、本発明の実施例を添付の図面を用いて説明する。
図１は、本発明による信号入力回路の第１の実施例を示す。
図１の信号入力回路は、ラッチ１１−１及び１１−２、ＮＡＮＤ回路１２、ＤＬＬ回路１３−１乃至１３−３、遅延回路１４、及びラッチ１５−１及び１５−２を含む。ＤＬＬ回路１３−１乃至１３−３の各々は、信号の遅延量を調整する遅延調整回路であり、位相比較回路２０、遅延制御回路２１、及び遅延回路２２を含む。ラッチ１１−１及び１１−２の各々は、ＮＡＮＤ回路２３及び２４を含む。
【００２３】
図１の信号入力回路に於いては、クロック信号ＣＬＫの立ち下がりでラッチ１１−１及び１１−２をリセットして、ラッチ１１−１及び１１−２の出力を全てＬＯＷにする。リセットされた後、ラッチ１１−１は入力信号Ａの立ち下がりでセットされて、出力をＨＩＧＨにする。またラッチ１１−２は入力信号Ｂの立ち下がりでセットされて、出力をＨＩＧＨにする。ラッチ１１−１及び１１−２の出力は、ＮＡＮＤ回路１２に入力される。従って、ラッチ１１−１及び１１−２が共にセットされたタイミングで、ＮＡＮＤ回路１２はＬＯＷを出力する。即ち、ＮＡＮＤ回路１２の出力がＨＩＧＨからＬＯＷに変化するタイミングが、入力信号Ａ及びＢのうちで最も遅い信号の変化タイミングに一致することになる。
【００２４】
このようにラッチ１１−１及び１１−２とＮＡＮＤ回路１２とは、最も遅い信号の変化タイミングを検出するタイミング検出回路を構成する。
なお図１では入力信号の数は２つとして示されるが、入力信号の数は２つ以上の任意の数ｎであってよい。この場合、ｎ入力のＮＡＮＤ回路１２が出力する立ち下がりエッジは、ｎ個の信号のうちで最も遅い信号の変化タイミングに一致することになる。
【００２５】
ＮＡＮＤ回路１２から出力される立ち下がりエッジは、ＤＬＬ回路１３−１乃至１３−３に入力される。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫの立ち上がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、クロック信号ＣＬＫを遅延させて位相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａを入力として受け取り、入力信号Ａの立ち下がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、入力信号Ａを遅延させて位相を調整する。またＤＬＬ回路１３−３は、更に入力信号Ｂを入力として受け取り、入力信号Ｂの立ち下がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、入力信号Ｂを遅延させて位相を調整する。
【００２６】
なおＤＬＬ回路１３−１乃至１３−３は、立ち下がりエッジと立ち上がりエッジのどの組み合わせに対して位相調整を行うかで、厳密には回路構成が異なる。しかし後述するように、殆ど同一の回路構成であるので、説明の簡略化のために、その構成要素である位相比較回路２０、遅延制御回路２１、及び遅延回路２２は同一の番号で参照してある。
【００２７】
ＤＬＬ回路１３−１で位相の調整されたクロック信号ＣＬＫは、遅延回路１４を介して、遅延クロック信号ＣＬＫ１としてラッチ１５−１及び１５−２に供給される。またＤＬＬ回路１３−２及び１３−３で位相の調整された入力信号Ａ及びＢは、各々遅延入力信号Ａ１及びＢ１として、ラッチ１５−１及び１５−２に供給される。
【００２８】
ＤＬＬ回路１３−１から出力される位相の調整されたクロック信号ＣＬＫは、入力信号Ａ及びＢのうちで最も遅い信号に同期がとれている。また入力信号Ａ及びＢを位相調整して得られる遅延入力信号Ａ１及びＢ１もまた、入力信号Ａ及びＢのうちで最も遅い信号に同期がとれている。この位相の調整されたクロック信号ＣＬＫを、遅延回路１４で所定のセットアップタイムＴｓ分だけ遅延させて、遅延クロック信号ＣＬＫ１としてラッチ１５−１及び１５−２に供給している。従って、ラッチ１５−１及び１５−２は、この遅延クロック信号ＣＬＫ１を同期信号として用いて、全ての入力信号を確実に読み込むことが出来る。
【００２９】
なお上記動作は、図１の信号入力回路を組み込んだ半導体装置に於いて、キャリブレーションモード中に行われる。即ち、キャリブレーションモード中にＤＬＬ回路１３−１乃至１３−３の位相調整量を適切な値に設定することで、キャリブレーションモード後の通常動作モードに於いて、入力信号を確実に読み込むことが可能になる。ラッチ１５−１及び１５−２に読み込まれたデータは、半導体装置内部の内部回路に供給される。
【００３０】
図２は、図１の信号入力回路の動作を説明するためのタイミングチャートである。
図２に示されるように、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する１サイクル内で変化する信号が、入力信号Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号線の配線長の違い、配線容量の違い、信号出力側の回路特性の違い等の理由で、図２に示されるように、異なったタイミングで信号入力回路に供給される。
【００３１】
信号入力回路は、ＤＬＬ回路１３−２及び１３−３によって入力信号Ａ及びＢの位相を調整して、図２に示されるように最も遅い入力信号にタイミングの合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅延した遅延クロック信号ＣＬＫ１を生成する。この遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及びＢ１を読み込む。従って、遅延回路１４が設定する適切なセットアップタイムＴｓとホールドタイムＴｈを確保しながら、遅延入力信号Ａ１及びＢ１を読み込むことが出来る。
【００３２】
このようにして図１の信号入力回路は、最も遅い入力信号のタイミングに全ての入力信号のタイミングを合わせ、更に最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅れた遅延クロック信号を用いて、これらの入力信号を読み込む。従って、入力信号がクロック信号ＣＬＫの１サイクル内の何処のタイミングで変化しようとも、所定のセットアップタイムＴｓ及びホールドタイムＴｈを確保しながら確実に入力信号を取り込むことが出来る。
【００３３】
図３は、位相比較回路２０の回路構成を示す回路図である。
図３の位相比較回路２０は、エッジタイミング比較回路３０、バイナリカウンタ６０、及びパルス生成回路８０を含む。
エッジタイミング比較回路３０は、ＮＡＮＤ回路３１乃至４５、インバータ４６乃至５１、容量５２及び５３、及びＮＯＲ回路５４を含む。バイナリカウンタ６０は、ＮＡＮＤ回路６１乃至６８及びインバータ６９乃至７１を含む。パルス生成回路８０は、ＮＡＮＤ回路８１乃至８６、複数のインバータ８７乃至９２を含む。
【００３４】
エッジタイミング比較回路３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。なお立ち下がりエッジ間の時間的前後関係を判定する場合には、入力信号Ｓ１及びＳ２をインバータで反転してから、エッジタイミング比較回路３０に入力すればよい。また立ち上がりエッジ及び立ち下がりエッジ間の前後関係を判定したい場合には、入力信号Ｓ１及びＳ２の一方をインバータで反転してから、図３のエッジタイミング比較回路に入力すればよい。入力信号Ｓ１及びＳ２の一方が図１のＮＡＮＤ回路１２の出力に対応し、もう一方がクロック信号ＣＬＫ、入力信号Ａ、或いは入力信号Ｂに対応する。
【００３５】
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路３１及び３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路３３及び３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＨＩＧＨ及びＬＯＷとなる。
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路３７の出力がＬＯＷとなり、ＮＯＲ回路５４の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路５４からの出力は、ＮＡＮＤ回路３８乃至４１からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路４２乃至４５からなる２つのラッチに入力される。従って、ＮＡＮＤ回路４２及び４３からなるラッチの出力Ｍ１及びＭ２は、ラッチ出力Ｌ１及びＬ２と同様に、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路４４及び４５からなるラッチの出力Ｍ３及びＭ４は、ラッチ出力Ｌ３及びＬ４と同様に、それぞれＨＩＧＨ及びＬＯＷとなる。
【００３６】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路８０のＮＡＮＤ回路８２が出力をＬＯＷに変化させることになる。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力Ｍ１及びＭ２はＬＯＷ及びＨＩＧＨとなり、またラッチ出力Ｍ３及びＭ４もまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路８０のＮＡＮＤ回路８１が出力をＬＯＷに変化させることになる。
【００３７】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路３５及びインバータ４９による信号遅延の影響で、ＮＡＮＤ回路３３及び３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＨＩＧＨ及びＬＯＷとなる。この場合、ラッチ出力Ｍ１及びＭ２はＬＯＷ及びＨＩＧＨであり、ラッチ出力Ｍ３及びＭ４はＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのまま変化させない。
【００３８】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図３の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ６０は、エッジタイミング比較回路３０のＮＡＮＤ回路３６からの信号を１／２分周して、分周信号Ｄ１をインバータ７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ７０から出力する。ＮＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００３９】
パルス信号生成回路８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路８２の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路８１の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８２の出力が複数のインバータ８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に供給される。ＮＡＮＤ回路８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路８０は、信号Ａ及びＢとして、交互にＨＩＧＨパルスを出力することになる。
【００４０】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路８１の出力が複数のインバータ８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８３及び８４に供給される。ＮＡＮＤ回路８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路８０は、信号Ｃ及びＤとして、交互にＨＩＧＨパルスを出力することになる。
【００４１】
これらの信号Ａ乃至Ｄが、図１の遅延制御回路２１に供給される。
図４は、遅延制御回路２１の回路構成を示す回路図である。
遅延制御回路２１は、ＮＯＲ回路１０１−０乃至１０１−ｎ、インバータ１０２−１乃至１０２−ｎ、ＮＡＮＤ回路１０３−１乃至１０３−ｎ、ＮＭＯＳトランジスタ１０４−１乃至１０４−ｎ、ＮＭＯＳトランジスタ１０５−１乃至１０５−ｎ、ＮＭＯＳトランジスタ１０６−１乃至１０６−ｎ、及びＮＭＯＳトランジスタ１０７−１乃至１０７−ｎを含む。リセット信号ＲＥＳＥＴがＬＯＷにされると、遅延制御回路２１はリセットされる。即ち、リセット信号ＲＥＳＥＴがＬＯＷになると、ＮＡＮＤ回路１０３−１乃至１０３−ｎの出力がＨＩＧＨになり、インバータ１０２−１乃至１０２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路１０３−１乃至１０３−ｎとインバータ１０２−１乃至１０２−ｎとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号ＲＥＳＥＴで設定された初期状態は、リセット信号ＲＥＳＥＴがＨＩＧＨに戻っても保持される。
【００４２】
この初期状態では、図１４に示されるように、ＮＯＲ回路１０１−０の出力Ｐ０はＨＩＧＨであり、ＮＯＲ回路１０１−１乃至１０１−ｎの出力Ｐ１乃至ＰｎはＬＯＷである。即ち出力Ｐ０だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−１がオンになる。このときＮＭＯＳトランジスタ１０６−１がオンであるので、ＮＡＮＤ回路１０３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−１とインバータ１０２−１からなるラッチに保持される。またこの時出力Ｐ０はＨＩＧＨからＬＯＷに変化し、出力Ｐ１はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ１のみがＨＩＧＨになる。
【００４３】
次に信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−２がオンになる。このときＮＭＯＳトランジスタ１０６−２がオンになっているので、ＮＡＮＤ回路１０３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−２とインバータ１０２−２からなるラッチに保持される。またこの時出力Ｐ１はＨＩＧＨからＬＯＷに変化し、出力Ｐ２はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ２だけがＨＩＧＨになる。
【００４４】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨＩＧＨである出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。
【００４５】
信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨＩＧＨである出力Ｐを一つずつ左にずらしていくことが出来る。
これらの出力信号Ｐ０乃至Ｐｎを遅延回路２２に供給することで、位相調整対象である信号の遅延量を調整する。
【００４６】
図５は、図１の遅延回路２２の回路構成を示す回路図である。
図５の遅延回路２２は、ＮＡＮＤ回路１１１−０乃至１１１−ｎ、インバータ１１２−０乃至１１２−ｎ、ＮＡＮＤ回路１１３−０乃至１１３−ｎ、及びインバータ１１４を含む。ＮＡＮＤ回路１１３−０乃至１１３−ｎの一方の入力には、遅延制御回路２１の出力Ｐ０乃至Ｐｎが入力され、もう一方の入力には、入力信号ＳＩをインバータ１１４で反転した信号が供給される。この入力信号ＳＩが、位相調整対象の信号である。
【００４７】
出力Ｐ０乃至Ｐｎのうちで一つだけがＨＩＧＨであるので、このＨＩＧＨ信号を受け取るＮＡＮＤ回路１１３−０乃至１１３−ｎのうちの一つが、入力信号ＳＩを出力する。それ以外のＮＡＮＤ回路１１３−０乃至１１３−ｎは、常にＨＩＧＨを出力する。このＨＩＧＨ出力を一方の入力に受け取るＮＡＮＤ回路１１１−０乃至１１１−ｎは、もう一方の入力に対するインバータとして動作する。
【００４８】
従って、例えば出力Ｐｎ−１がＨＩＧＨであり、ＮＡＮＤ回路１１３−ｎ−１が入力信号ＳＩを出力するとする。この場合、この入力信号ＳＩは、ＮＡＮＤ回路１１１−ｎ−１、インバータ１１２−ｎ−１、・・・、ＮＡＮＤ回路１１１−０、インバータ１１２−０を伝播して、出力信号ＳＯとして出力される。
従って、出力信号Ｐ０乃至Ｐｎのうちで唯一ＨＩＧＨである信号の位置に応じて、出力信号ＳＯの遅延量は変化することになる。出力信号Ｐ０がＨＩＧＨである場合には、遅延量は最小であり、出力信号ＰｎがＨＩＧＨである場合には、遅延量は最大である。
【００４９】
このように、図３の位相比較回路２０を用いて２つの信号間でエッジの前後関係を比較し、この前後関係に応じて、図４の遅延制御回路２１によって図５の遅延回路２２の遅延量を制御する。これによって、２つの信号のエッジタイミングが一致するように、一方の信号の遅延量を調整することが出来る。即ち、図１のＤＬＬ回路１３−１乃至１３−３に於いて、クロック信号ＣＬＫ、入力信号Ａ、入力信号Ｂを、最も遅い信号のタイミングに合わせることが出来る。
【００５０】
図６は、本発明による信号入力回路の第２の実施例を示す。
図６の信号入力回路は、図１のラッチ１１−１及び１１−２及びＮＡＮＤ回路１２の代わりに、ラッチ１１Ａ−１及び１１Ａ−２及びＮＯＲ回路１２Ａを含む。図６のラッチ１１Ａ−１及び１１Ａ−２の各々は、ＮＯＲ回路２５及び２６を含む。
【００５１】
図７は、図６の信号入力回路の動作を説明するためのタイミングチャートである。図７を参照しながら、図６の信号入力回路の動作を説明する。
図７に示されるように、クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化する１サイクル内で変化する信号が、入力信号Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号線の配線長の違い、配線容量の違い、信号出力側の回路特性の違い等の理由で、図７に示されるように、異なったタイミングで信号入力回路に供給される。
【００５２】
図６の信号入力回路に於いては、クロック信号ＣＬＫの立ち上がりでラッチ１１Ａ−１及び１１Ａ−２をリセットして、ラッチ１１Ａ−１及び１１Ａ−２の出力を全てＨＩＧＨにする。リセットされた後、ラッチ１１Ａ−１は入力信号Ａの立ち上がりでセットされて、出力をＬＯＷにする。またラッチ１１Ａ−２は入力信号Ｂの立ち上がりでセットされて、出力をＬＯＷにする。ラッチ１１Ａ−１及び１１Ａ−２の出力は、ＮＯＲ回路１２Ａに入力される。従って、ラッチ１１Ａ−１及び１１Ａ−２が共にセットされたタイミングで、ＮＯＲ回路１２ＡはＨＩＧＨを出力する。即ち、ＮＯＲ回路１２Ａの出力がＬＯＷからＨＩＧＨに変化するタイミングが、入力信号Ａ及びＢのうちで最も遅い信号の変化タイミングに一致することになる。
【００５３】
ＮＯＲ回路１２Ａから出力される立ち上がりエッジは、ＤＬＬ回路１３−１乃至１３−３に入力される。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、クロック信号ＣＬＫを遅延させて位相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａを入力として受け取り、入力信号Ａの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、入力信号Ａを遅延させて位相を調整する。またＤＬＬ回路１３−３は、更に入力信号Ｂを入力として受け取り、入力信号Ｂの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、入力信号Ｂを遅延させて位相を調整する。
【００５４】
即ち信号入力回路は、ＤＬＬ回路１３−２及び１３−３によって入力信号Ａ及びＢの位相を調整して、図７に示されるように最も遅い入力信号にタイミングの合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅延した遅延クロック信号ＣＬＫ１を生成する。この遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及びＢ１を読み込む。従って、遅延回路１４が設定する適切なセットアップタイムＴｓとホールドタイムＴｈを確保しながら、遅延入力信号Ａ１及びＢ１を読み込むことが出来る。
【００５５】
第１の実施例の場合には、クロック信号の１サイクル内にＨＩＧＨからＬＯＷになる信号を入力したが、図２の実施例の場合には、クロック信号の１サイクル内にＬＯＷからＨＩＧＨになる信号を用いて、クロック信号及び入力信号の位相調整を行うことが出来る。
図８は、本発明による信号入力回路の第３の実施例を示す。図８に於いて、図１と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００５６】
図８の信号入力回路は、図１の信号入力回路に加えて、コマンド検出回路１６が設けられる。コマンド検出回路１６は、キャリブレーションモードを指定するコマンド入力が外部からなされると、位相比較回路２０及び遅延制御回路２１を駆動させる。その後通常動作モードを指定するコマンド入力がなされると、位相比較回路２０及び遅延制御回路２１を停止させる。コマンド検出回路１６の構成は通常のコマンドデコーダ等の構成でよく、また位相比較回路２０及び遅延制御回路２１の駆動・停止に関する制御は、例えば回路の電源供給を制御すればよく、従来技術の範囲内であるので説明を省略する。
【００５７】
なお図８のコマンド検出回路１６の代わりに、半導体装置の電源が投入されたことを検知するパワーアップ検出回路を設けてもよい。この場合、電源投入検出から例えば所定期間の間をキャリブレーションモードとし、この期間だけ位相比較回路２０及び遅延制御回路２１を駆動させる構成とすればよい。
図９は、本発明による信号入力回路の第４の実施例を示す。図９に於いて、図１と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００５８】
図９の信号入力回路は、制御信号生成回路１７及び温度・電源変動検出回路１８を含む。温度・電源変動検出回路１８は、温度の変化及び半導体装置の電源電圧の変化を監視し、変化が検出された場合には、制御信号生成回路１７にこれを通知する。制御信号生成回路１７は、温度変化或いは電源電圧の変化を通知されると、動作モードをキャリブレーションモードにして、位相比較回路２０及び遅延制御回路２１を駆動させる。制御信号生成回路１７は、ＮＡＮＤ回路１２から出力される立ち下がりエッジをカウントし、計数値が所定値となるとキャリブレーションモードを終了して、位相比較回路２０及び遅延制御回路２１を停止させる。
【００５９】
温度変化或いは電源電圧の変化が生じた場合には、遅延回路２２の遅延量が最適値でなくなる可能性が高い。図９の構成に於いては、このような場合に、自動的にキャリブレーションモードに設定することで、遅延回路２２の遅延量を再び最適値に設定し直すことが可能である。なおこの場合、温度・電源変動検出回路１８の出力を、半導体装置外部に出力する構成とすることが望ましい。これによって、ユーザは、キャリブレーションモードが設定されたことを知り、キャリブレーションのための入力信号を半導体装置に供給することが出来る。
【００６０】
なお制御信号生成回路１７はカウンタを含む単純な論理回路で構成可能であり、また温度・電源変動検出回路１８のように温度変動或いは電源変動を検出する回路は、従来技術でよく知られた回路であるので、詳細な説明は省略する。
以上本発明は実施例に基づいて説明されたが、本発明は上述の実施例に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更が可能である。
【００６１】
【発明の効果】
請求項１の発明に於ては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００６２】
請求項２の発明に於ては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００６３】
請求項３の発明に於ては、単純な回路構成によって、最も遅い信号変化タイミングを検出することが出来る。請求項４の発明に於ては、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして確実に読み込むことが出来る。請求項５の発明に於ては、キャリブレーションモードに於いて入力信号の遅延量及びクロック信号の遅延量を適切な値に設定し、その後の通常動作モードで既に設定された遅延量を用いて確実なデータ読み込みを実現することが出来る。
【００６４】
請求項６の発明に於ては、キャリブレーションモードをコマンド入力により設定することが出来る。請求項７の発明に於ては、キャリブレーションモードを電源投入により設定することが出来る。請求項８の発明に於ては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定することが出来る。
【００６５】
請求項９の発明に於ては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定すると共に、遅延量調整を所定回数実行した段階でキャリブレーションモードを解除することが出来る。請求項１０の発明に於ては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００６６】
請求項１１の発明に於ては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【図面の簡単な説明】
【図１】本発明による信号入力回路の第１の実施例を示す図である。
【図２】図１の信号入力回路の動作を説明するためのタイミングチャートである。
【図３】位相比較回路２０の回路構成を示す回路図である。
【図４】遅延制御回路２１の回路構成を示す回路図である。
【図５】図１の遅延回路２２の回路構成を示す回路図である。
【図６】本発明による信号入力回路の第２の実施例を示す図である。
【図７】図６の信号入力回路の動作を説明するためのタイミングチャートである。
【図８】本発明による信号入力回路の第３の実施例を示す図である。
【図９】本発明による信号入力回路の第４の実施例を示す図である。
【符号の説明】
１１−１、１１−２ ラッチ
１２ ＮＡＮＤ回路
１３−１、１３−２、１３−３ ＤＬＬ回路
１４ 遅延回路
１５−１、１５−２ ラッチ
１６ コマンド検出回路
１７ 制御信号生成回路
１８ 温度・電源変動検出回路
２０ 位相比較回路
２１ 遅延制御回路
２２ 遅延回路
２３、２４ ＮＡＮＤ回路
３０ エッジタイミング比較回路
６０ バイナリカウンタ
８０ パルス生成回路
【発明の属する技術分野】
本発明は一般に半導体集積回路に関し、詳しくはクロック信号に同期させ入力信号をラッチする半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期して動作する半導体装置は、クロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫを同期信号として用いて、他の信号のデータ取り込みを行う。この際、クロック信号ＣＬＫの立ち上がりエッジで確実にデータを取り込むためには、立ち上がりエッジよりセットアップタイムＴｓ前にはデータが確定していなければならず、また立ち上がりエッジの後少なくともホールドタイムＴｈの間はデータを保たなければならない。これらセットアップタイムＴｓ及びホールドタイムＴｈは、カタログに記載されており、ユーザはこのカタログ記載のセットアップタイムＴｓ及びホールドタイムＴｈが確保されるように、クロック信号ＣＬＫ及び他の信号を半導体装置に供給する必要がある。
【０００３】
例えば、クロックサイクルが10ｎｓであり、セットアップタイムＴｓ及びホールドタイムＴｈが各々3 ｎｓである場合、クロック信号ＣＬＫの立ち上がりエッジを中心として前後6 ｎｓの間は、データ信号の有効な値を持続させる必要がある。
【０００４】
【発明が解決しようとする課題】
半導体装置の動作速度を向上させるためには、クロック信号ＣＬＫの周波数を高くして、データ入出力速度を速くする必要がある。しかしながら例えば、クロックサイクルを5 ｎｓにした場合に、セットアップタイムＴｓ及びホールドタイムＴｈは比例的に各々1.5 ｎｓになり、クロックサイクル5 ｎｓのうちの3 ｎｓの期間に、ユーザはデータ有効期間を一致させなければならない。逆に言えば、クロックサイクル5 ｎｓのうちの2 ｎｓの間に、データ変化を行わなければならない。このように、クロック信号ＣＬＫの周波数が高くなるにつれて、データ供給タイミングに関してユーザ側に要求される精度が厳しくなるので、システムを構築するのが難しくなる。
【０００５】
従って、ユーザ側にとっては、このようにセットアップタイムＴｓ及びホールドタイムＴｈで要求されるデータ供給タイミングではなく、より緩やかな条件でデータ供給可能であることが望ましい。例えば、クロックサイクルが5 ｎｓである場合に、要求されるデータ変化タイミングが、このクロックサイクルと同一の5 ｎｓの範囲内で許容されるならば、ユーザ側にとっては最も緩やかな条件となる。即ち、１クロックサイクル期間内で任意のタイミングでのデータ変化を許容して、変化後の信号レベルをデータとして読み込む構成とすれば、ユーザ側はデータ変化のタイミングを１クロックサイクル期間内にさえ納めればよく、システムを構築するのが容易になる。
【０００６】
従って本発明は、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして読み込み可能な半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１の発明に於ては、半導体集積回路は、クロック信号の１クロックサイクルの期間である所定期間内に信号レベルが変化する複数の入力信号に関して該所定期間内で最も遅い信号変化タイミングを検出するタイミング検出回路と、該最も遅い信号変化タイミングに信号変化タイミングが一致するように、該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、該タイミング検出回路により検出された該最も遅い信号変化タイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【０００８】
上記発明に於いては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【０００９】
請求項２の発明に於ては、請求項１記載の半導体集積回路に於て、クロック信号を受け取り、前記最も遅い信号変化タイミングに信号変化タイミングが一致するように、該クロック信号を遅延させる第２の遅延調整回路と、該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００１０】
上記発明に於いては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００１１】
請求項３の発明に於ては、請求項２記載の半導体集積回路に於て、前記タイミング検出回路は、前記複数の入力信号の各々に対応して設けられ対応する入力信号の信号レベルが変化するとセットされる複数のラッチ回路と、該複数のラッチ回路が全てセットされると出力を変化させる回路を含むことを特徴とする。
【００１２】
上記発明に於いては、単純な回路構成によって、最も遅い信号変化タイミングを検出することが出来る。請求項４の発明に於ては、請求項２記載の半導体集積回路に於て、前記所定期間は、前記クロック信号の１サイクルであることを特徴とする。上記発明に於いては、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして確実に読み込むことが出来る。
【００１３】
請求項５の発明に於ては、請求項２記載の半導体集積回路に於て、前記第１の遅延調整回路及び前記第２の遅延調整回路は、キャリブレーションモードに於いて動作することを特徴とする。上記発明に於いては、キャリブレーションモードに於いて入力信号の遅延量及びクロック信号の遅延量を適切な値に設定し、その後の通常動作モードで既に設定された遅延量を用いて確実なデータ読み込みを実現することが出来る。
【００１４】
請求項６の発明に於ては、請求項５記載の半導体集積回路に於て、コマンド入力により前記キャリブレーションモードを設定するコマンド検出回路を更に含むことを特徴とする。上記発明に於いては、キャリブレーションモードをコマンド入力により設定することが出来る。
【００１５】
請求項７の発明に於ては、請求項５記載の半導体集積回路に於て、電源投入を検出することにより前記キャリブレーションモードを設定する電源投入検出回路を更に含むことを特徴とする。上記発明に於いては、キャリブレーションモードを電源投入により設定することが出来る。
【００１６】
請求項８の発明に於ては、請求項５記載の半導体集積回路に於て、電源電圧及び温度を監視して変化を検出することにより前記キャリブレーションモードを設定する検出・設定回路を更に含むことを特徴とする。上記発明に於いては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定することが出来る。
【００１７】
請求項９の発明に於ては、請求項８記載の半導体集積回路に於て、前記検出・設定回路は、電源電圧及び温度を監視して変化を検出する検出回路と、該検出回路からの通知により前記キャリブレーションモードを設定すると共に、前記タイミング検出回路が前記最も遅い信号変化タイミングを検出した回数を計数して、計数値が所定値になると前記キャリブレーションモードを解除する設定回路を含むことを特徴とする。
【００１８】
上記発明に於いては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定すると共に、遅延量調整を所定回数実行した段階でキャリブレーションモードを解除することが出来る。請求項１０の発明に於ては、半導体集積回路は、複数の入力信号のうちで最もタイミングの遅い信号を検出するタイミング検出回路と、該最もタイミングの遅い信号と同期するように該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、該タイミング検出回路により検出された該最もタイミングの遅い信号のタイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００１９】
上記発明に於いては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００２０】
請求項１１の発明に於ては、請求項１０記載の半導体集積回路に於て、クロック信号を受け取り、前記最もタイミングの遅い信号に同期するように、該クロック信号を遅延させる第２の遅延調整回路と、該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする。
【００２１】
上記発明に於いては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００２２】
【発明の実施の形態】
以下に於いて、本発明の実施例を添付の図面を用いて説明する。
図１は、本発明による信号入力回路の第１の実施例を示す。
図１の信号入力回路は、ラッチ１１−１及び１１−２、ＮＡＮＤ回路１２、ＤＬＬ回路１３−１乃至１３−３、遅延回路１４、及びラッチ１５−１及び１５−２を含む。ＤＬＬ回路１３−１乃至１３−３の各々は、信号の遅延量を調整する遅延調整回路であり、位相比較回路２０、遅延制御回路２１、及び遅延回路２２を含む。ラッチ１１−１及び１１−２の各々は、ＮＡＮＤ回路２３及び２４を含む。
【００２３】
図１の信号入力回路に於いては、クロック信号ＣＬＫの立ち下がりでラッチ１１−１及び１１−２をリセットして、ラッチ１１−１及び１１−２の出力を全てＬＯＷにする。リセットされた後、ラッチ１１−１は入力信号Ａの立ち下がりでセットされて、出力をＨＩＧＨにする。またラッチ１１−２は入力信号Ｂの立ち下がりでセットされて、出力をＨＩＧＨにする。ラッチ１１−１及び１１−２の出力は、ＮＡＮＤ回路１２に入力される。従って、ラッチ１１−１及び１１−２が共にセットされたタイミングで、ＮＡＮＤ回路１２はＬＯＷを出力する。即ち、ＮＡＮＤ回路１２の出力がＨＩＧＨからＬＯＷに変化するタイミングが、入力信号Ａ及びＢのうちで最も遅い信号の変化タイミングに一致することになる。
【００２４】
このようにラッチ１１−１及び１１−２とＮＡＮＤ回路１２とは、最も遅い信号の変化タイミングを検出するタイミング検出回路を構成する。
なお図１では入力信号の数は２つとして示されるが、入力信号の数は２つ以上の任意の数ｎであってよい。この場合、ｎ入力のＮＡＮＤ回路１２が出力する立ち下がりエッジは、ｎ個の信号のうちで最も遅い信号の変化タイミングに一致することになる。
【００２５】
ＮＡＮＤ回路１２から出力される立ち下がりエッジは、ＤＬＬ回路１３−１乃至１３−３に入力される。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫの立ち上がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、クロック信号ＣＬＫを遅延させて位相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａを入力として受け取り、入力信号Ａの立ち下がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、入力信号Ａを遅延させて位相を調整する。またＤＬＬ回路１３−３は、更に入力信号Ｂを入力として受け取り、入力信号Ｂの立ち下がりエッジとＮＡＮＤ回路１２出力の立ち下がりエッジとが一致するように、入力信号Ｂを遅延させて位相を調整する。
【００２６】
なおＤＬＬ回路１３−１乃至１３−３は、立ち下がりエッジと立ち上がりエッジのどの組み合わせに対して位相調整を行うかで、厳密には回路構成が異なる。しかし後述するように、殆ど同一の回路構成であるので、説明の簡略化のために、その構成要素である位相比較回路２０、遅延制御回路２１、及び遅延回路２２は同一の番号で参照してある。
【００２７】
ＤＬＬ回路１３−１で位相の調整されたクロック信号ＣＬＫは、遅延回路１４を介して、遅延クロック信号ＣＬＫ１としてラッチ１５−１及び１５−２に供給される。またＤＬＬ回路１３−２及び１３−３で位相の調整された入力信号Ａ及びＢは、各々遅延入力信号Ａ１及びＢ１として、ラッチ１５−１及び１５−２に供給される。
【００２８】
ＤＬＬ回路１３−１から出力される位相の調整されたクロック信号ＣＬＫは、入力信号Ａ及びＢのうちで最も遅い信号に同期がとれている。また入力信号Ａ及びＢを位相調整して得られる遅延入力信号Ａ１及びＢ１もまた、入力信号Ａ及びＢのうちで最も遅い信号に同期がとれている。この位相の調整されたクロック信号ＣＬＫを、遅延回路１４で所定のセットアップタイムＴｓ分だけ遅延させて、遅延クロック信号ＣＬＫ１としてラッチ１５−１及び１５−２に供給している。従って、ラッチ１５−１及び１５−２は、この遅延クロック信号ＣＬＫ１を同期信号として用いて、全ての入力信号を確実に読み込むことが出来る。
【００２９】
なお上記動作は、図１の信号入力回路を組み込んだ半導体装置に於いて、キャリブレーションモード中に行われる。即ち、キャリブレーションモード中にＤＬＬ回路１３−１乃至１３−３の位相調整量を適切な値に設定することで、キャリブレーションモード後の通常動作モードに於いて、入力信号を確実に読み込むことが可能になる。ラッチ１５−１及び１５−２に読み込まれたデータは、半導体装置内部の内部回路に供給される。
【００３０】
図２は、図１の信号入力回路の動作を説明するためのタイミングチャートである。
図２に示されるように、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する１サイクル内で変化する信号が、入力信号Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号線の配線長の違い、配線容量の違い、信号出力側の回路特性の違い等の理由で、図２に示されるように、異なったタイミングで信号入力回路に供給される。
【００３１】
信号入力回路は、ＤＬＬ回路１３−２及び１３−３によって入力信号Ａ及びＢの位相を調整して、図２に示されるように最も遅い入力信号にタイミングの合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅延した遅延クロック信号ＣＬＫ１を生成する。この遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及びＢ１を読み込む。従って、遅延回路１４が設定する適切なセットアップタイムＴｓとホールドタイムＴｈを確保しながら、遅延入力信号Ａ１及びＢ１を読み込むことが出来る。
【００３２】
このようにして図１の信号入力回路は、最も遅い入力信号のタイミングに全ての入力信号のタイミングを合わせ、更に最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅れた遅延クロック信号を用いて、これらの入力信号を読み込む。従って、入力信号がクロック信号ＣＬＫの１サイクル内の何処のタイミングで変化しようとも、所定のセットアップタイムＴｓ及びホールドタイムＴｈを確保しながら確実に入力信号を取り込むことが出来る。
【００３３】
図３は、位相比較回路２０の回路構成を示す回路図である。
図３の位相比較回路２０は、エッジタイミング比較回路３０、バイナリカウンタ６０、及びパルス生成回路８０を含む。
エッジタイミング比較回路３０は、ＮＡＮＤ回路３１乃至４５、インバータ４６乃至５１、容量５２及び５３、及びＮＯＲ回路５４を含む。バイナリカウンタ６０は、ＮＡＮＤ回路６１乃至６８及びインバータ６９乃至７１を含む。パルス生成回路８０は、ＮＡＮＤ回路８１乃至８６、複数のインバータ８７乃至９２を含む。
【００３４】
エッジタイミング比較回路３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。なお立ち下がりエッジ間の時間的前後関係を判定する場合には、入力信号Ｓ１及びＳ２をインバータで反転してから、エッジタイミング比較回路３０に入力すればよい。また立ち上がりエッジ及び立ち下がりエッジ間の前後関係を判定したい場合には、入力信号Ｓ１及びＳ２の一方をインバータで反転してから、図３のエッジタイミング比較回路に入力すればよい。入力信号Ｓ１及びＳ２の一方が図１のＮＡＮＤ回路１２の出力に対応し、もう一方がクロック信号ＣＬＫ、入力信号Ａ、或いは入力信号Ｂに対応する。
【００３５】
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路３１及び３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路３３及び３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＨＩＧＨ及びＬＯＷとなる。
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路３７の出力がＬＯＷとなり、ＮＯＲ回路５４の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路５４からの出力は、ＮＡＮＤ回路３８乃至４１からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路４２乃至４５からなる２つのラッチに入力される。従って、ＮＡＮＤ回路４２及び４３からなるラッチの出力Ｍ１及びＭ２は、ラッチ出力Ｌ１及びＬ２と同様に、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路４４及び４５からなるラッチの出力Ｍ３及びＭ４は、ラッチ出力Ｌ３及びＬ４と同様に、それぞれＨＩＧＨ及びＬＯＷとなる。
【００３６】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路８０のＮＡＮＤ回路８２が出力をＬＯＷに変化させることになる。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力Ｍ１及びＭ２はＬＯＷ及びＨＩＧＨとなり、またラッチ出力Ｍ３及びＭ４もまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路８０のＮＡＮＤ回路８１が出力をＬＯＷに変化させることになる。
【００３７】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路３５及びインバータ４９による信号遅延の影響で、ＮＡＮＤ回路３３及び３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＨＩＧＨ及びＬＯＷとなる。この場合、ラッチ出力Ｍ１及びＭ２はＬＯＷ及びＨＩＧＨであり、ラッチ出力Ｍ３及びＭ４はＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのまま変化させない。
【００３８】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図３の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ６０は、エッジタイミング比較回路３０のＮＡＮＤ回路３６からの信号を１／２分周して、分周信号Ｄ１をインバータ７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ７０から出力する。ＮＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００３９】
パルス信号生成回路８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路８２の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路８１の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８２の出力が複数のインバータ８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に供給される。ＮＡＮＤ回路８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路８０は、信号Ａ及びＢとして、交互にＨＩＧＨパルスを出力することになる。
【００４０】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路８１の出力が複数のインバータ８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路８３及び８４に供給される。ＮＡＮＤ回路８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路８０は、信号Ｃ及びＤとして、交互にＨＩＧＨパルスを出力することになる。
【００４１】
これらの信号Ａ乃至Ｄが、図１の遅延制御回路２１に供給される。
図４は、遅延制御回路２１の回路構成を示す回路図である。
遅延制御回路２１は、ＮＯＲ回路１０１−０乃至１０１−ｎ、インバータ１０２−１乃至１０２−ｎ、ＮＡＮＤ回路１０３−１乃至１０３−ｎ、ＮＭＯＳトランジスタ１０４−１乃至１０４−ｎ、ＮＭＯＳトランジスタ１０５−１乃至１０５−ｎ、ＮＭＯＳトランジスタ１０６−１乃至１０６−ｎ、及びＮＭＯＳトランジスタ１０７−１乃至１０７−ｎを含む。リセット信号ＲＥＳＥＴがＬＯＷにされると、遅延制御回路２１はリセットされる。即ち、リセット信号ＲＥＳＥＴがＬＯＷになると、ＮＡＮＤ回路１０３−１乃至１０３−ｎの出力がＨＩＧＨになり、インバータ１０２−１乃至１０２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路１０３−１乃至１０３−ｎとインバータ１０２−１乃至１０２−ｎとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号ＲＥＳＥＴで設定された初期状態は、リセット信号ＲＥＳＥＴがＨＩＧＨに戻っても保持される。
【００４２】
この初期状態では、図１４に示されるように、ＮＯＲ回路１０１−０の出力Ｐ０はＨＩＧＨであり、ＮＯＲ回路１０１−１乃至１０１−ｎの出力Ｐ１乃至ＰｎはＬＯＷである。即ち出力Ｐ０だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−１がオンになる。このときＮＭＯＳトランジスタ１０６−１がオンであるので、ＮＡＮＤ回路１０３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−１とインバータ１０２−１からなるラッチに保持される。またこの時出力Ｐ０はＨＩＧＨからＬＯＷに変化し、出力Ｐ１はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ１のみがＨＩＧＨになる。
【００４３】
次に信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１０４−２がオンになる。このときＮＭＯＳトランジスタ１０６−２がオンになっているので、ＮＡＮＤ回路１０３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１０２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１０３−２とインバータ１０２−２からなるラッチに保持される。またこの時出力Ｐ１はＨＩＧＨからＬＯＷに変化し、出力Ｐ２はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ２だけがＨＩＧＨになる。
【００４４】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨＩＧＨである出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。
【００４５】
信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｐ０乃至Ｐｎのうちで一つだけＨＩＧＨである出力Ｐを一つずつ左にずらしていくことが出来る。
これらの出力信号Ｐ０乃至Ｐｎを遅延回路２２に供給することで、位相調整対象である信号の遅延量を調整する。
【００４６】
図５は、図１の遅延回路２２の回路構成を示す回路図である。
図５の遅延回路２２は、ＮＡＮＤ回路１１１−０乃至１１１−ｎ、インバータ１１２−０乃至１１２−ｎ、ＮＡＮＤ回路１１３−０乃至１１３−ｎ、及びインバータ１１４を含む。ＮＡＮＤ回路１１３−０乃至１１３−ｎの一方の入力には、遅延制御回路２１の出力Ｐ０乃至Ｐｎが入力され、もう一方の入力には、入力信号ＳＩをインバータ１１４で反転した信号が供給される。この入力信号ＳＩが、位相調整対象の信号である。
【００４７】
出力Ｐ０乃至Ｐｎのうちで一つだけがＨＩＧＨであるので、このＨＩＧＨ信号を受け取るＮＡＮＤ回路１１３−０乃至１１３−ｎのうちの一つが、入力信号ＳＩを出力する。それ以外のＮＡＮＤ回路１１３−０乃至１１３−ｎは、常にＨＩＧＨを出力する。このＨＩＧＨ出力を一方の入力に受け取るＮＡＮＤ回路１１１−０乃至１１１−ｎは、もう一方の入力に対するインバータとして動作する。
【００４８】
従って、例えば出力Ｐｎ−１がＨＩＧＨであり、ＮＡＮＤ回路１１３−ｎ−１が入力信号ＳＩを出力するとする。この場合、この入力信号ＳＩは、ＮＡＮＤ回路１１１−ｎ−１、インバータ１１２−ｎ−１、・・・、ＮＡＮＤ回路１１１−０、インバータ１１２−０を伝播して、出力信号ＳＯとして出力される。
従って、出力信号Ｐ０乃至Ｐｎのうちで唯一ＨＩＧＨである信号の位置に応じて、出力信号ＳＯの遅延量は変化することになる。出力信号Ｐ０がＨＩＧＨである場合には、遅延量は最小であり、出力信号ＰｎがＨＩＧＨである場合には、遅延量は最大である。
【００４９】
このように、図３の位相比較回路２０を用いて２つの信号間でエッジの前後関係を比較し、この前後関係に応じて、図４の遅延制御回路２１によって図５の遅延回路２２の遅延量を制御する。これによって、２つの信号のエッジタイミングが一致するように、一方の信号の遅延量を調整することが出来る。即ち、図１のＤＬＬ回路１３−１乃至１３−３に於いて、クロック信号ＣＬＫ、入力信号Ａ、入力信号Ｂを、最も遅い信号のタイミングに合わせることが出来る。
【００５０】
図６は、本発明による信号入力回路の第２の実施例を示す。
図６の信号入力回路は、図１のラッチ１１−１及び１１−２及びＮＡＮＤ回路１２の代わりに、ラッチ１１Ａ−１及び１１Ａ−２及びＮＯＲ回路１２Ａを含む。図６のラッチ１１Ａ−１及び１１Ａ−２の各々は、ＮＯＲ回路２５及び２６を含む。
【００５１】
図７は、図６の信号入力回路の動作を説明するためのタイミングチャートである。図７を参照しながら、図６の信号入力回路の動作を説明する。
図７に示されるように、クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化する１サイクル内で変化する信号が、入力信号Ａ及びＢとして供給される。入力信号Ａ及びＢは、信号線の配線長の違い、配線容量の違い、信号出力側の回路特性の違い等の理由で、図７に示されるように、異なったタイミングで信号入力回路に供給される。
【００５２】
図６の信号入力回路に於いては、クロック信号ＣＬＫの立ち上がりでラッチ１１Ａ−１及び１１Ａ−２をリセットして、ラッチ１１Ａ−１及び１１Ａ−２の出力を全てＨＩＧＨにする。リセットされた後、ラッチ１１Ａ−１は入力信号Ａの立ち上がりでセットされて、出力をＬＯＷにする。またラッチ１１Ａ−２は入力信号Ｂの立ち上がりでセットされて、出力をＬＯＷにする。ラッチ１１Ａ−１及び１１Ａ−２の出力は、ＮＯＲ回路１２Ａに入力される。従って、ラッチ１１Ａ−１及び１１Ａ−２が共にセットされたタイミングで、ＮＯＲ回路１２ＡはＨＩＧＨを出力する。即ち、ＮＯＲ回路１２Ａの出力がＬＯＷからＨＩＧＨに変化するタイミングが、入力信号Ａ及びＢのうちで最も遅い信号の変化タイミングに一致することになる。
【００５３】
ＮＯＲ回路１２Ａから出力される立ち上がりエッジは、ＤＬＬ回路１３−１乃至１３−３に入力される。ＤＬＬ回路１３−１は、更にクロック信号ＣＬＫを入力として受け取り、クロック信号ＣＬＫの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、クロック信号ＣＬＫを遅延させて位相を調整する。ＤＬＬ回路１３−２は、更に入力信号Ａを入力として受け取り、入力信号Ａの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、入力信号Ａを遅延させて位相を調整する。またＤＬＬ回路１３−３は、更に入力信号Ｂを入力として受け取り、入力信号Ｂの立ち上がりエッジとＮＯＲ回路１２Ａ出力の立ち上がりエッジとが一致するように、入力信号Ｂを遅延させて位相を調整する。
【００５４】
即ち信号入力回路は、ＤＬＬ回路１３−２及び１３−３によって入力信号Ａ及びＢの位相を調整して、図７に示されるように最も遅い入力信号にタイミングの合った遅延入力信号Ａ１及びＢ１を生成する。またＤＬＬ回路１３−１及び遅延回路１４を用いて、最も遅い入力信号のタイミングからセットアップタイムＴｓだけ遅延した遅延クロック信号ＣＬＫ１を生成する。この遅延クロック信号ＣＬＫ１を用いて、遅延入力信号Ａ１及びＢ１を読み込む。従って、遅延回路１４が設定する適切なセットアップタイムＴｓとホールドタイムＴｈを確保しながら、遅延入力信号Ａ１及びＢ１を読み込むことが出来る。
【００５５】
第１の実施例の場合には、クロック信号の１サイクル内にＨＩＧＨからＬＯＷになる信号を入力したが、図２の実施例の場合には、クロック信号の１サイクル内にＬＯＷからＨＩＧＨになる信号を用いて、クロック信号及び入力信号の位相調整を行うことが出来る。
図８は、本発明による信号入力回路の第３の実施例を示す。図８に於いて、図１と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００５６】
図８の信号入力回路は、図１の信号入力回路に加えて、コマンド検出回路１６が設けられる。コマンド検出回路１６は、キャリブレーションモードを指定するコマンド入力が外部からなされると、位相比較回路２０及び遅延制御回路２１を駆動させる。その後通常動作モードを指定するコマンド入力がなされると、位相比較回路２０及び遅延制御回路２１を停止させる。コマンド検出回路１６の構成は通常のコマンドデコーダ等の構成でよく、また位相比較回路２０及び遅延制御回路２１の駆動・停止に関する制御は、例えば回路の電源供給を制御すればよく、従来技術の範囲内であるので説明を省略する。
【００５７】
なお図８のコマンド検出回路１６の代わりに、半導体装置の電源が投入されたことを検知するパワーアップ検出回路を設けてもよい。この場合、電源投入検出から例えば所定期間の間をキャリブレーションモードとし、この期間だけ位相比較回路２０及び遅延制御回路２１を駆動させる構成とすればよい。
図９は、本発明による信号入力回路の第４の実施例を示す。図９に於いて、図１と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００５８】
図９の信号入力回路は、制御信号生成回路１７及び温度・電源変動検出回路１８を含む。温度・電源変動検出回路１８は、温度の変化及び半導体装置の電源電圧の変化を監視し、変化が検出された場合には、制御信号生成回路１７にこれを通知する。制御信号生成回路１７は、温度変化或いは電源電圧の変化を通知されると、動作モードをキャリブレーションモードにして、位相比較回路２０及び遅延制御回路２１を駆動させる。制御信号生成回路１７は、ＮＡＮＤ回路１２から出力される立ち下がりエッジをカウントし、計数値が所定値となるとキャリブレーションモードを終了して、位相比較回路２０及び遅延制御回路２１を停止させる。
【００５９】
温度変化或いは電源電圧の変化が生じた場合には、遅延回路２２の遅延量が最適値でなくなる可能性が高い。図９の構成に於いては、このような場合に、自動的にキャリブレーションモードに設定することで、遅延回路２２の遅延量を再び最適値に設定し直すことが可能である。なおこの場合、温度・電源変動検出回路１８の出力を、半導体装置外部に出力する構成とすることが望ましい。これによって、ユーザは、キャリブレーションモードが設定されたことを知り、キャリブレーションのための入力信号を半導体装置に供給することが出来る。
【００６０】
なお制御信号生成回路１７はカウンタを含む単純な論理回路で構成可能であり、また温度・電源変動検出回路１８のように温度変動或いは電源変動を検出する回路は、従来技術でよく知られた回路であるので、詳細な説明は省略する。
以上本発明は実施例に基づいて説明されたが、本発明は上述の実施例に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更が可能である。
【００６１】
【発明の効果】
請求項１の発明に於ては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００６２】
請求項２の発明に於ては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【００６３】
請求項３の発明に於ては、単純な回路構成によって、最も遅い信号変化タイミングを検出することが出来る。請求項４の発明に於ては、１クロックサイクルの期間内でデータ変化を許容して、変化後の信号レベルをデータとして確実に読み込むことが出来る。請求項５の発明に於ては、キャリブレーションモードに於いて入力信号の遅延量及びクロック信号の遅延量を適切な値に設定し、その後の通常動作モードで既に設定された遅延量を用いて確実なデータ読み込みを実現することが出来る。
【００６４】
請求項６の発明に於ては、キャリブレーションモードをコマンド入力により設定することが出来る。請求項７の発明に於ては、キャリブレーションモードを電源投入により設定することが出来る。請求項８の発明に於ては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定することが出来る。
【００６５】
請求項９の発明に於ては、電源電圧或いは温度に変動があった場合に、自動的にキャリブレーションモードを設定すると共に、遅延量調整を所定回数実行した段階でキャリブレーションモードを解除することが出来る。請求項１０の発明に於ては、所定期間内で信号レベル変化を許容して、最も信号変化タイミングが遅い信号に全ての入力信号のタイミングを合わせ、タイミングの合った入力信号をラッチに取り込むことが出来る。従って、所定期間内で信号レベルが変化する際に、信号レベル変化後のデータを確実に読み込むことが可能になる。
【００６６】
請求項１１の発明に於ては、ラッチによるデータ読み込みを、最も信号変化タイミングが遅い信号のタイミングから更に所定時間遅延したクロック信号を用いて行う。従って、所定のセットアップタイム及びホールドタイムを確保して、確実なデータ読み込みを行うことが出来る。
【図面の簡単な説明】
【図１】本発明による信号入力回路の第１の実施例を示す図である。
【図２】図１の信号入力回路の動作を説明するためのタイミングチャートである。
【図３】位相比較回路２０の回路構成を示す回路図である。
【図４】遅延制御回路２１の回路構成を示す回路図である。
【図５】図１の遅延回路２２の回路構成を示す回路図である。
【図６】本発明による信号入力回路の第２の実施例を示す図である。
【図７】図６の信号入力回路の動作を説明するためのタイミングチャートである。
【図８】本発明による信号入力回路の第３の実施例を示す図である。
【図９】本発明による信号入力回路の第４の実施例を示す図である。
【符号の説明】
１１−１、１１−２ ラッチ
１２ ＮＡＮＤ回路
１３−１、１３−２、１３−３ ＤＬＬ回路
１４ 遅延回路
１５−１、１５−２ ラッチ
１６ コマンド検出回路
１７ 制御信号生成回路
１８ 温度・電源変動検出回路
２０ 位相比較回路
２１ 遅延制御回路
２２ 遅延回路
２３、２４ ＮＡＮＤ回路
３０ エッジタイミング比較回路
６０ バイナリカウンタ
８０ パルス生成回路
Claims (11)
- クロック信号の１クロックサイクルの期間である所定期間内に信号レベルが変化する複数の入力信号に関して該所定期間内で最も遅い信号変化タイミングを検出するタイミング検出回路と、
該最も遅い信号変化タイミングに信号変化タイミングが一致するように、該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、
該タイミング検出回路により検出された該最も遅い信号変化タイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路
を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする半導体集積回路。 - クロック信号を受け取り、前記最も遅い信号変化タイミングに信号変化タイミングが一致するように、該クロック信号を遅延させる第２の遅延調整回路と、
該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路
を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする請求項１記載の半導体集積回路。 - 前記タイミング検出回路は、前記複数の入力信号の各々に対応して設けられ対応する入力信号の信号レベルが変化するとセットされる複数のラッチ回路と、該複数のラッチ回路が全てセットされると出力を変化させる回路を含むことを特徴とする請求項２記載の半導体集積回路。
- 前記所定期間は、前記クロック信号の１サイクルであることを特徴とする請求項２記載の半導体集積回路。
- 前記第１の遅延調整回路及び前記第２の遅延調整回路は、キャリブレーションモードに於いて動作することを特徴とする請求項２記載の半導体集積回路。
- コマンド入力により前記キャリブレーションモードを設定するコマンド検出回路を更に含むことを特徴とする請求項５記載の半導体集積回路。
- 電源投入を検出することにより前記キャリブレーションモードを設定する電源投入検出回路を更に含むことを特徴とする請求項５記載の半導体集積回路。
- 電源電圧及び温度を監視して変化を検出することにより前記キャリブレーションモードを設定する検出・設定回路を更に含むことを特徴とする請求項５記載の半導体集積回路。
- 前記検出・設定回路は、電源電圧及び温度を監視して変化を検出する検出回路と、該検出回路からの通知により前記キャリブレーションモードを設定すると共に、前記タイミング検出回路が前記最も遅い信号変化タイミングを検出した回数を計数して、計数値が所定値になると前記キャリブレーションモードを解除する設定回路を含むことを特徴とする請求項８記載の半導体集積回路。
- 複数の入力信号のうちで最もタイミングの遅い信号を検出するタイミング検出回路と、
該最もタイミングの遅い信号と同期するように該複数の入力信号を遅延させて遅延入力信号を生成する第１の遅延調整回路と、
該タイミング検出回路により検出された該最もタイミングの遅い信号のタイミングから所定時間後に該遅延入力信号を該クロック信号を遅延させた遅延クロック信号により読み込むラッチ回路
を含み、前記第１の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする半導体集積回路。 - クロック信号を受け取り、前記最もタイミングの遅い信号に同期するように、該クロック信号を遅延させる第２の遅延調整回路と、
該第２の遅延調整回路から遅延されたクロック信号を受け取り、更に所定遅延量だけ遅延させて遅延クロック信号を生成するクロック遅延回路
を含み、前記ラッチ回路は該遅延クロック信号を同期信号として用いて前記遅延入力信号を読み込み、前記第２の遅延調整回路は、遅延対象の信号を受け取り可変遅延量だけ遅延させる信号遅延回路と、該信号遅延回路で遅延された信号の信号変化タイミングと前記最も遅い信号変化タイミングとを比較する位相比較回路と、該位相比較回路の比較結果に基づいて、該信号遅延回路で遅延された信号の信号変化タイミングと該最も遅い信号変化タイミングとが略同タイミングとなるように、該信号遅延回路の該可変遅延量を調整する遅延量制御回路を含むことを特徴とする請求項１０記載の半導体集積回路。
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