JPH09199722A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09199722A JPH09199722A JP869896A JP869896A JPH09199722A JP H09199722 A JPH09199722 A JP H09199722A JP 869896 A JP869896 A JP 869896A JP 869896 A JP869896 A JP 869896A JP H09199722 A JPH09199722 A JP H09199722A
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Abstract
(57)【要約】
【課題】 溝型パワーＭＯＳＦＥＴにおいて、複数のセ
ルの上部に形成されたソース電極上にワイヤボンディン
グを行う。 【解決手段】 図に示す溝型パワーＭＯＳＦＥＴにおい
て、バスタブ形状溝５０内におけるゲート電極１９の凹
部の内側底部の幅Ｗと層間絶縁膜１８の厚さｔとが、ｗ
≦２ｔとなるように、層間絶縁膜１８を形成する。この
ことにより、ソース電極１９上が平坦化され、その上に
ワイヤボンディングを行う場合に、十分な接着強度が得
ることができる。
ルの上部に形成されたソース電極上にワイヤボンディン
グを行う。 【解決手段】 図に示す溝型パワーＭＯＳＦＥＴにおい
て、バスタブ形状溝５０内におけるゲート電極１９の凹
部の内側底部の幅Ｗと層間絶縁膜１８の厚さｔとが、ｗ
≦２ｔとなるように、層間絶縁膜１８を形成する。この
ことにより、ソース電極１９上が平坦化され、その上に
ワイヤボンディングを行う場合に、十分な接着強度が得
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば縦型ＭＯＳ
ＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ）等の電力用半導体素子として用いられる半導体装置
およびその製造方法に関する。
ＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ）等の電力用半導体素子として用いられる半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】従来、面積当たりのオン抵抗を飛躍的に
低減するものとして、素子表面に溝を形成し、その溝の
側面にチャネルを形成した構造の溝型パワーＭＯＳＦＥ
Ｔがある（国際公開ＷＯ９３／０３５０２号公報）。図
１５にその溝型パワーＭＯＳＦＥＴの構成を示す。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図であ
る。
低減するものとして、素子表面に溝を形成し、その溝の
側面にチャネルを形成した構造の溝型パワーＭＯＳＦＥ
Ｔがある（国際公開ＷＯ９３／０３５０２号公報）。図
１５にその溝型パワーＭＯＳＦＥＴの構成を示す。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図であ
る。
【０００３】この溝型パワーＭＯＳＦＥＴは、ユニット
セル１５がピッチ幅（ユニットセル寸法）ａで平面上縦
横に規則正しく多数配置された構造となっている。図１
５（ｂ）において、ウエハ２１は、ｎ+ 型シリコンから
なる半導体基板１上にｎ- 型エピタキシャル層２が形成
されて構成されている。このウエハ２１の主表面には、
断面がバスタブ形状の溝（以下、バスタブ形状溝とい
う）５０を形成するための選択酸化膜が形成され、この
選択酸化膜をマスクとして自己整合的な二重拡散により
ｐ型ベース層１６と、ｎ+ 型ソース層４とが形成されて
いる。このｐ型ベース層１６と、ｎ+ 型ソース層４とに
より、バスタブ形状溝５０の側壁部５１にチャネル５が
設定される。
セル１５がピッチ幅（ユニットセル寸法）ａで平面上縦
横に規則正しく多数配置された構造となっている。図１
５（ｂ）において、ウエハ２１は、ｎ+ 型シリコンから
なる半導体基板１上にｎ- 型エピタキシャル層２が形成
されて構成されている。このウエハ２１の主表面には、
断面がバスタブ形状の溝（以下、バスタブ形状溝とい
う）５０を形成するための選択酸化膜が形成され、この
選択酸化膜をマスクとして自己整合的な二重拡散により
ｐ型ベース層１６と、ｎ+ 型ソース層４とが形成されて
いる。このｐ型ベース層１６と、ｎ+ 型ソース層４とに
より、バスタブ形状溝５０の側壁部５１にチャネル５が
設定される。
【０００４】また、上記二重拡散後に選択酸化膜は除去
され、バスタブ形状溝５０の内壁にゲート酸化膜８が形
成される。このゲート酸化膜８上には、ポリシリコンか
らなるゲート電極９、ＢＰＳＧからなる層間絶縁膜１８
が形成されている。また、ｐ型ベース層１６の中央部表
面にｐ+ 型ベースコンタクト層１７が形成され、層間絶
縁膜１８の上に形成されたソース電極１９とｎ+ 型ソー
ス層４およびｐ+ 型ベースコンタクト層１７がコンタク
ト穴を介してオーミック接触している。また、半導体基
板１の裏面にオーミック接触するようにドレイン電極２
０が形成されている。
され、バスタブ形状溝５０の内壁にゲート酸化膜８が形
成される。このゲート酸化膜８上には、ポリシリコンか
らなるゲート電極９、ＢＰＳＧからなる層間絶縁膜１８
が形成されている。また、ｐ型ベース層１６の中央部表
面にｐ+ 型ベースコンタクト層１７が形成され、層間絶
縁膜１８の上に形成されたソース電極１９とｎ+ 型ソー
ス層４およびｐ+ 型ベースコンタクト層１７がコンタク
ト穴を介してオーミック接触している。また、半導体基
板１の裏面にオーミック接触するようにドレイン電極２
０が形成されている。
【０００５】なお、６はｎ- ドレイン層、７はＪＦＥＴ
部である。また、ソース電極１９には、図示しない領域
においてソースボンディングパッドが形成されている。
部である。また、ソース電極１９には、図示しない領域
においてソースボンディングパッドが形成されている。
【０００６】
【発明が解決しようとする課題】上記した構成におい
て、有効セル数を増加させようとした場合、ソースボン
ディングパッドをそれ専用の領域でなく、複数のセルの
上部に形成されたソース電極１９を用いることが考えら
れる。しかしながら、バスタブ形状溝５０によるへこみ
により、ゲート電極１９は凹部形状を有し、セル表面の
ソース電極１９に凹凸ができている。このため、ソース
電極１９上にワイヤ（金属線）を圧着してワイヤボンデ
ィングを行う時、表面のへこみによりワイヤとソース電
極１９との接着面積が減少して十分な接着強度が得られ
なかったり、またへこみのためにワイヤを押し付ける力
や超音波振動による力が下部のゲート溝構造部（バスタ
ブ形状溝５０、ゲート酸化膜８、ゲート電極９にて構成
される部分）に局所的に集中し、特にゲート溝形状の突
起部Ａに集中して素子破壊に至る可能性がある。その結
果、ワイヤボンディング工程での歩留りが低下する。
て、有効セル数を増加させようとした場合、ソースボン
ディングパッドをそれ専用の領域でなく、複数のセルの
上部に形成されたソース電極１９を用いることが考えら
れる。しかしながら、バスタブ形状溝５０によるへこみ
により、ゲート電極１９は凹部形状を有し、セル表面の
ソース電極１９に凹凸ができている。このため、ソース
電極１９上にワイヤ（金属線）を圧着してワイヤボンデ
ィングを行う時、表面のへこみによりワイヤとソース電
極１９との接着面積が減少して十分な接着強度が得られ
なかったり、またへこみのためにワイヤを押し付ける力
や超音波振動による力が下部のゲート溝構造部（バスタ
ブ形状溝５０、ゲート酸化膜８、ゲート電極９にて構成
される部分）に局所的に集中し、特にゲート溝形状の突
起部Ａに集中して素子破壊に至る可能性がある。その結
果、ワイヤボンディング工程での歩留りが低下する。
【０００７】本発明は上記問題に鑑みたもので、溝型の
半導体装置において、複数のセルの上部に形成されたソ
ース電極上にワイヤボンディングを適正に行えるように
することを目的とする。
半導体装置において、複数のセルの上部に形成されたソ
ース電極上にワイヤボンディングを適正に行えるように
することを目的とする。
【０００８】
【課題を解決するための手段】本発明者等は、上記目的
を達成するため、層間絶縁膜１８の厚さを調整すること
によりセル表面の段差を緩和することを検討した。層間
絶縁膜１８をＣＶＤ法により形成する場合、下地の溝面
に沿って略均一な厚さで層間絶縁膜１８が成長する。こ
の場合、層間絶縁膜１８が薄いと、図１６（ａ）に示す
ように、ゲート溝部の段差はそのまま残る。
を達成するため、層間絶縁膜１８の厚さを調整すること
によりセル表面の段差を緩和することを検討した。層間
絶縁膜１８をＣＶＤ法により形成する場合、下地の溝面
に沿って略均一な厚さで層間絶縁膜１８が成長する。こ
の場合、層間絶縁膜１８が薄いと、図１６（ａ）に示す
ように、ゲート溝部の段差はそのまま残る。
【０００９】また、層間絶縁膜１８を厚くし、ゲート電
極１９の凹部の内側底部の幅をＷ、層間絶縁膜１８の厚
さをｔとして、ｔをＷ／２にすると、図１６（ｂ）中の
点線で示すように、互いに隣合う傾斜面から層間絶縁膜
１８が横方向に成長して、それらが互いに重なり合うよ
うになり、溝段差が大きく緩和される。さらに、層間絶
縁膜１８を厚くし、ｔをＷと等しくした場合には、図１
６（ｃ）に示すように、セル表面をかなり平坦化するこ
とができる。すなわち、図１６（ａ）に示すＡの部分の
傾斜が、ｔ≧Ｗ／２となるようにすれば、図１６（ｂ）
および図１６（ｃ）のＢおよびＣに示す部分の傾斜のよ
うに徐々に緩和される。
極１９の凹部の内側底部の幅をＷ、層間絶縁膜１８の厚
さをｔとして、ｔをＷ／２にすると、図１６（ｂ）中の
点線で示すように、互いに隣合う傾斜面から層間絶縁膜
１８が横方向に成長して、それらが互いに重なり合うよ
うになり、溝段差が大きく緩和される。さらに、層間絶
縁膜１８を厚くし、ｔをＷと等しくした場合には、図１
６（ｃ）に示すように、セル表面をかなり平坦化するこ
とができる。すなわち、図１６（ａ）に示すＡの部分の
傾斜が、ｔ≧Ｗ／２となるようにすれば、図１６（ｂ）
および図１６（ｃ）のＢおよびＣに示す部分の傾斜のよ
うに徐々に緩和される。
【００１０】その結果、ワイヤボンディング時に、ソー
ス電極１９と押し付けられるワイヤとの接触面積が増え
るため、十分な接着強度が得られる。また、ワイヤの押
し付け力や超音波振動による力が、ゲート溝構造部ある
いはその近傍において局所的に集中するのを抑制するこ
とができる。本発明は上記した検討を基になされたもの
で、請求項１乃至４に記載の発明においては、ゲート電
極１９の凹部の内側底部の幅Ｗと層間絶縁膜の厚さｔと
が、ｗ≦２ｔとなるように層間絶縁膜を形成したことを
特徴としている。
ス電極１９と押し付けられるワイヤとの接触面積が増え
るため、十分な接着強度が得られる。また、ワイヤの押
し付け力や超音波振動による力が、ゲート溝構造部ある
いはその近傍において局所的に集中するのを抑制するこ
とができる。本発明は上記した検討を基になされたもの
で、請求項１乃至４に記載の発明においては、ゲート電
極１９の凹部の内側底部の幅Ｗと層間絶縁膜の厚さｔと
が、ｗ≦２ｔとなるように層間絶縁膜を形成したことを
特徴としている。
【００１１】従って、上述したように層間絶縁膜が平坦
化されるため、その上に形成されるソース電極も平坦化
される。このため、複数のセルの上部に形成されたソー
ス電極上でワイヤボンディングを行う場合に、十分な接
着強度が得られ、ゲート溝部あるいはその近傍への局所
的な力の集中を抑制することができ、ワイヤボンディン
グを適正に行うことができる。
化されるため、その上に形成されるソース電極も平坦化
される。このため、複数のセルの上部に形成されたソー
ス電極上でワイヤボンディングを行う場合に、十分な接
着強度が得られ、ゲート溝部あるいはその近傍への局所
的な力の集中を抑制することができ、ワイヤボンディン
グを適正に行うことができる。
【００１２】また、請求項３に記載の発明のように、層
間絶縁膜の表面を平坦化する工程を加えれば、ソース電
極の表面を一層平坦化することができ、一層ワイヤボン
ディグを良好に行うことができる。このような平坦化工
程としては、層間絶縁膜を熱処理して表面を滑らかにす
る工程あるいは層間絶縁膜の表面を研磨する工程を用い
ることができる。
間絶縁膜の表面を平坦化する工程を加えれば、ソース電
極の表面を一層平坦化することができ、一層ワイヤボン
ディグを良好に行うことができる。このような平坦化工
程としては、層間絶縁膜を熱処理して表面を滑らかにす
る工程あるいは層間絶縁膜の表面を研磨する工程を用い
ることができる。
【００１３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１は本発明の一実施形態にかかる
溝型パワーＭＯＳＦＥＴの要部断面図である。本実施形
態では、層間絶縁膜１８の厚さｔとゲート電極１９の凹
部の内側底部の幅をＷとが、Ｗ≦２ｔとなるように、層
間絶縁膜１８が形成されている。
について説明する。図１は本発明の一実施形態にかかる
溝型パワーＭＯＳＦＥＴの要部断面図である。本実施形
態では、層間絶縁膜１８の厚さｔとゲート電極１９の凹
部の内側底部の幅をＷとが、Ｗ≦２ｔとなるように、層
間絶縁膜１８が形成されている。
【００１４】また、図１中には図示されていないが、ソ
ース電極１９上には保護膜が形成されている。図２に、
溝型パワーＭＯＳＦＥＴの平面構成を示す。複数のセル
上に形成されたソース電極１９上には、開口部３０ａを
有する保護膜３０が形成されており、その開口部３０ａ
においてソース電極１９にワイヤボンディングが行われ
る。なお、４０はゲート電極パッドである。上記した以
外の構成は、図１５に示すものと同様である。
ース電極１９上には保護膜が形成されている。図２に、
溝型パワーＭＯＳＦＥＴの平面構成を示す。複数のセル
上に形成されたソース電極１９上には、開口部３０ａを
有する保護膜３０が形成されており、その開口部３０ａ
においてソース電極１９にワイヤボンディングが行われ
る。なお、４０はゲート電極パッドである。上記した以
外の構成は、図１５に示すものと同様である。
【００１５】次に、本実施形態における溝部ＭＯＳＦＥ
Ｔの製造方法を説明する。まず、図３に示すように、ｎ
+ 型シリコンからなる半導体基板１の主表面に、ｎ- 型
のエピタキシャル層２を成長させたウエハ２１を用意す
る。その後、レジスト膜６１を堆積して公知のフォトリ
ソ工程にてセル形成予定位置の中央部に開口するパター
ンにレジスト膜６１をパターニングする。そして、この
レジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン
注入する。
Ｔの製造方法を説明する。まず、図３に示すように、ｎ
+ 型シリコンからなる半導体基板１の主表面に、ｎ- 型
のエピタキシャル層２を成長させたウエハ２１を用意す
る。その後、レジスト膜６１を堆積して公知のフォトリ
ソ工程にてセル形成予定位置の中央部に開口するパター
ンにレジスト膜６１をパターニングする。そして、この
レジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン
注入する。
【００１６】レジスト剥離後、図４に示すように、熱拡
散により接合深さが３μｍ程度のｐ型拡散層６２を形成
する。次に、ウエハ２１の主表面に窒化シリコン膜６３
をＣＶＤ法により約２００ｎｍ堆積し、窒化シリコン膜
６３をパターニングして、ピッチ幅（ユニットセル１５
の寸法）ａで開口する格子状の開口パターンを形成す
る。なお、この開口パターンは上述のｐ型拡散層６２が
そのピッチ間隔の中央部に位置するようにマスク合わせ
している。
散により接合深さが３μｍ程度のｐ型拡散層６２を形成
する。次に、ウエハ２１の主表面に窒化シリコン膜６３
をＣＶＤ法により約２００ｎｍ堆積し、窒化シリコン膜
６３をパターニングして、ピッチ幅（ユニットセル１５
の寸法）ａで開口する格子状の開口パターンを形成す
る。なお、この開口パターンは上述のｐ型拡散層６２が
そのピッチ間隔の中央部に位置するようにマスク合わせ
している。
【００１７】次に、図５に示すように、窒化シリコン膜
６３をマスクとしてフィールド酸化膜６０をエッチング
し、引き続きｎ- 型エピタキシャル層２を深さ１．５μ
ｍ程度エッチングして溝６４を形成する。次に、図６に
示すように、窒化シリコン膜６３をマスクとして溝６４
の部分を熱酸化する。これはＬＯＣＯＳ法として良く知
られた酸化方法であり、この酸化により選択酸化膜６５
が形成され、同時に選択酸化膜６５によって喰われたｎ
-型エピタキシャル層２の表面にバスタブ形状溝５０が
形成される。
６３をマスクとしてフィールド酸化膜６０をエッチング
し、引き続きｎ- 型エピタキシャル層２を深さ１．５μ
ｍ程度エッチングして溝６４を形成する。次に、図６に
示すように、窒化シリコン膜６３をマスクとして溝６４
の部分を熱酸化する。これはＬＯＣＯＳ法として良く知
られた酸化方法であり、この酸化により選択酸化膜６５
が形成され、同時に選択酸化膜６５によって喰われたｎ
-型エピタキシャル層２の表面にバスタブ形状溝５０が
形成される。
【００１８】次に、図７に示すように、窒化シリコン膜
６３を、例えば加熱したリン酸液に浸してウェットエッ
チングを行う。さらに、選択酸化膜６５をマスクとし
て、薄いフィールド酸化膜６０を透過させてｐ型ベース
層１６を形成するためのボロンをイオン注入する。この
とき、選択酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
６３を、例えば加熱したリン酸液に浸してウェットエッ
チングを行う。さらに、選択酸化膜６５をマスクとし
て、薄いフィールド酸化膜６０を透過させてｐ型ベース
層１６を形成するためのボロンをイオン注入する。この
とき、選択酸化膜６５とフィールド酸化膜６０の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
【００１９】次に、図８に示すように、接合深さ３μｍ
程度まで熱拡散する。この熱拡散により、図４に示す工
程において前もって形成したｐ型拡散層６２と、図７に
示す工程において注入されたボロンの拡散層が一体にな
り、一つのｐ型ベース層１６を形成する。また、ｐ型ベ
ース層１６の領域の両端面はバスタブ形状溝５０の側壁
の位置で自己整合的に規定される。
程度まで熱拡散する。この熱拡散により、図４に示す工
程において前もって形成したｐ型拡散層６２と、図７に
示す工程において注入されたボロンの拡散層が一体にな
り、一つのｐ型ベース層１６を形成する。また、ｐ型ベ
ース層１６の領域の両端面はバスタブ形状溝５０の側壁
の位置で自己整合的に規定される。
【００２０】次に、図９に示すように、選択酸化膜６５
により囲まれたｐ型ベース層１６表面中央部に残された
パターンでパターニングされたレジスト膜６６と選択酸
化膜６５をともにマスクとして、薄いフィールド酸化膜
６０を透過させてｎ+ 型ソース層４を形成するためのリ
ンをイオン注入する。この場合も図７に示す工程におい
てボロンをイオン注入した場合と同様に、選択酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
により囲まれたｐ型ベース層１６表面中央部に残された
パターンでパターニングされたレジスト膜６６と選択酸
化膜６５をともにマスクとして、薄いフィールド酸化膜
６０を透過させてｎ+ 型ソース層４を形成するためのリ
ンをイオン注入する。この場合も図７に示す工程におい
てボロンをイオン注入した場合と同様に、選択酸化膜６
５とフィールド酸化膜６０の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
【００２１】次に、図１０に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のバスタブ形状溝５０に接した端面
は、バスタブ形状溝５０の側壁の位置で自己整合的に規
定される。次に、選択酸化膜６５をウェットエッチング
により除去してバスタブ形状溝５０の内壁５１を露出さ
せる。その後、熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する（図１１）。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のバスタブ形状溝５０に接した端面
は、バスタブ形状溝５０の側壁の位置で自己整合的に規
定される。次に、選択酸化膜６５をウェットエッチング
により除去してバスタブ形状溝５０の内壁５１を露出さ
せる。その後、熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する（図１１）。
【００２２】次に、図１２に示すように、ウエハ２１の
主表面にＣＶＤ法を用い厚さ４００ｎｍ程度のポリシリ
コン膜を堆積する。さらに、ウエハ２１の主表面の多結
晶シリコン膜をパターニングしてゲート電極９を形成す
る。次に、図１３に示すように、パターニングされたレ
ジスト膜６８をマスクとして酸化膜６７を透過してｐ+
型ベースコンタクト層１７を形成するためのボロンをイ
オン注入する。
主表面にＣＶＤ法を用い厚さ４００ｎｍ程度のポリシリ
コン膜を堆積する。さらに、ウエハ２１の主表面の多結
晶シリコン膜をパターニングしてゲート電極９を形成す
る。次に、図１３に示すように、パターニングされたレ
ジスト膜６８をマスクとして酸化膜６７を透過してｐ+
型ベースコンタクト層１７を形成するためのボロンをイ
オン注入する。
【００２３】次に、図１４に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。この後、ウエハ２１の主表面にＢＰＳＧから
なる層間絶縁膜１８をＣＶＤ法を用いて形成する。この
時、層間絶縁膜１８の厚さｔが、ゲート電極１９の凹部
の内側底部の幅をＷの１／２以上になるようにする。本
実施形態では、Ｗ、ｔとも１．５μｍとなるようにし
た。
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。この後、ウエハ２１の主表面にＢＰＳＧから
なる層間絶縁膜１８をＣＶＤ法を用いて形成する。この
時、層間絶縁膜１８の厚さｔが、ゲート電極１９の凹部
の内側底部の幅をＷの１／２以上になるようにする。本
実施形態では、Ｗ、ｔとも１．５μｍとなるようにし
た。
【００２４】この後、層間絶縁膜１８とゲート絶縁膜８
にコンタクト穴を形成し、ｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、コンタクト穴
を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース
層４とにオーミック接触させる。さらに、アルミニウム
膜保護用としてプラズマＣＶＤ法等により窒化シリコン
等よりまるパッシベーション膜（保護膜３０）を形成
し、図２に示すように、ワイヤボンディング用の開口部
３０ａを形成する。
にコンタクト穴を形成し、ｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４を露出させる。さらに、アルミニ
ウム膜からなるソース電極１９を形成し、コンタクト穴
を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース
層４とにオーミック接触させる。さらに、アルミニウム
膜保護用としてプラズマＣＶＤ法等により窒化シリコン
等よりまるパッシベーション膜（保護膜３０）を形成
し、図２に示すように、ワイヤボンディング用の開口部
３０ａを形成する。
【００２５】また、ウエハ２１の裏面にドレイン電極２
０を形成し、ｎ+ 型半導体基板１にオーミック接触をと
る。その後、開口部３０ａにおいて、ソース電極１９上
にワイヤを圧着してワイヤボンディングを行い、この
後、樹脂封止を行う。上記した製造方法において、層間
絶縁膜１８を形成する時、図１６（ｂ）又は（ｃ）に示
すように、溝５０側面から形成される層間絶縁膜１８は
相互に接触することになる。この結果、層間絶縁膜１８
の表面の段差は溝の当初の段差ｄよりも小さくなる。こ
れによりソース電極１９のゲート溝近傍での平坦性が向
上し、ワイヤボンディング時のワイヤとソース電極１９
との接触面積が向上し、密着強度向上、素子の電気的な
抵抗低減が達成できる。さらに、ワイヤボンディング時
のワイヤの押し付け力や超音波振動の力の局所的集中を
抑制、分散するため破壊の抑制効果があり、歩留り低下
を抑制できる。
０を形成し、ｎ+ 型半導体基板１にオーミック接触をと
る。その後、開口部３０ａにおいて、ソース電極１９上
にワイヤを圧着してワイヤボンディングを行い、この
後、樹脂封止を行う。上記した製造方法において、層間
絶縁膜１８を形成する時、図１６（ｂ）又は（ｃ）に示
すように、溝５０側面から形成される層間絶縁膜１８は
相互に接触することになる。この結果、層間絶縁膜１８
の表面の段差は溝の当初の段差ｄよりも小さくなる。こ
れによりソース電極１９のゲート溝近傍での平坦性が向
上し、ワイヤボンディング時のワイヤとソース電極１９
との接触面積が向上し、密着強度向上、素子の電気的な
抵抗低減が達成できる。さらに、ワイヤボンディング時
のワイヤの押し付け力や超音波振動の力の局所的集中を
抑制、分散するため破壊の抑制効果があり、歩留り低下
を抑制できる。
【００２６】なお、層間絶縁膜１８として、ほう素、燐
を含有した酸化珪素のように熱処理により軟化しやすい
性質を有するものを用い、層間絶縁膜１８の形成後に熱
処理を行って、層間絶縁膜１８の表面をより滑らかにす
れば、ソース電極１９の表面を一層平坦化することがで
きる。さらに、層間絶縁膜１８の形成後、化学−機械的
研磨を行うようにすれば、一層層間絶縁膜１８を平坦化
することができる。
を含有した酸化珪素のように熱処理により軟化しやすい
性質を有するものを用い、層間絶縁膜１８の形成後に熱
処理を行って、層間絶縁膜１８の表面をより滑らかにす
れば、ソース電極１９の表面を一層平坦化することがで
きる。さらに、層間絶縁膜１８の形成後、化学−機械的
研磨を行うようにすれば、一層層間絶縁膜１８を平坦化
することができる。
【００２７】また、本発明は、図１５に示す格子状のパ
ターンを用いるもの以外に、例えばストライプ状のパタ
ーンにも適用することができる。さらに、本発明は、上
記した縦型のＭＯＳＦＥＴに限定されるものではなく、
例えばこのようなＭＯＳＦＥＴを組み込んだパワーＭＯ
ＳＩＣや、ＩＧＢＴ等にも適用することができる。ま
た、それらの素子において、ｎチャネル型、ｐチャネル
型のいずれの型としてもよい。
ターンを用いるもの以外に、例えばストライプ状のパタ
ーンにも適用することができる。さらに、本発明は、上
記した縦型のＭＯＳＦＥＴに限定されるものではなく、
例えばこのようなＭＯＳＦＥＴを組み込んだパワーＭＯ
ＳＩＣや、ＩＧＢＴ等にも適用することができる。ま
た、それらの素子において、ｎチャネル型、ｐチャネル
型のいずれの型としてもよい。
【００２８】さらに、本実施例は縦型のパワー素子の構
成で説明したが、本発明は横型のパワー素子の構成にお
いても同様の効果が得られる。この場合、ドレイン電極
は半導体基板１の主表面側に形成される。
成で説明したが、本発明は横型のパワー素子の構成にお
いても同様の効果が得られる。この場合、ドレイン電極
は半導体基板１の主表面側に形成される。
【図１】本発明の一実施形態にかかる溝型パワーＭＯＳ
ＦＥＴの要部断面図である。
ＦＥＴの要部断面図である。
【図２】図１に示す溝型パワーＭＯＳＦＥＴの平面構成
を示す図である。
を示す図である。
【図３】溝型パワーＭＯＳＦＥＴの最初の工程を示す要
部断面図である。
部断面図である。
【図４】図３に続く工程を示す要部断面図である。
【図５】図４に続く工程を示す要部断面図である。
【図６】図５に続く工程を示す要部断面図である。
【図７】図６に続く工程を示す要部断面図である。
【図８】図７に続く工程を示す要部断面図である。
【図９】図８に続く工程を示す要部断面図である。
【図１０】図９に続く工程を示す要部断面図である。
【図１１】図１０に続く工程を示す要部断面図である。
【図１２】図１１に続く工程を示す要部断面図である。
【図１３】図１２に続く工程を示す要部断面図である。
【図１４】図１３に続く工程を示す要部断面図である。
【図１５】従来の溝型パワーＭＯＳＦＥＴの構成を示す
もので、（ａ）は平面図、（ｂ）は断面図である。
もので、（ａ）は平面図、（ｂ）は断面図である。
【図１６】層間絶縁膜の膜厚とその平坦性を示す図であ
る。
る。
１…ｎ+ 型半導体基板、２…ｎ- 型エピタキシャル層、
４…ｎ+ 型ソース層、５…チャネル、８…ゲート酸化
膜、９…ゲート電極、１６…ｐ型ベース層、１９…ソー
ス電極、２０…ドレイン電極、３０…保護膜、５０…バ
スタブ形状溝。
４…ｎ+ 型ソース層、５…チャネル、８…ゲート酸化
膜、９…ゲート電極、１６…ｐ型ベース層、１９…ソー
ス電極、２０…ドレイン電極、３０…保護膜、５０…バ
スタブ形状溝。
Claims (4)
- 【請求項１】 第１導電型の半導体層（２）を一主面側
に有する半導体基板（１）と、 個々のセルに対応して前記半導体層の表面に形成され
た、断面がバスタブ形状の溝（５０）に隣接して、前記
半導体層の表面に形成された第２導電型のベース領域
（１６）と、 このベース領域内の前記溝の近傍にチャネル（５）を形
成するように、前記ベース領域内において前記半導体層
の表面側に形成されたソース領域（４）と、 前記溝内に形成されたゲート絶縁膜（８）と、 このゲート絶縁膜の上に形成されたゲート電極（９）
と、 このゲート電極の上に形成された層間絶縁膜（１８）
と、 個々のセルにおいて前記層間絶縁膜の上を含み前記ベー
ス領域と前記ソース領域に接触するように、複数のセル
の上部に渡って形成されたソース電極（１９）と、 前記半導体基板に形成されたドレイン電極（２０）とを
備え、 前記複数のセルの上部に形成されたソース電極上にてワ
イヤボンディングが行われるようにした半導体装置であ
って、 前記溝内において前記ゲート電極は凹部形状を有してお
り、その内側底部の幅をＷ、前記層間絶縁膜の厚さをｔ
とした時、Ｗ≦２ｔとなるように、前記層間絶縁膜が形
成されていることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体層（２）を一主面側
に有する半導体基板（１）を用意し、セル形成領域に対
応し前記半導体層の表面の所定領域を選択酸化して選択
酸化膜（６５）を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
ネル（５）を形成すべく、前記選択酸化膜をマスクにし
て第２導電型のベース領域（１６）と第１導電型のソー
ス領域（４）を２重拡散により形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝（５
０）を形成する工程と、 前記チャネルとなる部分を含む前記溝の内壁を熱酸化し
てゲート酸化膜（８）とし、このゲート酸化膜上に、前
記溝の形状を継承して凹部形状を有するゲート電極
（９）を形成する工程と、 前記ゲート電極における凹部の内側底部の幅の１／２以
上の膜厚で、前記ゲート電極上に層間絶縁膜（１８）を
形成する工程と、 個々のセルにおいて前記層間絶縁膜の上を含み前記ベー
ス領域と前記ソース領域に接触するように、複数のセル
の上部に渡ってソース電極（１９）を形成する工程と、 前記半導体基板にドレイン電極（２０）を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜の表面を平坦化する工程
を有することを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項４】 前記複数のセルの上部に形成されたソー
ス電極上にてワイヤボンディングを行うための開口部
（３０ａ）が形成された保護膜（３０）を前記ソース電
極上に形成する工程を有することを特徴とする請求項１
又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00869896A JP3493868B2 (ja) | 1996-01-22 | 1996-01-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00869896A JP3493868B2 (ja) | 1996-01-22 | 1996-01-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199722A true JPH09199722A (ja) | 1997-07-31 |
| JP3493868B2 JP3493868B2 (ja) | 2004-02-03 |
Family
ID=11700157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00869896A Expired - Fee Related JP3493868B2 (ja) | 1996-01-22 | 1996-01-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493868B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168210A (ja) * | 1997-12-04 | 1999-06-22 | Denso Corp | 半導体装置の製造方法 |
| JP2002026322A (ja) * | 2000-07-10 | 2002-01-25 | Denso Corp | 半導体装置及びその製造方法 |
| KR101483721B1 (ko) * | 2013-05-08 | 2015-01-16 | 주식회사 원코아에이 | 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법 |
| WO2016010197A1 (ko) * | 2014-07-15 | 2016-01-21 | 김장래 | 트렌치 게이트를 구비한 파워 모스펫 및 그 제조 방법 |
-
1996
- 1996-01-22 JP JP00869896A patent/JP3493868B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168210A (ja) * | 1997-12-04 | 1999-06-22 | Denso Corp | 半導体装置の製造方法 |
| JP2002026322A (ja) * | 2000-07-10 | 2002-01-25 | Denso Corp | 半導体装置及びその製造方法 |
| KR101483721B1 (ko) * | 2013-05-08 | 2015-01-16 | 주식회사 원코아에이 | 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법 |
| WO2016010197A1 (ko) * | 2014-07-15 | 2016-01-21 | 김장래 | 트렌치 게이트를 구비한 파워 모스펫 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3493868B2 (ja) | 2004-02-03 |
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