JP2820465B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2820465B2 JP2820465B2 JP28944389A JP28944389A JP2820465B2 JP 2820465 B2 JP2820465 B2 JP 2820465B2 JP 28944389 A JP28944389 A JP 28944389A JP 28944389 A JP28944389 A JP 28944389A JP 2820465 B2 JP2820465 B2 JP 2820465B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- semiconductor
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔概 要〕 溝型アイソレーションを形成する工程を含む半導体装
置の製造方法に関し、 溝周縁に形成される凹部に導電性の膜を残存させない
ことを目的とし、 素子分離用の溝を基板に形成した後に、該溝内に半導
体を充填する工程と、前記溝内の半導体上部を酸化する
工程と、該酸化工程の前又は後に、前記溝の上から絶縁
膜を形成して該絶縁膜により、前記溝の上面を平坦化す
る工程とを含み構成する。
置の製造方法に関し、 溝周縁に形成される凹部に導電性の膜を残存させない
ことを目的とし、 素子分離用の溝を基板に形成した後に、該溝内に半導
体を充填する工程と、前記溝内の半導体上部を酸化する
工程と、該酸化工程の前又は後に、前記溝の上から絶縁
膜を形成して該絶縁膜により、前記溝の上面を平坦化す
る工程とを含み構成する。
本発明は、半導体装置の製造方法に関し、より詳しく
は、溝型アイソレーションを形成する工程を含む半導体
装置の製造方法に関する。
は、溝型アイソレーションを形成する工程を含む半導体
装置の製造方法に関する。
半導体装置において、半導体層に形成するバイポーラ
トランジスタ等の素子を他から分離する場合に、薄型ア
イソレーションを半導体基板に形成することがあり、そ
の工程の一例を示すと次のようになる。
トランジスタ等の素子を他から分離する場合に、薄型ア
イソレーションを半導体基板に形成することがあり、そ
の工程の一例を示すと次のようになる。
即ち、第４図（ａ）に示すように、半導体基板50の素
子分離領域Ｘに選択酸化法によりフィールド酸化膜51を
形成した後、全面に窒化膜52、PSG膜53を形成し、その
上にレジスト54を塗布し、これを露光、現像することに
よって素子分離領域Ｘ中央に窓55を設け、この窓55の下
にあるPSG膜53、窒化膜52、フィールド酸化膜51及び半
導体基板50を順にエッチングし、これにより、半導体基
板50に溝56を形成するようにしている（第４図
（ｂ））。
子分離領域Ｘに選択酸化法によりフィールド酸化膜51を
形成した後、全面に窒化膜52、PSG膜53を形成し、その
上にレジスト54を塗布し、これを露光、現像することに
よって素子分離領域Ｘ中央に窓55を設け、この窓55の下
にあるPSG膜53、窒化膜52、フィールド酸化膜51及び半
導体基板50を順にエッチングし、これにより、半導体基
板50に溝56を形成するようにしている（第４図
（ｂ））。
このエッチング工程においては、同時にレジスト54が
除去されるとともに、PSG膜53が薄膜化するので、フッ
酸によりPSG膜53を除去した後に、窒化膜52を酸化防御
用マスクにして、溝56内面を酸化して酸化膜57を形成
し、ついで、溝56に多結晶シリコン58を埋め込むように
している（第４図（ｃ））。
除去されるとともに、PSG膜53が薄膜化するので、フッ
酸によりPSG膜53を除去した後に、窒化膜52を酸化防御
用マスクにして、溝56内面を酸化して酸化膜57を形成
し、ついで、溝56に多結晶シリコン58を埋め込むように
している（第４図（ｃ））。
このような状態で、多結晶シリコン58の上層を酸化す
ると、第４図（ｄ）に示すように、酸化膜59が溝56の上
部に形成され、これにより薄型アイソレーションの形成
が終了する。
ると、第４図（ｄ）に示すように、酸化膜59が溝56の上
部に形成され、これにより薄型アイソレーションの形成
が終了する。
ところで、半導体基板50上に電極を形成しようとする
場合には、全面に多結晶シリコン膜61を形成し、その後
に電極形成領域Ｙにマスク62を設けて多結晶シリコン膜
61をエッチングし（第４図（ｅ））、電極形成領域Ｙに
残存した多結晶シリコン膜61を電極63として使用する
（第４図（ｆ））。
場合には、全面に多結晶シリコン膜61を形成し、その後
に電極形成領域Ｙにマスク62を設けて多結晶シリコン膜
61をエッチングし（第４図（ｅ））、電極形成領域Ｙに
残存した多結晶シリコン膜61を電極63として使用する
（第４図（ｆ））。
以上のような工程によって、Ｕ溝56上部に形成される
酸化膜59は、溝56内壁との酸化レートの違いによりその
縁部が薄くなる一方、その中央部が厚く形成されるため
に、これに隣接するフィールド酸化膜51との間には、第
４図（ｄ）に示すような凹部60が形成されることにな
る。
酸化膜59は、溝56内壁との酸化レートの違いによりその
縁部が薄くなる一方、その中央部が厚く形成されるため
に、これに隣接するフィールド酸化膜51との間には、第
４図（ｄ）に示すような凹部60が形成されることにな
る。
このため、電極63を形成すべく多結晶シリコン膜61を
エッチングした後には、凹部60に多結晶シリコン膜61が
残存することがあり、フィールド酸化膜51を横切って形
成される電極が、凹部60の多結晶シリコン61を介して短
絡するといった問題が発生する。
エッチングした後には、凹部60に多結晶シリコン膜61が
残存することがあり、フィールド酸化膜51を横切って形
成される電極が、凹部60の多結晶シリコン61を介して短
絡するといった問題が発生する。
このような問題は、多結晶シリコン膜61をエッチング
する際に発生するだけでなく、第５図に例示するよう
に、全面に形成した多結晶シリコン膜64を窒化膜65によ
って覆い（第５図（ａ））、そのうち、フィールド酸化
膜51の中央に窓66を設けその下の多結晶シリコン膜64を
局部的に酸化するような場合においても発生する。
する際に発生するだけでなく、第５図に例示するよう
に、全面に形成した多結晶シリコン膜64を窒化膜65によ
って覆い（第５図（ａ））、そのうち、フィールド酸化
膜51の中央に窓66を設けその下の多結晶シリコン膜64を
局部的に酸化するような場合においても発生する。
即ち、多結晶シリコン膜64を酸化する際に、凹部60に
入り込んだ多結晶シリコン膜64が酸化されないままで残
ってしまい、電極短絡等の原因となる。
入り込んだ多結晶シリコン膜64が酸化されないままで残
ってしまい、電極短絡等の原因となる。
本発明は、このような問題に鑑みてなされたものであ
って、溝周辺に形成される凹部に導電性の膜が残存する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。
って、溝周辺に形成される凹部に導電性の膜が残存する
ことを防止できる半導体装置の製造方法を提供すること
を目的とする。
本発明に係る半導体装置の製造方法は、例えば第１図
及びこれに関連する第１実施例に記載するように、 半導体基板１上に素子分離用のフィールド酸化膜３を
形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸
化膜４を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜け
て前記半導体基板に溝８を形成する工程と、 前記溝内に半導体９を充填する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法
によりシリケートガラス11を形成して前記溝の上面を平
坦化する工程と、 前記シリケートガラスを通して酸素を供給し、前記溝
内の半導体上層部を酸化して酸化膜12を形成する工程と
を有する。
及びこれに関連する第１実施例に記載するように、 半導体基板１上に素子分離用のフィールド酸化膜３を
形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸
化膜４を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜け
て前記半導体基板に溝８を形成する工程と、 前記溝内に半導体９を充填する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法
によりシリケートガラス11を形成して前記溝の上面を平
坦化する工程と、 前記シリケートガラスを通して酸素を供給し、前記溝
内の半導体上層部を酸化して酸化膜12を形成する工程と
を有する。
更に本発明に係る半導体装置の製造方法は、例えば第
２図及びこれに関連する第２実施例に記載するように、 半導体基板１上に素子分離用のフィールド酸化膜３を
形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸
化膜４を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜け
て前記半導体基板に溝８を形成する工程と、 前記溝内に半導体17を充填する工程と、 前記溝内の前記半導体の上層部を酸化して酸化膜18を
形成する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法
によりシリケートガラス20を形成して前記溝の上面を平
坦化する工程と、 前記シリケートガラス及び前記耐酸化膜を全面エッチ
ングして除去して、前記酸化膜と前記溝との間に形成さ
れた凹部にのみ前記シリケートガラスを残す工程とを有
する。
２図及びこれに関連する第２実施例に記載するように、 半導体基板１上に素子分離用のフィールド酸化膜３を
形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸
化膜４を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜け
て前記半導体基板に溝８を形成する工程と、 前記溝内に半導体17を充填する工程と、 前記溝内の前記半導体の上層部を酸化して酸化膜18を
形成する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法
によりシリケートガラス20を形成して前記溝の上面を平
坦化する工程と、 前記シリケートガラス及び前記耐酸化膜を全面エッチ
ングして除去して、前記酸化膜と前記溝との間に形成さ
れた凹部にのみ前記シリケートガラスを残す工程とを有
する。
本発明によれば、素子分離用溝に充填した半導体を酸
化する前又は後に、その溝の上に絶縁膜を形成するよう
にしている。
化する前又は後に、その溝の上に絶縁膜を形成するよう
にしている。
ところで、溝内の半導体の上部を酸化して酸化膜を形
成すると、酸化膜は、溝の内壁との酸化レートの違いに
よってその縁部が薄く、中央が厚く形成されるために、
溝の周縁に凹部が形成されることになる。
成すると、酸化膜は、溝の内壁との酸化レートの違いに
よってその縁部が薄く、中央が厚く形成されるために、
溝の周縁に凹部が形成されることになる。
しかし、本発明においては、半導体を酸化した後に、
溝の上に絶縁膜を形成するようにしているので、溝の上
部に形成された凹部が絶縁膜で覆われ、その上部が平坦
となる。このため、溝の上に半導体膜を形成しても、半
導体膜が凹部に入りこまず、半導体膜をエッチングした
り酸化しても、半導体膜が溝の上部に残存することがな
くなる。
溝の上に絶縁膜を形成するようにしているので、溝の上
部に形成された凹部が絶縁膜で覆われ、その上部が平坦
となる。このため、溝の上に半導体膜を形成しても、半
導体膜が凹部に入りこまず、半導体膜をエッチングした
り酸化しても、半導体膜が溝の上部に残存することがな
くなる。
また、凹部を無くす他の方法としては、酸素透過性の
ある絶縁膜を溝の上部に形成した後に、この絶縁膜を通
して溝内の半導体上部を酸化すると、凹部を絶縁膜によ
って埋めた状態で溝内の半導体上部が酸化される。
ある絶縁膜を溝の上部に形成した後に、この絶縁膜を通
して溝内の半導体上部を酸化すると、凹部を絶縁膜によ
って埋めた状態で溝内の半導体上部が酸化される。
以上のような工程により形成した溝型アイソレーショ
ンの上に、複数の電極パターンを配置しても、電極間が
溝上の半導体膜により短絡することがなくなる。
ンの上に、複数の電極パターンを配置しても、電極間が
溝上の半導体膜により短絡することがなくなる。
そこで、以下に本発明の実施例を図面に基づいて説明
する。
する。
（ａ）発明の第１実施例の説明 第１図は、本発明の一実施例を断面で示す工程図であ
って、図中符号１は、表面にSiO2膜２を形成したシリコ
ンよりなる半導体基板で、この半導体基板１表面のうち
素子分離領域Ａには、LOCOS法によりフィールド酸化膜
３が形成されている。
って、図中符号１は、表面にSiO2膜２を形成したシリコ
ンよりなる半導体基板で、この半導体基板１表面のうち
素子分離領域Ａには、LOCOS法によりフィールド酸化膜
３が形成されている。
この状態で、第１図（ａ）に示すように、気相成長法
によって半導体基板１表面のSiO2膜２上に窒化膜４及び
PSG膜５をそれぞれ1000Å、4000Å程度の厚さに形成
し、さらにこの上にレジスト６を塗布する。
によって半導体基板１表面のSiO2膜２上に窒化膜４及び
PSG膜５をそれぞれ1000Å、4000Å程度の厚さに形成
し、さらにこの上にレジスト６を塗布する。
この後に、レジスト６を露光、現像することにより素
子分離領域Ｂの一部に窓７を設け、このレジスト６をマ
スクに使用し、窓７から露出するPSG膜５、窒化膜４及
びフィールド酸化膜３を、フッ素系のガスを用いた反応
性イオンエッチング法によりエッチングする。
子分離領域Ｂの一部に窓７を設け、このレジスト６をマ
スクに使用し、窓７から露出するPSG膜５、窒化膜４及
びフィールド酸化膜３を、フッ素系のガスを用いた反応
性イオンエッチング法によりエッチングする。
なお、この条件によれば、レジスト６も併せてエッチ
ングされ、しかも、その下層のPSG膜５は薄膜化する。
ングされ、しかも、その下層のPSG膜５は薄膜化する。
次に、PSG膜５をマスクに使用し、塩素系のガスを用
いたRIE法により半導体基板１を異方性エッチングする
と、PSG膜５よりも半導体基板１のエッチングレートが
高いために、PSG膜５に形成された窓5aを通して半導体
基板１がエッチングされ、深さ５μｍのＵ溝８が形成さ
れることになり（第１図（ｂ））、この後に、PSG膜５
をフッ酸により除去する。
いたRIE法により半導体基板１を異方性エッチングする
と、PSG膜５よりも半導体基板１のエッチングレートが
高いために、PSG膜５に形成された窓5aを通して半導体
基板１がエッチングされ、深さ５μｍのＵ溝８が形成さ
れることになり（第１図（ｂ））、この後に、PSG膜５
をフッ酸により除去する。
次に、窒化膜４を酸化防御マスクにしてＵ溝９内面を
酸化し、SiO2膜10を形成する。さらに、全面にノンドー
プの多結晶シリコン９を積層してＵ溝８内に充填し（第
１図（ｃ））、この後に多結晶シリコン９をポリシング
してＵ溝８内だけに多結晶シリコン９を残存させる（第
１図（ｄ））。
酸化し、SiO2膜10を形成する。さらに、全面にノンドー
プの多結晶シリコン９を積層してＵ溝８内に充填し（第
１図（ｃ））、この後に多結晶シリコン９をポリシング
してＵ溝８内だけに多結晶シリコン９を残存させる（第
１図（ｄ））。
そして、スピンコーティング法により、半導体基板１
上にシリケートガラス11を1000Å程度の厚さとなるよう
に平坦に形成した後、シリケートガラス11を800℃でキ
ュアーする（第１図（ｅ））。
上にシリケートガラス11を1000Å程度の厚さとなるよう
に平坦に形成した後、シリケートガラス11を800℃でキ
ュアーする（第１図（ｅ））。
次に、半導体基板１を酸素雰囲気中に置き、シリケー
トガラス11を透過させて酸素をＵ溝８内の多結晶シリコ
ン９上層部に供給し、その部分にSiO2膜12を形成する
（第１図（ｆ））。
トガラス11を透過させて酸素をＵ溝８内の多結晶シリコ
ン９上層部に供給し、その部分にSiO2膜12を形成する
（第１図（ｆ））。
なお、窒化膜４は酸化防御マスクとして作用するた
め、Ｕ溝８以外の領域は酸化されない。
め、Ｕ溝８以外の領域は酸化されない。
次に、半導体基板１表面のSiO2膜２及びフィールド酸
化膜３が露出するまでシリケートガラス11と窒化膜４を
エッチングすると、シリケートガラス11は、フィールド
酸化膜３及びＵ溝８上において平坦の状態で残存する
（第１図（ｇ））。
化膜３が露出するまでシリケートガラス11と窒化膜４を
エッチングすると、シリケートガラス11は、フィールド
酸化膜３及びＵ溝８上において平坦の状態で残存する
（第１図（ｇ））。
ところで、多結晶シリコン９を酸化することにより形
成されたSiO2膜12は、酸化の際にシリケートガラス11と
一体的になるので、フィールド酸化膜３とＵ溝８の上面
には、凹部が形成されない。
成されたSiO2膜12は、酸化の際にシリケートガラス11と
一体的になるので、フィールド酸化膜３とＵ溝８の上面
には、凹部が形成されない。
したがって、この後に、全面に多結晶シリコン膜13を
3000Åの厚さに積層し、さらにMOSトランジスタ形成領
域Ｂ中央にレジストマスク14を形成して多結晶シリコン
膜13をエッチングしても（第１図（ｈ））、素子分離領
域Ａには多結晶シリコン膜13が残存することはない。
3000Åの厚さに積層し、さらにMOSトランジスタ形成領
域Ｂ中央にレジストマスク14を形成して多結晶シリコン
膜13をエッチングしても（第１図（ｈ））、素子分離領
域Ａには多結晶シリコン膜13が残存することはない。
なお、レジストマスク14の下方に残った多結晶シリコ
ン膜13は、ゲート電極15として使用され（第１図
（ｉ））、その両側の半導体基板１に自己整合的にソー
ス16とドレイン17を形成することになる（第１図
（ｊ））。
ン膜13は、ゲート電極15として使用され（第１図
（ｉ））、その両側の半導体基板１に自己整合的にソー
ス16とドレイン17を形成することになる（第１図
（ｊ））。
（ｂ）本発明の第２実施例の説明 上記した第１の実施例では、シリケートガラス11を半
導体基板１の上に形成した後に、シリケートガラス11を
通る酸素によってＵ溝８内の多結晶シリコン９上層を酸
化し、酸化されたSiO2膜12とシリケートガラス11とを一
体的にすることにより、Ｕ溝８の上部に凹部19が発生し
ないようにしたが、第２図に示すような方法によりＵ溝
８表面を平坦にすることができる。
導体基板１の上に形成した後に、シリケートガラス11を
通る酸素によってＵ溝８内の多結晶シリコン９上層を酸
化し、酸化されたSiO2膜12とシリケートガラス11とを一
体的にすることにより、Ｕ溝８の上部に凹部19が発生し
ないようにしたが、第２図に示すような方法によりＵ溝
８表面を平坦にすることができる。
即ち、まず、第２図（ａ）に示すように、Ｕ溝８の中
に多結晶シリコン17を埋め込んだ状態で、その表面を酸
化する。
に多結晶シリコン17を埋め込んだ状態で、その表面を酸
化する。
これにより、多結晶シリコン17の上層にSiO2膜18が形
成されるが、SiO2膜18の成長過程において、多結晶シリ
コン17は、Ｕ溝８側壁によるストレスを受けるため、そ
の縁部が薄く、中央が厚くなるので、Ｕ溝８の上の縁部
に凹部19が発生する。
成されるが、SiO2膜18の成長過程において、多結晶シリ
コン17は、Ｕ溝８側壁によるストレスを受けるため、そ
の縁部が薄く、中央が厚くなるので、Ｕ溝８の上の縁部
に凹部19が発生する。
この後に、第２図（ｂ）に示すように、シリケートガ
ラス20をスピンコーティング法により塗布すると、シリ
ケートガラス20は、凹部19に入り込むとともに、Ｕ溝８
及びフィールド酸化膜３の上に平坦に形成されることに
なる。
ラス20をスピンコーティング法により塗布すると、シリ
ケートガラス20は、凹部19に入り込むとともに、Ｕ溝８
及びフィールド酸化膜３の上に平坦に形成されることに
なる。
このシリケートガラス20は、その後に、800℃程度の
温度でキュアーされ、さらに、エッチングされる。この
エッチングの際には、シリケートガラス20だけでなく窒
化膜４を併せて除去する。
温度でキュアーされ、さらに、エッチングされる。この
エッチングの際には、シリケートガラス20だけでなく窒
化膜４を併せて除去する。
したがって、エッチング後には、シリケートガラス20
が凹部19を埋め込んだままで残存し、Ｕ溝８とフィール
ド酸化膜３の表面は平坦化される（第２図（ｃ））。
が凹部19を埋め込んだままで残存し、Ｕ溝８とフィール
ド酸化膜３の表面は平坦化される（第２図（ｃ））。
（ｃ）本発明の第３実施例の説明 第３図は、本発明の第３の実施例を断面で示す工程図
であって、図中符号30は、シリコンよりなるＮ型エピタ
キシャル層31を積層したシリコンよりなるＰ型半導体基
板で、半導体基板30とエピタキシャル層31との境界面の
領域にはn+型の埋込層32が形成され、また、エピタキシ
ャル層31の素子分離領域Ｃには、選択酸化法により形成
したフィールド酸化膜33が形成されている。
であって、図中符号30は、シリコンよりなるＮ型エピタ
キシャル層31を積層したシリコンよりなるＰ型半導体基
板で、半導体基板30とエピタキシャル層31との境界面の
領域にはn+型の埋込層32が形成され、また、エピタキシ
ャル層31の素子分離領域Ｃには、選択酸化法により形成
したフィールド酸化膜33が形成されている。
そして、フィールド酸化膜33にＵ溝を形成する場合に
は、まず第３図（ａ）に示すように、気相成長法によっ
て、エピタキシャル層31表面のSiO2膜34の上に窒化膜35
及びPSG膜36をそれぞれ1000Å、4000Å程度の厚さに形
成し、さらに、その上にレジスト37を塗布し、これを露
光、現像することにより、素子分離領域Ｃの中央に窓38
を形成する。
は、まず第３図（ａ）に示すように、気相成長法によっ
て、エピタキシャル層31表面のSiO2膜34の上に窒化膜35
及びPSG膜36をそれぞれ1000Å、4000Å程度の厚さに形
成し、さらに、その上にレジスト37を塗布し、これを露
光、現像することにより、素子分離領域Ｃの中央に窓38
を形成する。
次に、レジスト37をエッチングマスクにして、フッ素
系のガスを使用して反応性イオンエッチングを行い、窓
38から露出したPSG膜36、窒化膜35及びSiO2膜34をパタ
ーニングする。このエッチング工程においては、レジス
ト37が灰化され、さらに、PSG膜36が薄膜化することに
なる。
系のガスを使用して反応性イオンエッチングを行い、窓
38から露出したPSG膜36、窒化膜35及びSiO2膜34をパタ
ーニングする。このエッチング工程においては、レジス
ト37が灰化され、さらに、PSG膜36が薄膜化することに
なる。
次に、PSG膜36をマスクに用い、塩素系ガスを用いてR
IE法によりエピタキシャル層31を異方性エッチングし、
半導体基板30表層に達するＵ溝39を形成する（第３図
（ｂ））。
IE法によりエピタキシャル層31を異方性エッチングし、
半導体基板30表層に達するＵ溝39を形成する（第３図
（ｂ））。
この段階で、フッ酸によりPSG膜36を除去し、つい
で、第１実施例と同様な方法により、Ｕ溝39内壁を酸化
してSiO2膜40を形成する。
で、第１実施例と同様な方法により、Ｕ溝39内壁を酸化
してSiO2膜40を形成する。
次に、第１実施例と同様に、Ｕ溝39内に多結晶シリコ
ン41を充填した後に、窒化膜35を酸化防御マスクにし
て、Ｕ溝39内の多結晶シリコン41表層を酸化すると、中
央が厚い酸化膜（SiO2膜）42が形成されるために、フィ
ールド酸化膜33との境界部分に凹部43が形成されること
になる（第３図（ｃ））。
ン41を充填した後に、窒化膜35を酸化防御マスクにし
て、Ｕ溝39内の多結晶シリコン41表層を酸化すると、中
央が厚い酸化膜（SiO2膜）42が形成されるために、フィ
ールド酸化膜33との境界部分に凹部43が形成されること
になる（第３図（ｃ））。
ここで、半導体基板30の上に膜厚1000ÅのSiO2膜44を
CVD法により形成すると、SiO2膜は、凹部43を充填した
状態で、素子分離領域Ｃにおいてほぼ平坦に積層する
（第３図（ｄ））。
CVD法により形成すると、SiO2膜は、凹部43を充填した
状態で、素子分離領域Ｃにおいてほぼ平坦に積層する
（第３図（ｄ））。
この後に、Ｕ溝39とその周辺の上にレジストマスク45
を積層し、このレジストマスク45に覆われない領域の窒
化膜35、SiO2膜34,44をRIE法によりコントロールエッチ
ングして、エピタキシャル層31表面を露出させる（第３
図（ｅ））。
を積層し、このレジストマスク45に覆われない領域の窒
化膜35、SiO2膜34,44をRIE法によりコントロールエッチ
ングして、エピタキシャル層31表面を露出させる（第３
図（ｅ））。
このエッチングを行うことにより、素子分離領域Ｃ中
央に積層されたSiO2膜44がそのまま残存することにな
り、Ｕ溝39上の凹部43は表面に表れなくなる。
央に積層されたSiO2膜44がそのまま残存することにな
り、Ｕ溝39上の凹部43は表面に表れなくなる。
この後に、素子形成領域Ｄにトランジスタ等を形成す
ることになるが、以下にバイポーラトランジスタを形成
する工程を簡単に説明する。
ることになるが、以下にバイポーラトランジスタを形成
する工程を簡単に説明する。
まず、CVD法によりエピタキシャル層31の上の全面に
第一の多結晶シリコン膜46を形成し、この多結晶シリコ
ン膜46に硼素イオンを注入した後、その上に膜厚1000Å
を窒化膜47を形成し、これをフォトリソグラフィー法に
よりパターニングして、領域Ｃの中央領域を露出する窓
48を形成する（第３図（ｆ））。
第一の多結晶シリコン膜46を形成し、この多結晶シリコ
ン膜46に硼素イオンを注入した後、その上に膜厚1000Å
を窒化膜47を形成し、これをフォトリソグラフィー法に
よりパターニングして、領域Ｃの中央領域を露出する窓
48を形成する（第３図（ｆ））。
そして、窓48から露出した多結晶シリコン膜46を熱酸
化して酸化層49を形成すると、多結晶シリコン膜46は酸
化層49を境界にして絶縁状態で区画されることになる
（第３図（ｇ））。この後に、窒化膜47を燐酸により除
去する。
化して酸化層49を形成すると、多結晶シリコン膜46は酸
化層49を境界にして絶縁状態で区画されることになる
（第３図（ｇ））。この後に、窒化膜47を燐酸により除
去する。
次に、CVD法によって全面にSiO2膜21を形成した後、
このSiO2膜21の上にレジスト22を塗布し、これを露光、
現像することにより、少なくとも素子形成領域Ｄの中央
に窓23を設け、窓23から露出したSiO221膜及び多結晶シ
リコン膜46をエッチングして開口部24を形成する（第３
図（ｈ））。
このSiO2膜21の上にレジスト22を塗布し、これを露光、
現像することにより、少なくとも素子形成領域Ｄの中央
に窓23を設け、窓23から露出したSiO221膜及び多結晶シ
リコン膜46をエッチングして開口部24を形成する（第３
図（ｈ））。
そして、開口部24を通してｐ型の不純物、例えば硼素
イオンをエピタキシャル層31に注入した後に、開口部24
の側壁に絶縁性のサイドウォール25を形成し、ついで、
開口部24内及びその周辺に、燐イオンのようなｎ型の不
純物をドープした第二の多結晶シリコン膜76を形成す
る。
イオンをエピタキシャル層31に注入した後に、開口部24
の側壁に絶縁性のサイドウォール25を形成し、ついで、
開口部24内及びその周辺に、燐イオンのようなｎ型の不
純物をドープした第二の多結晶シリコン膜76を形成す
る。
この後に、熱拡散を行うと、第一の多結晶シリコン膜
46からエピタキシャル層31にｐ型不純物が拡散するとと
もに、開口部24下方のエピタキシャル層31には、直接注
入されたｐ型の不純物と、第二の多結晶シリコン膜26中
のｎ型不純物が拡散する。
46からエピタキシャル層31にｐ型不純物が拡散するとと
もに、開口部24下方のエピタキシャル層31には、直接注
入されたｐ型の不純物と、第二の多結晶シリコン膜26中
のｎ型不純物が拡散する。
これにより、素子形成領域Ｄには、第３図（ｉ）に示
すように、バイポーラトランジスタのｐ型ベース層27が
形成され、また、開口部24下方にはｎ型エミッタ層77が
形成されることになる。
すように、バイポーラトランジスタのｐ型ベース層27が
形成され、また、開口部24下方にはｎ型エミッタ層77が
形成されることになる。
また、第一の多結晶シリコン膜46はベース電極78に、
さらに、開口部24内の多結晶シリコン膜26はエミッタ電
極79に使用する。
さらに、開口部24内の多結晶シリコン膜26はエミッタ電
極79に使用する。
なお、上記した３つの実施例では、半導体基板１やエ
ピタキシャル層31にＵ溝8,39を形成する場合について説
明したが、Ｕ溝の代わりにＶ溝を形成する場合にも適用
することができる。
ピタキシャル層31にＵ溝8,39を形成する場合について説
明したが、Ｕ溝の代わりにＶ溝を形成する場合にも適用
することができる。
以上述べたように本発明によれば、素子分離用溝に充
填した半導体を酸化する前又は後に、その溝の上に絶縁
膜を形成するようにしているので、溝の周縁に生じる凹
部が絶縁体により充填され、その上部が平坦化されるこ
とになり、溝の上に、複数の電極パターンを配設して
も、それらの電極間に短絡が発生することがなくなる。
填した半導体を酸化する前又は後に、その溝の上に絶縁
膜を形成するようにしているので、溝の周縁に生じる凹
部が絶縁体により充填され、その上部が平坦化されるこ
とになり、溝の上に、複数の電極パターンを配設して
も、それらの電極間に短絡が発生することがなくなる。
第１図は、本発明の第１実施例を断面で示す工程図、 第２図は、本発明の第２実施例の要部を断面で示す工程
図、 第３図は、本発明の第３の実施例を断面で示す工程図、 第４図は、従来方法の第１の例を断面で示す工程図、 第５図は、従来方法の第２の例を断面で示す工程図であ
る。 （符号の説明） １……半導体基板、 ３……フィールド酸化膜、 ４……窒化膜、 ５……PSG膜、 ６……レジスト、 ８……Ｕ溝、 ９……多結晶シリコン、 11、20……シリケートガラス、 12、18……SiO2膜、 13……多結晶シリコン膜、 19……凹部、 31……エピタキシャル膜、 33……フィールド酸化膜、 35……窒化膜、 36……PSG膜、 37……レジスト、 39……Ｕ溝、 41……多結晶シリコン、 42……酸化膜、 43……凹部、 44……SiO2膜、 45……レジストマスク、 46……多結晶シリコン膜、 47……窒化膜。
図、 第３図は、本発明の第３の実施例を断面で示す工程図、 第４図は、従来方法の第１の例を断面で示す工程図、 第５図は、従来方法の第２の例を断面で示す工程図であ
る。 （符号の説明） １……半導体基板、 ３……フィールド酸化膜、 ４……窒化膜、 ５……PSG膜、 ６……レジスト、 ８……Ｕ溝、 ９……多結晶シリコン、 11、20……シリケートガラス、 12、18……SiO2膜、 13……多結晶シリコン膜、 19……凹部、 31……エピタキシャル膜、 33……フィールド酸化膜、 35……窒化膜、 36……PSG膜、 37……レジスト、 39……Ｕ溝、 41……多結晶シリコン、 42……酸化膜、 43……凹部、 44……SiO2膜、 45……レジストマスク、 46……多結晶シリコン膜、 47……窒化膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−142535（ＪＰ，Ａ) 特開 昭58−35943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 H01L 29/78 H01L 21/94
Claims (2)
- 【請求項１】半導体基板上に素子分離用のフィールド酸
化膜を形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸化
膜を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜けて
前記半導体基板に溝を形成する工程と、 前記溝内に半導体を充填する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法に
よりシリケートガラスを形成して前記溝の上面を平坦化
する工程と、 前記シリケートガラスを通して酸素を供給し、前記溝内
の半導体上層部を酸化して酸化膜を形成する工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に素子分離用のフィールド酸
化膜を形成する工程と、 前記フィールド酸化膜を含む前記半導体基板上に耐酸化
膜を形成する工程と、 前記耐酸化膜および前記フィールド酸化膜を突き抜けて
前記半導体基板に溝を形成する工程と、 前記溝内に半導体を充填する工程と、 前記溝内の前記半導体の上層部を酸化して酸化膜を形成
する工程と、 前記溝内の前記半導体上及び前記耐酸化膜上に塗布法に
よりシリケートガラスを形成して前記溝の上面を平坦化
する工程と、 前記シリケートガラス及び前記耐酸化膜を全面エッチン
グして除去して、前記酸化膜と前記溝との間に形成され
た凹部にのみ前記シリケートガラスを残す工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944389A JP2820465B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28944389A JP2820465B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149849A JPH03149849A (ja) | 1991-06-26 |
| JP2820465B2 true JP2820465B2 (ja) | 1998-11-05 |
Family
ID=17743327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28944389A Expired - Fee Related JP2820465B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820465B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69231803T2 (de) * | 1991-10-14 | 2001-12-06 | Denso Corp | Verfahren zur Herstellung einer Halbleiteranordnung |
| JPH07326659A (ja) | 1994-06-02 | 1995-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1989
- 1989-11-07 JP JP28944389A patent/JP2820465B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03149849A (ja) | 1991-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3180599B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| US20020053709A1 (en) | Semiconductor device and fabrication method thereof | |
| JPH0574927A (ja) | 半導体装置の製造方法 | |
| JP2745970B2 (ja) | 半導体装置の製造方法 | |
| JPH07106412A (ja) | 半導体装置およびその製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JP2785283B2 (ja) | トレンチアイソレーションを有する半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JP2995948B2 (ja) | 半導体装置の製造方法 | |
| JPS603157A (ja) | 半導体装置の製造方法 | |
| JPS6037614B2 (ja) | 半導体装置の製造方法 | |
| JPH0338742B2 (ja) | ||
| JPS63197365A (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH053246A (ja) | 半導体装置 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JPS58175843A (ja) | 半導体集積回路の製造方法 | |
| JPS63283060A (ja) | 絶縁分離型半導体装置およびその製造方法 | |
| JPH0429354A (ja) | 半導体集積回路装置の製造方法 | |
| JP2000031490A (ja) | 半導体装置の製造方法 | |
| JPH0530307B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |