JP2002015569A - 半導体装置 - Google Patents

半導体装置

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JP2002015569A JP2000192517A JP2000192517A JP2002015569A JP 2002015569 A JP2002015569 A JP 2002015569A JP 2000192517 A JP2000192517 A JP 2000192517A JP 2000192517 A JP2000192517 A JP 2000192517A JP 2002015569 A JP2002015569 A JP 2002015569A
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semiconductor device
clock
wiring
signal
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Mitsunori Tsujino
光紀 辻野
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 複数の同期回路に供給するクロック信号の遅
延量を等しくすることができる半導体装置を提供する。 【解決手段】 内部回路５４〜６０は、クロックバッフ
ァ５２から与えられるクロック信号の位相を調整するク
ロック調整回路７２，７６，８０，８４をそれぞれ含
む。クロック配線６４〜７０の引き回しによってクロッ
ク信号の遅延量に差が生じても内部回路ごとに異なる調
整をすることができ、内部回路５４〜６０にそれぞれ含
まれる同期回路７４，７８，８２，８６の動作を改善す
ることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、クロック信号に同期して動作する
回路を含む半導体装置に関する。
【０００２】
【従来の技術】同期型の半導体装置は、外部から与えら
れるクロック信号に位相同期した制御信号を複数の回
路、たとえば出力バッファなどに供給する構成を有す
る。このような同期型の半導体装置では、複数の回路が
受ける制御信号の遅延量は、回路の配置によって異なる
場合が多い。制御信号を発生する回路とその制御信号を
受けて動作する回路の配置関係にかかわらず、複数の回
路において位相が同期された制御信号が供給されるよう
に従来さまざまな方法が考案されている。
【０００３】それらの多くは、同期をとるために、配線
長、配線幅の設定や配線の引き回し方を最適化する方法
の提案がほとんどである。現実的には、半導体装置の試
作品の内部の信号遅延量が、予想値からずれて信号の同
期が取れなかった場合には、同期が取れるように修正を
する必要がしばしば生ずる。信号遅延量の補正が正しく
行なわれたか否かは、補正に対応する新しいマスクを製
作して半導体装置を再試作してそれを評価して初めて確
認することができる。
【０００４】制御信号の同期が取れない原因としては、
第１に、設計段階における負荷容量、配線容量、配線長
などの見積もり誤りが考えられる。また、第２にトラン
ジスタ能力、配線抵抗、配線長および配線幅の仕上がり
ばらつきなどいわゆる製造ばらつきが挙げられる。この
ような製造ばらつきが生じた場合には、設計段階におい
て配線遅延の計算に使用された設計パラメータが狂って
しまうことにより同期が取れなくなってしまう。
【０００５】さらには、チップのレイアウトにおいて内
部回路の配置の制限によって理想的な配線の引き回しが
できないため、同期が取れなくなる要因が増大すること
も現実的に多々ある。これらの配線に寄生する遅延のず
れはスキュー（skew）と呼ばれ、補償されることが望ま
しい。しかしながら、設計段階においてはなかなか遅延
量の調整値が読みにくい。
【０００６】図１４は、従来の同期回路の設計手法を説
明するための図である。従来、図１４に示すような同期
回路では、クロック出力回路３０２の出力をすべての同
期回路３０４，３０６および３０８へ分配供給する方法
として大きく分けて２つの方法がとられてきた。
【０００７】まず第１には、特開平０７−１２１２６１
号公報などに示されるように、クロック出力回路３０２
の出力をすべての同期回路へ分配供給するため遅延量を
調整する方法である。この方法では、クロック出力回路
３０２に含まれる出力素子の特性、同期回路３０４〜３
０８の内部の負荷容量、メタル配線３１０〜３１６の配
線容量および配線抵抗から算出された伝搬遅延時間に基
づき、メタル配線３１０〜３１６の位置および配線分岐
点の位置、各メタル配線の配線長および配線幅を変えて
いる。これらのパラメータの変更により、クロックスキ
ューおよびクロック伝搬遅延時間を調整していた。
【０００８】第２には、特開平１０−５５６６８号公報
に示されるように、クロック出力回路３０２から複数の
同期回路３０４〜３０８までの伝達経路上にダミー配線
などを挿入することによりリアル配線の長さをそれぞれ
ほぼ等距離とするものであった。
【０００９】
【発明が解決しようとする課題】以上説明したような、
公知の設計手法は、同期を実現するためには重要である
が、製造ばらつきや見積もり誤りが生じた場合に、問題
を確実に解決することはできなかった。すなわち、これ
らの問題が生じた場合にマスク修正を行ない再度半導体
装置を試作してそれを評価して初めて問題が解決できた
かがわかるという場合も多かった。
【００１０】この発明の目的は、製造ばらつきや見積も
り誤りに起因して生じる問題を確実に解決するために、
制御信号の各同期回路への遅延量を調整することができ
る半導体装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
装置は、制御信号に応じて動作する複数の内部回路を備
え、各内部回路は、制御信号を受けて遅延時間を調整し
て出力する調整回路と、調整回路の出力に応じて動作す
る同期回路とを含む。
【００１２】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、制御信号は、内部
クロック信号であり、外部から外部クロック信号を受け
て内部クロック信号を出力するクロックバッファ回路
と、クロックバッファ回路の出力を複数の内部回路に伝
達するクロック配線とをさらに備え、同期回路は、調整
回路の出力に同期して動作を行なう。
【００１３】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、クロック配線は、
クロックバッファ回路の出力部分と複数の内部回路のう
ちの第１の内部回路との間を結ぶ第１の部分と、第１の
部分と複数の内部回路のうちの第２の内部回路との間を
結ぶ第２の部分とを含む。
【００１４】請求項４に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、調整回路は、制御
信号を受ける入力ノードと、同期回路に対して信号を出
力する出力ノードと、入力ノードから出力ノードに向か
う複数の経路とを含み、各経路は、インバータと、第１
の設定値に応じてインバータの出力を出力ノードに伝達
する第１のスイッチ回路とを有する。
【００１５】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成において、複数の経路中の第
１、第２の経路が含むインバータは、それぞれ第１、第
２のインバータであり、第１、第２のインバータは、互
いに異なる伝搬遅延時間を有する。
【００１６】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、第１のスイッチ回
路は、第１の設定値に対応する導通状態を不揮発的に設
定可能なヒューズ素子を含む。
【００１７】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、各経路は、入力ノ
ードに与えられた信号を第２の設定値に応じてインバー
タの入力として伝達する第２のスイッチ回路をさらに有
する。
【００１８】請求項８に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、調整回路は、制御
信号を受ける入力ノードと、同期回路に対して信号を出
力する出力ノードと、入力ノードから出力ノードに向か
う複数の経路とを含み、各経路は、遅延時間を調整する
配線と、第１の設定値に応じて配線の一方端を出力ノー
ドに接続する第１のスイッチ回路とを有する。
【００１９】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成において、複数の経路中の第
１、第２の経路が含む配線は、それぞれ第１、第２の配
線であり、第１、第２の配線は、互いに異なる伝搬遅延
時間を有する。
【００２０】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の構成において、第１、第２の配
線は、互いに異なる配線長を有する。
【００２１】請求項１１に記載の半導体装置は、請求項
９に記載の半導体装置の構成において、第１、第２の配
線は、互いに異なる配線幅を有する。
【００２２】請求項１２に記載の半導体装置は、請求項
９に記載の半導体装置の構成において、第１、第２の配
線は、隣接する配線との距離が互いに異なるように設け
られる。
【００２３】請求項１３に記載の半導体装置は、請求項
９に記載の半導体装置の構成において、第１、第２の配
線は、互いに異なる配線層で形成される。
【００２４】請求項１４に記載の半導体装置は、請求項
８に記載の半導体装置の構成に加えて、スイッチ回路
は、第１の設定値に対応する導通状態を不揮発的に設定
可能なヒューズ素子を含む。
【００２５】請求項１５に記載の半導体装置は、請求項
８に記載の半導体装置の構成に加えて、各経路は、入力
ノードに与えられた信号を第２の設定値に応じて配線の
他方端に伝達する第２のスイッチ回路をさらに有する。
【００２６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２７】［実施の形態１］図１は、同期型の半導体
装置の例である同期型半導体記憶装置１の概略構成を示
したブロック図である。
【００２８】図１を参照して、同期型半導体記憶装置１
は、各々が行列状に配列される複数のメモリセルを有す
るメモリアレイバンク１４＃０〜１４＃３と、外部から
与えられるアドレス信号Ａ０〜Ａ１２およびバンクアド
レス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期
して取込み、内部行アドレス、内部列アドレスおよび内
部バンクアドレスを出力するアドレスバッファ２と、外
部からクロック信号ＣＬＫおよびクロックイネーブル信
号ＣＫＥを受けて内部で用いられるクロック信号ＣＬＫ
Ｉ、ＣＬＫＱを出力するクロックバッファ４と、外部か
ら与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬ
ＫＩに同期して取込む制御信号入力バッファ６とを含
む。
【００２９】同期型半導体記憶装置１は、さらに、アド
レスバッファ２から内部アドレス信号を受け、かつ、制
御信号入力バッファ６からクロック信号に同期化された
制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．Ｗ
Ｅを受けてクロック信号ＣＬＫＩに同期して各ブロック
に制御信号を出力するコントロール回路と、コントロー
ル回路で認識された動作モードを保持するモードレジス
タとを含む。図１においては、コントロール回路とモー
ドレジスタとを１つのブロック８で示す。
【００３０】コントロール回路は、内部バンクアドレス
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。
【００３１】同期型半導体記憶装置１は、さらに、メモ
リアレイバンク１４＃０〜１４＃３にそれぞれ対応して
設けられ、アドレスバッファ２から与えられた行アドレ
ス信号Ｘをデコードする行デコーダと、これらの行デコ
ーダの出力信号に従ってメモリアレイバンク１４＃０〜
１４＃３の内部のアドレス指定された行（ワード線）を
選択状態へ駆動するためのワードドライバとを含む。図
１では、行デコーダとワードドライバをまとめてブロッ
ク１０＃０〜１０＃３として示す。
【００３２】同期型半導体記憶装置１は、さらに、アド
レスバッファ２から与えられた内部列アドレス信号Ｙを
デコードして列選択信号を発生する列デコーダ１２＃０
〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３
の選択行に接続されるメモリセルのデータの検知および
増幅を行なうセンスアンプ１６＃０〜１６＃３とを含
む。
【００３３】同期型半導体記憶装置１は、さらに、外部
から書込データを受けて内部書込データを生成する入力
バッファ２２と、入力バッファ２２からの内部書込デー
タを増幅して選択メモリセルへ伝達するライトドライバ
と、選択メモリセルから読出されたデータを増幅するプ
リアンプと、このプリアンプからのデータをさらにバッ
ファ処理して外部に出力する出力バッファ２０とを含
む。
【００３４】プリアンプおよびライトドライバはメモリ
アレイバンク１４＃０〜１４＃３に対応してそれぞれ設
けられている。図１では、プリアンプとライトドライバ
は１つのブロックとしてブロック１８＃０〜１８＃３と
して示される。
【００３５】入力バッファ２２は、外部から端子に与え
られるデータＤＱ０〜ＤＱ１５を互いに相補なストロー
ブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。
このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、同期型
半導体記憶装置１に対してデータを出力する他の半導体
装置等が、データと同期して出力するデータの取込時刻
の基準となる信号である。同期型半導体記憶装置１は、
外部からデータと並行して伝達され、２つの端子にそれ
ぞれ与えられるストローブ信号ＳＴＲＢ１、ＳＴＲＢ２
を受けとり、データ信号の取込基準とする。
【００３６】同期型半導体記憶装置１は、さらに、参照
電位Ｖｒｅｆを発生するＶｒｅｆ発生回路２４を含む。
参照電位Ｖｒｅｆは入力バッファに入力され、データを
取り込む際のしきい値の基準となる。
【００３７】出力バッファ２０は、同期型半導体記憶装
置１が外部にデータを出力するときには、クロック信号
ＣＬＫＱに同期してデータＤＱ０〜ＤＱ１５を出力する
とともに、このデータ信号を他の半導体装置が取込むた
めのストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出
力する。
【００３８】このような同期型半導体記憶装置１では、
外部から与えられたクロック信号ＣＬＫをクロックバッ
ファ４によって内部で用いられるクロック信号ＣＬＫ
Ｉ，ＣＬＫＱに変換して与えている。たとえば入力バッ
ファ２２と出力バッファ２０にはクロック信号ＣＬＫＱ
が与えられているが、クロック信号ＣＬＫＱが入力バッ
ファ２２に伝達されるまでのクロック遅延時間と出力バ
ッファ２０に伝達されるまでのクロック遅延時間とが等
しいことが望ましい。
【００３９】図２は、クロックバッファと内部回路との
間の関係をより一般的に説明するための半導体装置５０
の図である。
【００４０】図２を参照して、半導体装置５０は、外部
から与えられるクロック信号ＣＬＫを受けるクロックバ
ッファ５２と、クロックバッファ５２から出力されるク
ロック信号ＣＬＫＯＵＴを受けるクロック配線と、クロ
ック配線からそれぞれクロック信号ＣＬＫＯＵＴを受け
る内部回路５４〜６０とを含む。クロック配線は、クロ
ック配線６２〜７０で示される部分を含んでいる。
【００４１】クロック配線６２はクロックバッファ５２
の出力とノードＮ１との間に接続される。クロック配線
６４は、ノードＮ１とノードＮ２との間に接続される。
クロック配線６６は、ノードＮ２と内部回路５６の入力
との間に接続される。クロック配線６８は、ノードＮ１
とノードＮ３との間に接続される。クロック配線７０
は、ノードＮ３と内部回路６０の入力との間に接続され
る。
【００４２】内部回路５４は、ノードＮ２からクロック
配線によって遅延されたクロック信号ＡＩｎを受けて位
相の調整を行なうクロック調整回路７２と、クロック調
整回路７２から調整されたクロック信号を受けてそのク
ロック信号に同期した動作を行なう同期回路７４とを含
む。
【００４３】内部回路５６は、クロック配線６６から遅
延されたクロック信号ＢＩｎを受けて位相の調整を行な
うクロック調整回路７６と、クロック調整回路７６から
調整されたクロック信号を受けてそのクロック信号に同
期した動作を行なう同期回路７８とを含む。
【００４４】内部回路５８は、ノードＮ３からクロック
配線によって遅延されたクロック信号ＣＩｎを受けて位
相の調整を行なうクロック調整回路８０と、クロック調
整回路８０から調整されたクロック信号を受けてそのク
ロック信号に同期した動作を行なう同期回路８２とを含
む。
【００４５】内部回路６０は、クロック配線７０から遅
延されたクロック信号ＤＩｎを受けて位相の調整を行な
うクロック調整回路８４と、クロック調整回路８４から
調整されたクロック信号を受けてそのクロック信号に同
期した動作を行なう同期回路８６とを含む。
【００４６】このような配置関係では、たとえば内部回
路５４は、クロック配線６２、６４を介してクロック信
号を受ける。内部回路５６は、内部回路５４よりもクロ
ックバッファ５２から遠い位置にあるので、クロック配
線６２、６４に加えて、さらにクロック配線６６を介し
てクロック信号を受ける。したがって、このような場
合、クロックバッファから内部回路に至るまでのクロッ
ク配線長を等しくすることは困難である。無理に配線長
を等しくすると、たとえば内部回路５４に供給するため
のクロック配線が長くなってしまい、チップレイアウト
を面積効率よく行なう上で好ましくない。
【００４７】図３は、図２におけるクロック調整回路７
２の構成を示した回路図である。図３を参照して、クロ
ック調整回路７２は、入力信号ＩＮを受けて反転するイ
ンバータ９２と、インバータ９２の出力に各々の一方端
が接続されるスイッチ回路９４〜９８と、スイッチ回路
９４〜９８の他方端に入力がそれぞれ接続されるインバ
ータ１００〜１０４と、インバータ１００〜１０４の出
力がそれぞれ一方端に接続されるスイッチ回路１０６〜
１１０とを含む。スイッチ回路１０６〜１１０の各他方
端は、出力ノードＮＯＵＴに接続され、出力ノードＮＯ
ＵＴからは出力信号ＯＵＴが出力される。インバータ１
００〜１０４は、それぞれ遅延時間が異なるように調整
されている。
【００４８】スイッチ回路９４〜９８は、初期状態とし
て導通状態に設定されている。スイッチ回路１０６，１
０８は初期状態として非導通状態に設定されている。ス
イッチ回路１１０は、初期状態として導通状態に設定さ
れている。したがって、初期状態においては、入力信号
ＩＮはインバータ９２，スイッチ回路９８，インバータ
１０４，スイッチ回路１１０を介して出力ノードＮＯＵ
Ｔに伝達される。
【００４９】入力側のスイッチ回路をすべて閉じておけ
ば出力側のスイッチの切換えを行なってもインバータ９
２の負荷容量は変わることがない点で有利である。ま
た、入力側のスイッチ回路のうち、使用する経路に対応
するスイッチ回路のみ閉じて、他のスイッチ回路を開放
状態におけば、使用する経路から使用しない経路を完全
に分離することも可能である。たとえば、インバータ１
００〜１０４において不要な動作が行なわれない点で消
費電流やノイズの観点から有利である。
【００５０】図４は、図３におけるスイッチ回路１０６
の構成例を示した回路図である。図４を参照して、スイ
ッチ回路１０６は、電源電位Ｖｃｃにソースが結合され
ゲートが接地ノードに接続されるＰチャネルＭＯＳトラ
ンジスタ１２２と、ＰチャネルＭＯＳトランジスタ１２
２のドレインとノードＮ１２との間に接続されるヒュー
ズ素子１２４と、ノードＮ１２と接地ノードとの間に接
続されゲートにバイアス電位ＢＩＡＳを受けるＮチャネ
ルＭＯＳトランジスタ１２６と、ノードＮ１２が入力に
接続されるインバータ１３０と、インバータ１３０の出
力をゲートに受けノードＮ１２と接地ノードとの間に接
続されるＮチャネルＭＯＳトランジスタ１２８と、ノー
ドＮ１０とノードＮ１１との間に接続されゲートにイン
バータ１３０の出力を受けるＮチャネルＭＯＳトランジ
スタ１３４とを含む。ノードＮ１０は、このスイッチ回
路１０６の入力信号ＩＮを受けるノードであり、ノード
Ｎ１１は、このスイッチ回路１０６の出力信号ＯＵＴを
出力するノードである。
【００５１】ヒューズ１２４が導通状態にある初期状態
では、ノードＮ１２はＨレベルにあるため、インバータ
１３０の出力はＬレベルとなり、ＮチャネルＭＯＳトラ
ンジスタ１３４は非導通状態になる。したがって、スイ
ッチ回路１０６は、初期状態で、オフ状態である。
【００５２】ヒューズ素子１２４がレーザー光線などで
切断されると、微小な電流が流れるようにゲート電位が
与えられているＮチャネルＭＯＳトランジスタ１２６に
よってノードＮ１２の電位はＬレベルとなり、インバー
タ１３０の出力はＨレベルとなる。応じてＮチャネルＭ
ＯＳトランジスタ１３４は導通状態となる。
【００５３】なお、図３に示したスイッチ回路１０８
は、スイッチ回路１０６と同様な構成を有しており説明
は繰返さない。
【００５４】図５は、図３におけるスイッチ回路１１０
の構成例を示した回路図である。図５を参照して、スイ
ッチ回路１１０は、図４に示したスイッチ回路１０６の
構成において、インバータ１３０の出力を受けて反転し
てＮチャネルＭＯＳトランジスタ１３４のゲートに与え
るインバータ１３２をさらに備える。他の構成は図４に
示したスイッチ回路１０６と同様であり説明は繰返さな
い。
【００５５】スイッチ回路１１０は、ヒューズ１２４が
切断されていない初期状態においては、ノードＮ１２の
電位がＨレベルとなっている。したがって、インバータ
１３０の出力はＬレベルとなり、インバータ１３２の出
力はＨレベルとなる。応じてＮチャネルＭＯＳトランジ
スタ１３４は導通状態となる。
【００５６】一方、ヒューズ素子１２４が切断される
と、ノードＮ１２はＬレベルとなりインバータ１３２の
出力はＬレベルとなるため、ＮチャネルＭＯＳトランジ
スタ１３４は非導通状態となる。
【００５７】なお、図３におけるスイッチ回路９４，９
６，９８は、スイッチ回路１１０と同様な構成を有して
おり説明は繰返さない。
【００５８】図６は、図３に示したインバータ１００〜
１０４の遅延量を調整する説明をするための図である。
【００５９】図６を参照して、遅延時間の異なるインバ
ータを実現する例として、インバータに使用するトラン
ジスタのソース／ドレイン面積を変化させることにより
接合容量に差をつけることが考えられる。たとえば、ト
ランジスタ１４２のドレイン面積Ａ１に対してトランジ
スタ１４４のドレイン面積Ａ２を大きくすると、トラン
ジスタ１４４の出力に付加される寄生容量が大きくな
る。したがって、このようなトランジスタを用いてイン
バータを構成することによってインバータの出力遅延時
間を微妙に変化させることが可能となる。
【００６０】たとえば、遅延時間が見積りよりも数１０
ｐｓ（ピコ秒）ずれる場合がしばしばある。このような
場合、インバータの段数を変える、すなわち、２段のイ
ンバータ単位で信号伝達経路のインバータ段数を切換え
る方法では、調整は難しい。現状では、２段のインバー
タの伝搬遅延時間は、約数１００ｐｓであるからであ
る。
【００６１】このような場合、インバータ１００〜１０
４を互いにファンアウト（Ｆ．Ｏ．）が異なるようにし
ておけば良い。ファンアウトとは、ある回路が駆動可能
な次段回路の数をいう。ファンアウトを大きくすれば、
次段の回路の負荷容量が接続される図３のノードＮＯＵ
Ｔの電位の立上り時間を短くすることが可能となる。し
たがって、ファンアウトをパラメータとして遅延時間の
調整をすることができる。
【００６２】図７は、遅延時間の差をつけるための他の
例を示した回路図である。図７を参照して、インバータ
は、電源ノードと接地ノードとの間に直列に接続される
抵抗１５２、ＰチャネルＭＯＳトランジスタ１５４、抵
抗１５６，１５８、ＮチャネルＭＯＳトランジスタ１６
０、抵抗１６２を含んでいる。ＰチャネルＭＯＳトラン
ジスタ１５４のゲートおよびＮチャネルＭＯＳトランジ
スタ１６０のゲートには入力信号ＩＮが与えられ、抵抗
１５６，１５８の接地ノードから出力信号ＯＵＴが出力
される。この抵抗１５２，１５６，１５８，１６２の有
する抵抗値を各インバータで変化させることにより遅延
量に微妙な差を持たせることができる。たとえば、Ｐチ
ャネルＭＯＳトランジスタ１５４のソース部分の拡散層
と電源ノードであるアルミニウム配線層との間に設けら
れるコンタクトホールの数を変えることにより抵抗値の
差を持たせることができる。
【００６３】図８は、クロック信号の調整の説明をする
ための波形図である。図２、図８を参照して、クロック
バッファ５２の出力するクロック信号ＣＬＫＯＵＴは時
刻ｔ０にＬレベルからＨレベルに立上がる。各同期回路
７４，７８，８２，８６に与えられるべき理想的なクロ
ック信号は、クロック信号ＣＬＫＯＵＴがクロックバッ
ファから各同期回路までの伝達経路を通過することによ
り、一律に遅延した時刻ｔ１において立上がることが望
ましい。
【００６４】しかしながら、実際の各同期回路に与えら
れるクロック信号は伝達経路が異なるため、理想的なク
ロック信号とはならない。たとえば、調整前においてク
ロック調整回路７２にノードＮ２から与えられるクロッ
ク信号ＡＩｎは時刻ｔ１よりも時間ＴＡだけ早く立上が
っている。クロック調整回路７６に与えられるクロック
信号ＢＩｎは、調整なしで理想的なクロックとほぼ等し
い遅延時間になっている。クロック調整回路８０に与え
られるクロック信号ＣＩｎは、理想的なクロックよりも
時間ＴＣだけ遅れて立上がっている。クロック調整回路
８４に与えられるクロック信号ＤＩｎは、理想的なクロ
ック信号よりも時間ＴＤだけ遅く立上がっている。
【００６５】各同期回路に与えるクロック信号が初期状
態においてこのような状態となっているときには、クロ
ック調整回路７２において時間ＴＡだけクロック信号を
遅延させるように調整を行ない、クロック調整回路８０
においてクロック信号ＣＩｎを時間ＴＣだけ早めるよう
に調整を行なう。またクロック調整回路８４においてク
ロック信号ＤＩｎを時間ＴＤだけ早めるように調整を行
なう。
【００６６】このように各同期回路ごとにクロック調整
回路を設けており、各同期回路ブロックごとにクロック
信号の位相を調整することができる。したがって、チッ
プレイアウトを設計する過程において、面積効率の点で
各同期回路ブロックに至るまでのクロック配線の経路の
最適化を図った後に、クロックの遅延量を調整すること
も可能である。
【００６７】なお、制御信号がクロック信号である例を
示して、遅延量を調整する場合を説明したが、各同期回
路に共通して用いられる制御信号であればクロック信号
以外にも応用することができる。
【００６８】また、クロック調整回路は、ヒューズ素子
でスイッチ回路の切換を行なう場合を説明したが、ヒュ
ーズ素子以外の方法を用いて切換えてもよい。たとえ
ば、クロック調整回路が含んでいる遅延量の異なるイン
バータは、シミュレーションなどによって遅延量の相対
的な差が把握できているので、内部の波形を観測するこ
とができれば特にヒューズで実際につなぎ換えを行なわ
なくても、どのインバータを使用すればよいかがわか
る。したがって、第１回目の試作時にはクロックスキュ
ー等による誤動作が生じたとしても、配線層のマスクを
変更することによって次回の試作時には確実に動作させ
ることができる。
【００６９】また、インバータのいずれか１つを選択的
に用いる場合を示したが、たとえば２つのインバータを
並列接続させて使用することも可能である。たとえば、
同期回路のクロック配線の負荷が大きい場合には、複数
のインバータを並列的に用いることによってクロック信
号の遅延を少なくさせることが可能となる。図３のスイ
ッチ回路１０８を導通状態に切換えることにより、ノー
ドＮＯＵＴはインバータ１０２、１０４によって駆動さ
れるため、動作を改善することができる。
【００７０】［実施の形態２］図９は、実施の形態２に
おけるクロック調整回路１７０の構成を示したブロック
図である。
【００７１】実施の形態１では、複数の同期回路に対応
して図３に示したようなクロック調整回路７２をそれぞ
れ設けていたが、実施の形態２においては、複数の同期
回路に対応してそれぞれクロック調整回路１７０を設け
る。
【００７２】図９を参照して、クロック調整回路１７０
は、入力信号ＩＮが一方端に与えられるスイッチ回路１
７２〜１７６と、スイッチ回路１７２〜１７６の他方端
にそれぞれその一方端が接続される遅延調整配線１７
８，１８０および標準配線１８２と、遅延調整配線１７
８，１８０および標準配線１８２の他方端にそれぞれ一
方端が接続されるスイッチ回路１８４，１８６，１８８
とを含む。スイッチ回路１８４，１８６，１８８の他方
端からはクロック調整回路１７０の出力信号ＯＵＴが出
力される。
【００７３】スイッチ回路１７６，１８８は初期状態と
して導通状態に設定されており、スイッチ回路１７２，
１７４，１８４，１８６は初期状態として非導通状態に
設定される。
【００７４】スイッチ回路１７２，１７４，１８４，１
８６の構成は図４に示したスイッチ回路１０６と同様で
あり説明は繰返さない。スイッチ回路１７６，１８８の
構成は図５に示したスイッチ回路１１０と同様であるの
で説明は繰返さない。
【００７５】なお、遅延調整配線１７８、１８０は、伝
搬遅延時間が異なる配線でありこれらと標準配線１８２
とを切換えて、信号を通過経路を変更することにより信
号の遅延時間の調整が行なわれる。図９では、３つの経
路のうちの１つを選択する例が示されているが、遅延調
整配線をさらに多く設け、さらに多くの経路のうちから
信号を通過させる経路を選択できるようにし、調整可能
な遅延時間を増やしてもよい。
【００７６】図１０は、図９における遅延調整配線１７
８，１８０の形状を説明するための図である。
【００７７】図１０を参照して、遅延調整配線１７８，
１８０は、図９における標準配線１８２と同じ配線幅で
同じ材料たとえばアルミニウムで構成する。標準配線１
８２の長さをＬとすれば、遅延調整配線１８０は３Ｌ、
遅延調整配線１７８は５Ｌというように幅および材質を
同一にして長さだけを変更する。長さだけを変更するこ
とにより、製造ばらつきによる遅延変動分を調整しやす
くしている。たとえば、配線幅の仕上がりおよび抵抗値
の変動が起こっても相対的な遅延時間の差に関してはこ
の変動をあまり考慮しなくてよいという利点がある。こ
のような遅延調整配線を用いたクロック調整回路は、レ
イアウト面積を多く使用するが調整精度は高い。
【００７８】［実施の形態３］図１１は、実施の形態３
において用いられる遅延調整配線１７８ａ，１８０ａの
形状を説明するための図である。
【００７９】図１１を参照して、実施の形態３のクロッ
ク調整回路は図９に示したクロック調整回路１７０の構
成において遅延調整配線１７８，１８０に代えて遅延調
整配線１７８ａ，１８０ａを含む。
【００８０】遅延調整配線１７８ａ，１８０ａは等しい
長さに設定されている。そして、配線幅を調整すること
によって配線抵抗を変化させている。たとえば遅延調整
配線１８０ａの幅Ｗ２に対して遅延調整配線１７８ａの
幅Ｗ１は２分の１に設定される。
【００８１】図１０の場合では、遅延調整配線１８０の
長さは３Ｌでありその約３分の５倍の抵抗値を実現する
ために遅延調整配線１７８の長さは５Ｌになっている。
したがって、遅延調整配線１７８は、遅延調整配線１８
０に対しておよそ２倍の面積を必要としている。しか
し、図１１に示した遅延調整配線１７８ａの場合では、
幅をその分狭くすることによって遅延調整配線１８０ａ
とほぼ同じ面積で抵抗値を２倍に大きくすることができ
る。
【００８２】［実施の形態４］図１２は、遅延調整配線
１７８ｂ，１８０ｂの形状を説明するための図である。
【００８３】図１２を参照して、実施の形態４のクロッ
ク調整回路は図９に示したクロック調整回路１７０の構
成において遅延調整配線１７８，１８０に代えて遅延調
整配線１７８ｂ，１８０ｂを含む。
【００８４】遅延調整配線１７８ｂ，１８０ｂの配線幅
および配線長は、ほぼ等しく設定されている。ただし、
遅延調整配線１８０ｂでは隣接する配線との間隔Ｓ２で
あるが、遅延調整配線１７８ｂでは、より広い間隔Ｓ２
に設定されている。このようにすることで、配線間に寄
生する容量Ｃ１は容量Ｃ２よりも小さくすることがで
き、信号を伝達する場合に生じる遅延時間を変えること
ができる。この遅延調整配線１７８ｂ，１８０ｂを切換
えて使用することによって遅延時間を細かく調整するこ
とができる。
【００８５】［実施の形態５］図１３は、実施の形態５
のクロック調整回路の形状を説明するための図である。
【００８６】図１３を参照して、実施の形態５のクロッ
ク調整回路には遅延調整配線１７８ｃ，１８０ｃを切換
えて使用する。遅延調整配線１７８ｃ，１８０ｃにそれ
ぞれ含まれる配線２１４，２１６は通常の信号伝達や電
源の供給に用いられる配線層と異なる配線層が用いられ
る。たとえば、半導体記憶装置では、通常の信号を伝達
する配線層はアルミニウム（Ａｌ）が使用される場合が
多い。アルミニウム以外の配線層としてはポリシリコン
やタングステン（Ｗ）等がある。アルミニウムがシート
抵抗が一番小さく、タングステン、ポリシリコンの順に
シート抵抗は大きくなる。したがって、材質を変えるこ
とにより形状をさほど変化させなくても抵抗値を異なら
せることができ、遅延時間に差をつけることができる。
【００８７】アルミニウム配線１９２によって伝達され
たクロック信号はスイッチ回路１９４，２０６が導通状
態に設定された場合には遅延調整配線１７８ｃを介して
同期回路の内部に接続されているクロック配線２１０に
信号が伝達される。一方、スイッチ回路１９６，２０８
が導通状態に設定された場合には遅延調整配線１８０ｃ
を介してクロック信号が伝達されることになる。
【００８８】通常は、電源回路から同期回路ブロックに
向けて、電源を供給するための面積の大きな電源配線２
１２が設けられている。電源配線２１２には、通常はア
ルミニウムが使用される。遅延調整配線にタングステン
やポリシリコンを使用することにより、電源配線の下層
部分に位置させることができ、面積の有効活用が図られ
る。なお、この場合においても、スイッチ部分は接続の
切換が容易に行なえるように、ウエハー製作工程でタン
グステンやポリシリコンより後工程で形成されるアルミ
ニウム配線層が望ましい。そこで、遅延調整配線の両端
には、接続部１９８，２００，２０２，２０４のように
アルミニウムによる接続部が設けられる。
【００８９】以上説明したように、複数の配線層を用い
て遅延調整配線を設けることにより、面積の有効活用が
可能となる。
【００９０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９１】
【発明の効果】請求項１、２に記載の半導体装置は、各
同期回路ごとにクロック調整回路を設けており、クロッ
ク信号線による遅延時間が異なる場合に各同期回路ブロ
ックごとにクロック信号の位相を調整することができ
る。
【００９２】請求項３〜５に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、チップ
レイアウトを設計する過程において、面積効率の点で各
同期回路ブロックに至るまでのクロック配線の経路の最
適化を図った後に、クロックの遅延量を調整することも
可能である。
【００９３】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置の奏する効果に加えて、試作して動
作を確認した後に、ヒューズによりクロック信号を通過
させる経路を選択して動作確認をすることができる。
【００９４】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置の奏する効果に加えて、使用しない
経路を使用する経路から分離させることができる。
【００９５】請求項８、９に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、遅延時
間の調整を精度良く行なうことができる。
【００９６】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、長さだけ
を変更することにより、製造ばらつきによる遅延変動分
を調整しやいという効果がある。
【００９７】請求項１１に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、調整回路
の面積を小さくすることができる。
【００９８】請求項１２に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、配線間に
寄生する容量を変えることにより、信号を伝達する場合
に生じる遅延時間を変えることができる。
【００９９】請求項１３に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、材質を変
えることにより形状をさほど変化させなくても遅延調整
配線の抵抗値を異ならせることができ、遅延時間に差を
つけることができる。
【０１００】請求項１４に記載の半導体装置は、請求項
８に記載の半導体装置の奏する効果に加えて、試作して
動作を確認した後に、ヒューズによりクロック信号を通
過させる経路を選択して動作確認をすることができる。
【０１０１】請求項１５に記載の半導体装置は、請求項
８に記載の半導体装置の奏する効果に加えて、使用しな
い経路を使用する経路から分離させることができる。
【図面の簡単な説明】
【図１】 同期型の半導体装置の例である同期型半導体
記憶装置１の概略構成を示したブロック図である。
【図２】 クロックバッファと内部回路との間の関係を
より一般的に説明するための半導体装置５０の図であ
る。
【図３】 図２におけるクロック調整回路７２の構成を
示した回路図である。
【図４】 図３におけるスイッチ回路１０６の構成例を
示した回路図である。
【図５】 図３におけるスイッチ回路１１０の構成例を
示した回路図である。
【図６】 図３に示したインバータ１００〜１０４の遅
延量を調整する説明をするための図である。
【図７】 遅延時間の差をつけるための他の例を示した
回路図である。
【図８】 クロック信号の調整の説明をするための波形
図である。
【図９】 実施の形態２におけるクロック調整回路１７
０の構成を示したブロック図である。
【図１０】 図９における遅延調整配線１７８，１８０
の形状を説明するための図である。
【図１１】 実施の形態３において用いられる遅延調整
配線１７８ａ，１８０ａの形状を説明するための図であ
る。
【図１２】 遅延調整配線１７８ｂ，１８０ｂの形状を
説明するための図である。
【図１３】 実施の形態５のクロック調整回路の形状を
説明するための図である。
【図１４】 従来の同期回路の設計手法を説明するため
の図である。
【符号の説明】
１ 同期型半導体記憶装置、２ アドレスバッファ、４
クロックバッファ、６ 制御信号入力バッファ、８，
１０，１８ ブロック、１２ 列デコーダ、１４ メモ
リアレイバンク、１６ センスアンプ、２０ 出力バッ
ファ、２２ 入力バッファ、２４ Ｖｒｅｆ発生回路、
５０ 半導体装置、５２ クロックバッファ、５４，５
６，５８，６０ 内部回路、６２，６４，６６，６８，
７０ クロック配線、７２，７６，８０，８４，１７０
クロック調整回路、７４，７８，８２，８６，３０
４，３０６ 同期回路、９２，１００，１０２，１０
４，１３０，１３２ インバータ、９４，９６，９８，
１０６，１０８，１１０，１７２，１７４，１７６，１
８４，１８６，１８８，１９４，１９６，２０６，２０
８ スイッチ回路、１２４ ヒューズ、１５２，１５
６，１５８，１６２ 抵抗、１７８，１８０，１７８
ａ，１８０ａ，１７８ｂ，１８０ｂ，１７８ｃ，１８０
ｃ 遅延調整配線、１８２ 標準配線、１９２ アルミ
ニウム配線、２１０クロック配線、２１２ 電源配線、
３０２ クロック出力回路、３１０ メタル配線、２１
４，２１６ 配線、１９８，２００，２０２，２０４
接続部、Ｃ１，Ｃ２ 容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｇ１１Ｃ 11/34 ３６２Ｓ ５Ｊ００１ 27/04 ３７１Ｋ 21/822 Ｈ０１Ｌ 21/82 Ｗ Ｈ０３Ｋ 5/14 27/04 Ｖ Ｆターム(参考） 5B015 JJ16 KB84 NN03 PP02 QQ15 QQ18 5B024 AA03 AA11 AA15 BA21 BA23 CA07 CA21 CA27 5B079 BA20 BB04 BC03 CC04 CC14 DD08 DD20 5F038 AV15 CD06 CD09 CD12 CD13 CD18 DF05 DF17 EZ20 5F064 BB14 EE08 EE09 EE42 EE43 EE47 EE54 FF27 5J001 AA05 AA11 BB12 DD09

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 制御信号に応じて動作する複数の内部回
    路を備え、 各前記内部回路は、 前記制御信号を受けて遅延時間を調整して出力する調整
    回路と、 前記調整回路の出力に応じて動作する同期回路とを含
    む、半導体装置。
  2. 【請求項２】 前記制御信号は、内部クロック信号であ
    り、 外部から外部クロック信号を受けて前記内部クロック信
    号を出力するクロックバッファ回路と、 前記クロックバッファ回路の出力を前記複数の内部回路
    に伝達するクロック配線とをさらに備え、 前記同期回路は、前記調整回路の出力に同期して動作を
    行なう、請求項１に記載の半導体装置。
  3. 【請求項３】 前記クロック配線は、 前記クロックバッファ回路の出力部分と前記複数の内部
    回路のうちの第１の内部回路との間を結ぶ第１の部分
    と、 前記第１の部分と前記複数の内部回路のうちの第２の内
    部回路との間を結ぶ第２の部分とを含む、請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記調整回路は、 前記制御信号を受ける入力ノードと、 前記同期回路に対して信号を出力する出力ノードと、 前記入力ノードから前記出力ノードに向かう複数の経路
    とを含み、 各前記経路は、 インバータと、 第１の設定値に応じて前記インバータの出力を前記出力
    ノードに伝達する第１のスイッチ回路とを有する、請求
    項２に記載の半導体装置。
  5. 【請求項５】 前記複数の経路中の第１、第２の経路が
    含む前記インバータは、それぞれ第１、第２のインバー
    タであり、 前記第１、第２のインバータは、互いに異なる伝搬遅延
    時間を有する、請求項４に記載の半導体装置。
  6. 【請求項６】 前記第１のスイッチ回路は、 前記第１の設定値に対応する導通状態を不揮発的に設定
    可能なヒューズ素子を含む、請求項４に記載の半導体装
    置。
  7. 【請求項７】 各前記経路は、 前記入力ノードに与えられた信号を第２の設定値に応じ
    て前記インバータの入力として伝達する第２のスイッチ
    回路をさらに有する、請求項４に記載の半導体装置。
  8. 【請求項８】 前記調整回路は、 前記制御信号を受ける入力ノードと、 前記同期回路に対して信号を出力する出力ノードと、 前記入力ノードから前記出力ノードに向かう複数の経路
    とを含み、 各前記経路は、 遅延時間を調整する配線と、 第１の設定値に応じて前記配線の一方端を前記出力ノー
    ドに接続する第１のスイッチ回路とを有する、請求項２
    に記載の半導体装置。
  9. 【請求項９】 前記複数の経路中の第１、第２の経路が
    含む前記配線は、それぞれ第１、第２の配線であり、 前記第１、第２の配線は、互いに異なる伝搬遅延時間を
    有する、請求項８に記載の半導体装置。
  10. 【請求項１０】 前記第１、第２の配線は、互いに異な
    る配線長を有する、請求項９に記載の半導体装置。
  11. 【請求項１１】 前記第１、第２の配線は、互いに異な
    る配線幅を有する、請求項９に記載の半導体装置。
  12. 【請求項１２】 前記第１、第２の配線は、隣接する配
    線との距離が互いに異なるように設けられる、請求項９
    に記載の半導体装置。
  13. 【請求項１３】 前記第１、第２の配線は、互いに異な
    る配線層で形成される、請求項９に記載の半導体装置。
  14. 【請求項１４】 前記スイッチ回路は、 前記第１の設定値に対応する導通状態を不揮発的に設定
    可能なヒューズ素子を含む、請求項８に記載の半導体装
    置。
  15. 【請求項１５】 各前記経路は、 前記入力ノードに与えられた信号を第２の設定値に応じ
    て前記配線の他方端に伝達する第２のスイッチ回路をさ
    らに有する、請求項８に記載の半導体装置。
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